JP3189648B2 - Data conversion device and data transfer device - Google Patents
Data conversion device and data transfer deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多値論理を用いて
データ転送のバス幅を論理的に拡大し、データ転送の効
率向上を図ったデータ変換装置及びデータ転送装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data conversion device and a data transfer device in which the bus width of data transfer is logically expanded using multi-valued logic to improve the efficiency of data transfer.
【０００２】[0002]
【従来の技術】通常のLSIシステムにおいては、LSIコア
(CPUやDSP等)間のデータ転送は２値データのままで行
う。そのため大量のデータ転送を行うシステムの場合
は、データ転送におけるバス幅がネックとなり、システ
ム全体の能力低下を引き起こす。2. Description of the Related Art In a normal LSI system, an LSI core is used.
Data transfer between (CPU, DSP, etc.) is performed as binary data. Therefore, in the case of a system that transfers a large amount of data, the bus width in the data transfer becomes a bottleneck, causing a reduction in the performance of the entire system.
【０００３】そこで、データ転送バスを有効に用いる方
法として、時分割にデータを多重化させて転送するもの
がある（例えば、特開平１−１９１９６４号公報）。こ
の方法によって物理的なデータ転送バス幅を広げずに、
論理的にバス幅を広げることができる。Therefore, as a method of effectively using the data transfer bus, there is a method of multiplexing and transferring data in a time-division manner (for example, Japanese Patent Laid-Open No. 1-191964). This method does not increase the physical data transfer bus width,
The bus width can be logically increased.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら時分割デ
ータ転送でシステムの能力を上げるためには、システム
の動作クロック周波数より転送回路のクロック周波数を
大きくする必要があり、高速に動作するシステムにはこ
の方法は適さない。However, in order to increase the performance of the system by the time-division data transfer, the clock frequency of the transfer circuit must be higher than the operating clock frequency of the system. The method is not suitable.
【０００５】また、特開平２−１９４７５２号公報に見
られるようにビット列を多値信号に変換して転送効率の
向上を図ったデータ転送も知られているが、この方法で
は多値信号を扱うために回路内に複数の閾値を持つ必要
がある。[0005] Further, as disclosed in Japanese Patent Application Laid-Open No. 2-194758, there is known a data transfer in which a bit string is converted into a multilevel signal to improve transfer efficiency, but this method handles a multilevel signal. Therefore, it is necessary to have a plurality of thresholds in the circuit.
【０００６】そのためには、半導体プロセスにおけるイ
オン注入量を変えるか、もしくはトランジスタサイズを
変える(CMOS回路の場合はp-MOSとn-MOSのトランジスタ
サイズの比を変える)必要があり、それはすなわちアナ
ログ回路を作成することを意味する。しかし、ディジタ
ル回路に比べてアナログ回路の方が半導体プロセスのバ
ラツキに対して特性変化が敏感であり、歩留まりの低下
を引き起こす。For this purpose, it is necessary to change the ion implantation amount in the semiconductor process or to change the transistor size (in the case of a CMOS circuit, to change the ratio of the p-MOS transistor to the n-MOS transistor size). It means creating a circuit. However, the characteristics of the analog circuit are more sensitive to variations in the semiconductor process than the digital circuit, which causes a decrease in yield.
【０００７】本発明は上記従来の問題点を解決するもの
であり、データの多値化及び２値化によってデータ転送
バス幅を論理的に拡大する、データ変換装置の閾値設定
を簡略化することを目的とする。An object of the present invention is to solve the above-mentioned conventional problems, and to simplify the setting of a threshold value of a data conversion device, which logically expands the width of a data transfer bus by multi-level and binarization of data. With the goal.
【０００８】[0008]
【課題を解決するための手段】本発明は上記目的を達成
するために、ｎビットからなるビット列を［b(1)、b
(2)、…、b(n-1)、b(n)］とし、ビット列におけるある
ビットb(k)（ただしn≧k≧1）を表す電圧範囲の上限をV
DD(k)、下限をVSS(k)、VDD(k)及びVSS(k)から決まる閾
値をVth(k)、さらにb(k)＝1(論理値)を表わす電圧範囲
を［VDD(k)〜Vth(k)］、b(k)＝0(論理値)を表わす電圧
範囲を［Vth(k)〜VSS(k)］とした場合に、b(k)＝1の時
はビットb(k+1)においてVDD(k+1)＝VDD(k)、VSS(k+1)＝
Vth(k)と定義し、b(k)＝0の時はビットb(k+1)においてV
DD(k+1)＝Vth(k)、VSS(k+1)＝VSS(k)と定義し、VDD(k+
1)及びVSS(k+1)から決まる閾値をVth(k+1)と定義するこ
とによって、ビット列の各ビットの情報を電圧範囲［VD
D(k)〜VSS(k)］で表わし、多値論理を扱う際の閾値を論
理回路で決定するものである。According to the present invention, in order to achieve the above object, a bit string consisting of n bits is represented by [b (1), b
, B (n-1), b (n)], and the upper limit of the voltage range representing a certain bit b (k) (where n ≧ k ≧ 1) in the bit string is V
DD (k), the lower limit is VSS (k), the threshold determined by VDD (k) and VSS (k) is Vth (k), and the voltage range representing b (k) = 1 (logical value) is [VDD (k ) To Vth (k)], and b (k) = 0 (logic value) is [Vth (k) to VSS (k)]. If b (k) = 1, bit b At (k + 1), VDD (k + 1) = VDD (k), VSS (k + 1) =
Vth (k), and when b (k) = 0, V at bit b (k + 1)
DD (k + 1) = Vth (k), VSS (k + 1) = VSS (k), and VDD (k +
By defining a threshold determined from 1) and VSS (k + 1) as Vth (k + 1), the information of each bit of the bit string is stored in a voltage range [VD
D (k) to VSS (k)], and a threshold value when handling multi-valued logic is determined by a logic circuit.
【０００９】[0009]
【発明の実施の形態】本発明は、ｎビットからなるビッ
ト列を［b(1)、b(2)、…、b(n-1)、b(n)］とし、ビット
列におけるあるビットb(k)（ただしn≧k≧1）を表す電
圧範囲の上限をVDD(k)、下限をVSS(k)、VDD(k)及びVSS
(k)から決まる閾値をVth(k)、さらにb(k)＝1(論理値)を
表わす電圧範囲を［VDD(k)〜Vth(k)］、b(k)＝0(論理
値)を表わす電圧範囲を［Vth(k)〜VSS(k)］とした場合
に、b(k)＝1の時はビットb(k+1)においてVDD(k+1)＝VDD
(k)、VSS(k+1)＝Vth(k)と定義し、b(k)＝0の時はビット
b(k+1)においてVDD(k+1)＝Vth(k)、VSS(k+1)＝VSS(k)と
定義し、VDD(k+1)及びVSS(k+1)から決まる閾値をVth(k+
1)と定義することによって、ビット列の各ビットの情報
を電圧範囲［VDD(k)〜VSS(k)］で表わし、多値論理を扱
う際の閾値を論理回路で決定し、ビット列を多値信号に
変換する。DESCRIPTION OF THE PREFERRED EMBODIMENTS According to the present invention, a bit string consisting of n bits is defined as [b (1), b (2),..., B (n-1), b (n)]. k) (where n ≧ k ≧ 1) the upper limit of the voltage range is VDD (k), and the lower limit is VSS (k), VDD (k) and VSS
The threshold determined by (k) is Vth (k), and the voltage range representing b (k) = 1 (logical value) is [VDD (k) to Vth (k)], and b (k) = 0 (logical value) Is [Vth (k) to VSS (k)], when b (k) = 1, VDD (k + 1) = VDD at bit b (k + 1)
(k), VSS (k + 1) = Vth (k), and b (k) = 0 when b (k) = 0
b (k + 1) is defined as VDD (k + 1) = Vth (k), VSS (k + 1) = VSS (k), and a threshold determined from VDD (k + 1) and VSS (k + 1) To Vth (k +
By defining it as 1), the information of each bit of the bit string is represented by the voltage range [VDD (k) to VSS (k)], the threshold for handling multi-valued logic is determined by the logic circuit, and the bit string is multi-valued. Convert to a signal.
【００１０】以下に本発明の各実施例について、図面を
参照しながら説明する。図１はビット列におけるビット
と電圧との関係を示し、同図ビットb(k)、ビットb(k+1)
は各ビットを表す。Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a relationship between a bit and a voltage in a bit string. FIG. 1 shows a bit b (k) and a bit b (k + 1)
Represents each bit.
【００１１】b(k)の取り得る電圧を［VDD(k)〜VSS(k)］
とし、これによって決まる閾値を(VDD(k)+VSS(k))/2と
する。さらに、論理値の１または０を示す電圧範囲は
［VDD(k)〜(VDD(k)+VSS(k))/2］または［(VDD(k)+VSS
(k))/2〜VSS(k)］である。The voltage that can be taken by b (k) is [VDD (k) -VSS (k)]
And the threshold determined by this is (VDD (k) + VSS (k)) / 2. Further, the voltage range indicating the logical value 1 or 0 is [VDD (k) to (VDD (k) + VSS (k)) / 2] or [(VDD (k) + VSS
(k)) / 2 to VSS (k)].
【００１２】ここでb(k)の論理値に応じて、［VDD(k)〜
(VDD(k)+VSS(k))/2］または［(VDD(k)+VSS(k))/2〜VSS
(k)］をb(k+1)の論理値の取り得る電圧とし、新たに［V
DD(k+1)〜VSS(k+1)］とする。ただし実際の装置への適
用には、ΔVL、ΔVUに示すように、b(k+1)の論理値の取
り得る電圧範囲と(VDD(k)+VSS(k))/2との間にノイズマ
ージンを入れる必要がある。Here, depending on the logical value of b (k), [VDD (k) to
(VDD (k) + VSS (k)) / 2] or [(VDD (k) + VSS (k)) / 2 to VSS
(k)] is a voltage that can take the logical value of b (k + 1), and a new [V
DD (k + 1) to VSS (k + 1)]. However, for application to an actual device, as shown in ΔVL and ΔVU, the voltage range between the logical value of b (k + 1) and (VDD (k) + VSS (k)) / 2 It is necessary to add a noise margin.
【００１３】これをビット列［b(1)、b(2)、…、b(n-
1)、b(n)］に対して行うことによって、［VDD(1)〜VSS
(1)、VDD(2)〜VSS(2)、…、VDD(n-1)〜VSS(n-1)、VDD
(n)〜VSS(n)］の電圧範囲でビット列［b(1)、b(2)、
…、b(n-1)、b(n)］が一意に定義される。This is converted into a bit string [b (1), b (2),.
1), b (n)] so that [VDD (1) to VSS
(1), VDD (2) to VSS (2), ..., VDD (n-1) to VSS (n-1), VDD
(n) to VSS (n)] in the voltage range [b (1), b (2),
, B (n-1), b (n)] are uniquely defined.
【００１４】次に、図２にｎビットからなるビット列を
図１に示す多値（２n）信号に変換（多値化）する装置
構成を示す。Next, FIG. 2 shows an apparatus configuration for converting (multi-level) a bit string composed of n bits into the multi-level (2 n) signal shown in FIG.
【００１５】まず、ビット列［b(1)、b(2)、…、b(n-
1)、b(n)］が可変電圧電源回路10に入力され、（表１）
の関係を持つ電圧を電圧発生要素15(1)〜15(n-1)が発生
する。ここで、b(1)〜b(n)の信号レベルはVDD(1)〜VSS
(1)である。First, a bit string [b (1), b (2),..., B (n-
1), b (n)] are input to the variable voltage power supply circuit 10 (Table 1).
Are generated by the voltage generating elements 15 (1) to 15 (n-1). Here, the signal levels of b (1) to b (n) are VDD (1) to VSS
(1).
【００１６】[0016]
【表１】 [Table 1]
【００１７】（表１）におけるΔVは図１のΔVL、ΔVU
で示したノイズマージンを表し、この値はトランジスタ
１１、１２の能力比（β(Tr11)/β(Tr12)）、及びトラ
ンジスタ１３、１４の能力比（β(Tr13)/β(Tr14)）に
よって決定される。ここで能力とはトランジスタがONに
なった場合の電流を流す割合を示す。ΔV in Table 1 is ΔVL, ΔVU in FIG.
This value is expressed by the performance ratio of the transistors 11 and 12 (β (Tr11) / β (Tr12)) and the performance ratio of the transistors 13 and 14 (β (Tr13) / β (Tr14)). It is determined. Here, the capability indicates the ratio of flowing current when the transistor is turned on.
【００１８】ΔVLはβ(Tr11)/β(Tr12)=1 の時にΔVL=0
であり、β(Tr11)/β(Tr12)<1 となるとΔVLは大きくな
る。また、ΔVUはβ(Tr13)/β(Tr14)=1 の時にΔVU=0で
あり、β(Tr13)/β(Tr14)>1 となるとΔVUは大きくな
る。ΔVL is ΔVL = 0 when β (Tr11) / β (Tr12) = 1
When β (Tr11) / β (Tr12) <1, ΔVL increases. ΔVU is ΔVU = 0 when β (Tr13) / β (Tr14) = 1, and ΔVU increases when β (Tr13) / β (Tr14)> 1.
【００１９】（表１）の関係を持つ電圧の中で電圧発生
要素15(n-1)が発生するVDD(n)、VSS(n)は、信号レベル
降圧回路16の出力側バッファ18の電源電圧となり、入力
側バッファ17から入力されたビットb(n)を表わす信号レ
ベルは、［VDD(1)〜VSS(1)］から［VDD(n)〜VSS(n)］と
変換される。この信号はビット列［b(1)、b(2)、…、b
(n-1)、b(n)］を表す多値信号となる。例えば、２ビッ
トの場合を考えると、多値信号の出力が(VDD(1)+VSS
(1))/2 +ΔVであれば、その電圧はb(1)=1、b(2)=0を表
わす。VDD (n) and VSS (n), which are generated by the voltage generating element 15 (n-1) among the voltages having the relationship shown in Table 1, are the power supplies of the output side buffer 18 of the signal level down converter 16. The signal level representing the bit b (n) input from the input buffer 17 is converted from [VDD (1) to VSS (1)] to [VDD (n) to VSS (n)]. This signal is represented by a bit string [b (1), b (2), ..., b
(n-1), b (n)]. For example, considering the case of 2 bits, the output of the multi-level signal is (VDD (1) + VSS
If (1)) / 2 + ΔV, the voltage represents b (1) = 1 and b (2) = 0.
【００２０】次に図３に多値（２n）信号をｎビットか
らなるビット列に変換（２値化）する装置構成を示す。
可変電圧電源回路２０の構造は図２の場合と同様であ
り、多値信号が可変電圧電源回路２０に入力され、閾値
(VDD(k)+VSS(k))/2を基準とした論理値によって、（表
１）の関係を持つ電圧を電圧発生要素25(1)〜25(n-1)が
出力する。Next, FIG. 3 shows a configuration of an apparatus for converting (binarizing) a multi-level (2n) signal into a bit string composed of n bits.
The structure of the variable voltage power supply circuit 20 is the same as that of FIG.
The voltage generating elements 25 (1) to 25 (n-1) output voltages having the relationship shown in (Table 1) based on a logical value based on (VDD (k) + VSS (k)) / 2.
【００２１】このVDD(k)、VSS(k)は信号レベル昇圧回路
26の各昇圧要素27(2)〜27(n)の入力バッファの電源電圧
となり、各入力信号の閾値は(VDD(k)+VSS(k))/2に決定
される。多値信号は同時に入力され、閾値(VDD(k)+VSS
(k))/2を基準とした多値信号に対して、出力信号レベル
が［VDD(1)〜VSS(1)］であるb(k)を出力する。その結
果、多値信号から信号レベル昇圧回路26の出力信号とし
てビット列［b(1)、b(2)、…、b(n-1)、b(n)］が得られ
る。例えば、２ビットの場合を考えると、多値信号の入
力が(VDD(1)+VSS(1))/2 +ΔVであれば、その出力ビット
列はb(1)=1、b(2)=0となる。The VDD (k) and VSS (k) are signal level boosting circuits.
It becomes the power supply voltage of the input buffer of each of the 26 boosting elements 27 (2) to 27 (n), and the threshold value of each input signal is determined as (VDD (k) + VSS (k)) / 2. Multi-level signals are input simultaneously and the threshold (VDD (k) + VSS
(k)) b (k) whose output signal level is [VDD (1) to VSS (1)] is output for a multi-level signal based on (/ 2). As a result, a bit string [b (1), b (2),..., B (n-1), b (n)] is obtained from the multi-level signal as an output signal of the signal level boosting circuit 26. For example, considering the case of 2 bits, if the input of the multilevel signal is (VDD (1) + VSS (1)) / 2 + ΔV, the output bit string is b (1) = 1, b (2) = 0.
【００２２】この回路における入力論理値と出力電圧と
の関係は図２における可変電圧電源回路１０と同様であ
る。図１で示したノイズマージンΔVL、ΔVUは図３のト
ランジスタ２１、２２の能力比（β(Tr21)/β(Tr2
2)）、及びトランジスタ２３、２４の能力比（β(Tr23)
/β(Tr24)）によって決定される。ΔVLはβ(Tr21)/β(T
r22)=1 の時にΔVL=0であり、β(Tr21)/β(Tr22)<1 と
なるとΔVLは大きくなる。また、ΔVUはβ(Tr23)/β(Tr
24)=1 の時にΔVU=0であり、β(Tr23)/β(Tr24)>1とな
るとΔVUは大きくなる。The relationship between the input logic value and the output voltage in this circuit is the same as that in variable voltage power supply circuit 10 in FIG. The noise margins ΔVL and ΔVU shown in FIG. 1 are the performance ratios of the transistors 21 and 22 (β (Tr21) / β (Tr2
2)) and the performance ratio of the transistors 23 and 24 (β (Tr23)
/ β (Tr24)). ΔVL is β (Tr21) / β (T
ΔVL = 0 when r22) = 1, and ΔVL increases when β (Tr21) / β (Tr22) <1. ΔVU is β (Tr23) / β (Tr
24) = 1, ΔVU = 0, and when β (Tr23) / β (Tr24)> 1, ΔVU increases.
【００２３】以上に示したビット列から多値信号への変
換（多値化）装置、および多値信号からビット列への変
換（２値化）装置を用いたデータ転送装置の構成を図４
に示す。FIG. 4 shows a configuration of a data transfer apparatus using the above-described apparatus for converting a bit string into a multi-level signal (multi-level conversion) and a apparatus for converting a multi-level signal into a bit string (binarization).
Shown in
【００２４】ＣＰＵ34からのｎビット（この例ではn=32
ビットとする）からなるビット列はｍ組（この例ではm=
4組とする）に分割され、ｎ／ｍビット（n/m=8ビット）
からなる各ビット列はｍ個の各ｎ／ｍビット多値化装置
30を用いて多値信号に変換され、データ転送バス36を介
して転送される。ＤＳＰ35では、各ｎ／ｍビット２値化
装置31を用いて再びｎ／ｍビットからなる各ビット列に
変換されて内部で処理される。The n bits from the CPU 34 (n = 32 in this example)
A bit string composed of bits is m sets (in this example, m =
Divided into 4 sets), and n / m bits (n / m = 8 bits)
, Each of which consists of m n / m-bit multivalued devices
The data is converted into a multi-level signal by using 30 and transferred via the data transfer bus 36. In the DSP 35, each of the n / m-bit binarizing devices 31 is used to convert the data into a bit string composed of n / m bits again, which is processed internally.
【００２５】またＤＳＰ35からＣＰＵ34への転送につい
ても、各ｎ／ｍビット多値化装置32を用いて多値信号に
変換され、データ転送バス37を介して転送される。ＣＰ
Ｕ34では、各ｎ／ｍビット２値化装置33を用いて再びｎ
／ｍビットからなる各ビット列に変換されて内部で処理
される。The transfer from the DSP 35 to the CPU 34 is also converted into a multi-level signal using each n / m-bit multi-level device 32 and transferred via the data transfer bus 37. CP
In U34, n / m-bit binarization device 33 is used to re-add n
/ M bits are converted into respective bit strings and processed internally.
【００２６】以上の方法によって、ｎビット（この例で
はn=32ビット）からなるビット列を転送するのに、従来
ｎビット幅のデータ転送バスを必要としていたのが、m
本（この例ではm=4組）のデータ転送バスで実施できる
ので、必要な配線数が削減される。In order to transfer a bit string composed of n bits (n = 32 bits in this example) by the above method, a data transfer bus having an n-bit width was conventionally required.
Since the present invention can be implemented with the data transfer buses (m = 4 sets in this example), the required number of wirings is reduced.
【００２７】また配線数を削減しない場合は、同じ配線
数でより多くのデータを転送することができ、データ転
送能力が向上する。If the number of wires is not reduced, more data can be transferred with the same number of wires, and the data transfer capability is improved.
【００２８】[0028]
【発明の効果】本発明は、以上の実施例から明らかなよ
うに、ビット列の転送を多値信号を用いて行うことによ
り、データ転送バス幅を論理的に拡大するデータ多値化
装置の閾値設定を簡略化することにより、時分割データ
転送の場合では障害となる動作クロックの制限を受けず
にデータ転送バス幅を論理的に拡大し、データ転送能力
を向上させるという効果を有する。According to the present invention, as is apparent from the above-described embodiment, the threshold value of the data multi-level coding apparatus for logically expanding the data transfer bus width by performing the bit string transfer using the multi-level signal. By simplifying the setting, there is an effect that the data transfer bus width is logically expanded without being restricted by an operation clock which becomes an obstacle in the case of time-division data transfer, and the data transfer capability is improved.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明におけるビット列と電圧の関係図FIG. 1 is a diagram showing a relationship between a bit string and a voltage according to the present invention.
【図２】本発明におけるビット列から多値信号への変換
（多値化）装置の構成図FIG. 2 is a configuration diagram of a conversion (multi-level conversion) device from a bit string to a multi-level signal according to the present invention.
【図３】本発明における多値信号からビット列への変換
（２値化）装置の構成図FIG. 3 is a configuration diagram of a conversion (binarization) device from a multilevel signal to a bit string according to the present invention.
【図４】本発明における多値化及び２値化装置を用いた
データ転送装置の構成図FIG. 4 is a configuration diagram of a data transfer device using a multi-level and binarization device according to the present invention.
１０，２０ 可変電圧電源回路 １６ 信号レベル降圧回路 ２６ 信号レベル昇圧回路 １１，１３，２１，２３ p-MOSトランジスタ １２，１４，２２，２４ n-MOSトランジスタ ３０，３２ ｎ／ｍビット多値化装置 ３１,３３ ｎ／ｍビット２値化装置 ３６,３７ データ転送バス 10, 20 Variable voltage power supply circuit 16 Signal level step-down circuit 26 Signal level step-up circuit 11, 13, 21, 23 p-MOS transistor 12, 14, 22, 24 n-MOS transistor 30, 32 n / m multi-level device 31,33 n / m-bit binarizer 36,37 Data transfer bus
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 5/20 H03M 1/14 H03M 1/72 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03M 5/20 H03M 1/14 H03M 1/72
Claims (3)
ビットからなるビット列について、あるビットb(k)（た
だしｎ≧ｋ≧１）を表す電圧範囲の上限をVDD(k)、下限
をVSS(k)、VDD(k)及びVSS(k)から決まる閾値をVth(k)、
さらにb(k)＝１（論理値）を表す電圧範囲を[VDD(k)〜V
th(k)]、b(k)＝０（論理値）を表す電圧範囲を[Vth(k)
〜VSS(k)]として、 このビット列の一部[b(1)、b(2)、…、b(n-1)]を入力
し、b(k)＝１の時はビットb(k+1)においてVDD(k+1)＝VD
D(k)及びVSS(k+1)＝Vth(k)、またb(k)＝０の時はビット
b(k+1)においてVDD(k+1)＝Vth(k)及びVSS(k+1)＝VSS(k)
という関係を持つ電圧を発生し、その結果得られる電圧
VDD(n),VSS(n)を出力する可変電圧電源回路と、 ビットb(n)を入力し、前記可変電圧電源回路の出力電圧
VDD(n),VSS(n)を電源として用いた出力側バッファを有
する信号レベル降圧回路とを具備し、 前記出力側バッファの電圧を変化させ、ビット列の各ビ
ットb(k)の情報を電圧範囲[VDD(k)〜VSS(k)]で表し、ビ
ット列を多値信号に変換することを特徴とするデータ変
換装置。An n of [b (1), b (2),..., B (n-1), b (n)]
For a bit string composed of bits, the upper limit of a voltage range representing a certain bit b (k) (where n ≧ k ≧ 1) is determined by VDD (k), and the lower limit is determined by VSS (k), VDD (k) and VSS (k). The threshold is Vth (k),
Further, the voltage range representing b (k) = 1 (logical value) is [VDD (k) to V
th (k)], the voltage range representing b (k) = 0 (logical value) is [Vth (k)
.., B (n-1)] as a part of this bit string, and when b (k) = 1, the bit b (k) +1) at VDD (k + 1) = VD
D (k) and VSS (k + 1) = Vth (k), and bit when b (k) = 0
VDD (k + 1) = Vth (k) and VSS (k + 1) = VSS (k) at b (k + 1)
And the resulting voltage
A variable voltage power supply circuit that outputs VDD (n) and VSS (n), and a bit b (n) that is input and outputs the output voltage of the variable voltage power supply circuit.
A signal level step-down circuit having an output-side buffer using VDD (n) and VSS (n) as a power supply, changing the voltage of the output-side buffer, and converting information of each bit b (k) of a bit string into a voltage. A data converter represented by a range [VDD (k) to VSS (k)] and converting a bit string into a multi-level signal.
が表すビット列[b(1)、b(2)、…、b(n-1)、b(n)]につい
て、多値信号におけるあるビットb(k)（ただしｎ≧ｋ≧
１）を表す電圧範囲の上限をVDD(k)、下限をVSS(k)、VD
D(k)及びVSS(k)から決まる閾値をVth(k)として、前記多
値信号を入力し、 Vth(k)を基準としてb(k)＝１（論理値）の時はビットb
(k+1)においてVDD(k+1)＝VDD(k)、及びVSS(k+1)＝Vth
(k)、またVth(k)を基準としてb(k)＝０（論理値）の時
はビットb(k+1)においてVDD(k+1)＝Vth(k)、及びVSS(k+
1)＝VSS(k)という関係を持つ各電圧を出力する可変電圧
電源回路と、 前記可変電圧電源回路の各出力電圧を電源電圧として用
いた入力側バッファを有する信号レベル昇圧回路とを具
備し、 前記入力側バッファの閾値を変化させ、多値信号におけ
る各ビットの情報を電圧範囲[VDD(k)〜VSS(k)]から適当
な電圧範囲[VDD〜VSS]に戻して多値信号をビット列に変
換することを特徴とするデータ変換装置。2. The multi-level signal according to claim 1, and a bit string [b (1), b (2),..., B (n-1), b (n)] represented by the multi-level signal. A certain bit b (k) in the value signal (where n ≧ k ≧
The upper limit of the voltage range representing 1) is VDD (k), the lower limit is VSS (k), VD
The threshold value determined from D (k) and VSS (k) is set to Vth (k), and the multi-level signal is input. When b (k) = 1 (logical value) with respect to Vth (k), bit b
At (k + 1), VDD (k + 1) = VDD (k), and VSS (k + 1) = Vth
(k), and when b (k) = 0 (logical value) with reference to Vth (k), VDD (k + 1) = Vth (k) and VSS (k +
1) a variable voltage power supply circuit that outputs each voltage having a relationship of = VSS (k); and a signal level booster circuit having an input-side buffer using each output voltage of the variable voltage power supply circuit as a power supply voltage. By changing the threshold value of the input buffer, the information of each bit in the multi-level signal is returned from the voltage range [VDD (k) to VSS (k)] to an appropriate voltage range [VDD to VSS] to convert the multi-level signal. A data conversion device for converting into a bit string.
データ変換装置とを具備し、多値信号の転送を行うデー
タ転送装置。3. A data transfer device, comprising the data conversion device according to claim 1 and the data conversion device according to claim 2, for transferring a multi-level signal.
Priority Applications (1)
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|---|---|---|---|
| JP28949395A JP3189648B2 (en) | 1995-11-08 | 1995-11-08 | Data conversion device and data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28949395A JP3189648B2 (en) | 1995-11-08 | 1995-11-08 | Data conversion device and data transfer device |
Publications (2)
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| JPH09135171A JPH09135171A (en) | 1997-05-20 |
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ID=17743995
Family Applications (1)
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Families Citing this family (3)
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-
1995
- 1995-11-08 JP JP28949395A patent/JP3189648B2/en not_active Expired - Fee Related
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| JPH09135171A (en) | 1997-05-20 |
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