JPH11112357A - Serial-parallel converting circuit - Google Patents
Serial-parallel converting circuitInfo
- Publication number
- JPH11112357A JPH11112357A JP9275539A JP27553997A JPH11112357A JP H11112357 A JPH11112357 A JP H11112357A JP 9275539 A JP9275539 A JP 9275539A JP 27553997 A JP27553997 A JP 27553997A JP H11112357 A JPH11112357 A JP H11112357A
- Authority
- JP
- Japan
- Prior art keywords
- serial data
- response
- serial
- timing
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dram (AREA)
- Communication Control (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一群のシリアルデ
ータをシリアルデータの先頭を示すフラグ信号から順に
取り込み、最短のタイミングでパラレルデータを出力す
ることが可能なシリアル・パラレル変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial / parallel conversion circuit capable of fetching a group of serial data in order from a flag signal indicating the beginning of the serial data and outputting parallel data at the shortest timing.
【０００２】[0002]
【従来の技術】半導体集積回路内でシリアルパラレル変
換回路がしばしば使用される。例えば、ＲＡＭＢＵＳ仕
様のＤＲＡＭのアドレル信号の入力段において、システ
ム側からシリアルに入力される複数のアドレス信号を内
部でパラレルに出力するシリアルパラレル変換回路等で
ある。或いは、複数のコマンド信号をシリアルに入力
し、内部でパラレルに出力する変換回路もある。かかる
変換回路は、８０Ｍｂｐｓや１．６Ｇｂｐｓ等の極めて
高速の転送レートをもつシステムに対して使用され、複
数のアドレス信号或いはコマンド信号が極めて高速の転
送レートで与えられる。従って、内部のシリアルパラレ
ル変換回路は、高速に入力されるアドレス信号やコマン
ド信号をでラッチし、全てのシリアルデータが取り込ま
れた後に最短で同一の位相でパラレル出力ができるよう
にすることが必要である。2. Description of the Related Art A serial / parallel conversion circuit is often used in a semiconductor integrated circuit. For example, a serial-parallel conversion circuit or the like that internally outputs a plurality of address signals serially input from the system side in an input stage of an adler signal of a RAMBUS-specification DRAM. Alternatively, there is a conversion circuit that inputs a plurality of command signals serially and internally outputs the command signals in parallel. Such a conversion circuit is used for a system having an extremely high transfer rate such as 80 Mbps or 1.6 Gbps, and a plurality of address signals or command signals are provided at an extremely high transfer rate. Therefore, the internal serial-to-parallel conversion circuit must latch the high-speed input address signal and command signal so that parallel output can be performed with the same phase as soon as possible after all serial data has been captured. It is.
【０００３】この複数のアドレス信号やコマンド信号
は、高速のクロックの立ち上がり及び立ち下がりエッジ
に同期して順番に供給される。また、シリアルデータの
先頭を示すフラグ信号が供給され、そのフラグ信号から
順番にシリアルデータを取り込み、最後のシリアルデー
タを取り込んだ後に、一斉にパラレルにデータを出力す
る。The plurality of address signals and command signals are sequentially supplied in synchronization with the rising and falling edges of a high-speed clock. In addition, a flag signal indicating the head of the serial data is supplied, serial data is fetched sequentially from the flag signal, and after fetching the last serial data, the data is simultaneously output in parallel.
【０００４】本出願人は、１９９７年５月２１日付けの
特許出願（特願平９−１３１４７７号）にて、高速クロ
ックに同期してシリアルデータを取り込んで、パラレル
に出力できるシリアル・パラレル変換回路を提案した。[0004] The present applicant has filed a patent application filed on May 21, 1997 (Japanese Patent Application No. Hei 9-131377) to fetch serial data in synchronization with a high-speed clock and output the data in parallel. The circuit was proposed.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、シリア
ルデータの先頭を示すフラグ信号をトリガにして、シリ
アルデータを取り込み、最後のシリアルデータを取り込
んだ後に、パラレルにデータの出力をするタイミング信
号の生成は、容易ではない。特に、最後のシリアルデー
タを取り込むフリップフロップ回路の動作遅延時間等を
考慮して、最短のタイミングでシリアル出力するタイミ
ング信号の生成は、困難である。However, the generation of a timing signal for fetching serial data, fetching the last serial data and then outputting the data in parallel after the flag signal indicating the beginning of the serial data as a trigger is required. ,It's not easy. In particular, it is difficult to generate a timing signal to be serially output at the shortest timing in consideration of the operation delay time of the flip-flop circuit that takes in the last serial data.
【０００６】また、外部から与えられるフラグ信号をト
リガにして、各シリアルデータを取り込む制御クロック
の生成を行う回路を設ける必要がある。かかる回路は、
それ自体で動作遅延時間を有するので、その分、高速ク
ロックに同期したシリアルデータの入力に支障を与える
ことになる。従って、フラグ信号のタイミングに制約さ
れずに、シリアルデータを取り込むことができる回路が
望ましい。Further, it is necessary to provide a circuit for generating a control clock for taking in each serial data by using a flag signal supplied from the outside as a trigger. Such a circuit is
Since it has an operation delay time by itself, the input of serial data synchronized with the high-speed clock is hindered accordingly. Therefore, a circuit that can take in serial data without being restricted by the timing of the flag signal is desirable.
【０００７】そこで、本発明の目的は、シリアルデータ
の取り込み終了とパラレルデータの出力のタイミングを
最適化の関係にすることができるシリアル・パラレル変
換回路を提供することにある。An object of the present invention is to provide a serial / parallel conversion circuit that can optimize the timing of ending the capture of serial data and the output timing of parallel data.
【０００８】更に、本発明の別の目的は、シリアルデー
タの先頭を示すフラグ信号のタイミングに制約されず
に、クロックに同期してシリアルデータを取り込むこと
ができるシリアル・パラレル変換回路を提供することに
ある。Another object of the present invention is to provide a serial / parallel conversion circuit which can take in serial data in synchronization with a clock without being restricted by the timing of a flag signal indicating the beginning of serial data. It is in.
【０００９】[0009]
【課題を解決するための手段】上記の目的を達成する為
に、第１の発明は、フラグ信号のタイミングからクロッ
クに同期して供給されるＮ（Ｎは複数）ビットのシリア
ルデータをパラレルデータに変換するシリアル・パラレ
ル変換回路において、クロックに同期してシリアルに第
１乃至第Ｎのタイミングパルスを繰り返し発生するパル
ス発生回路と、前記第１のタイミングパルスに応答して
前記フラグ信号をラッチし、前記第Ｎのタイミングパル
スに応答して前記フラグ信号に対応するストローブ信号
を出力するフラグ信号ラッチ回路と、前記第１乃至第
（Ｎ−１）のタイミングパルスに応答して１番目乃至
（Ｎ−１）番目のシリアルデータをそれぞれラッチする
初段ラッチ回路と、前記第Ｎのタイミングパルスに応答
して、前記初段ラッチ回路がラッチしたシリアルデータ
と、Ｎ番目のシリアルデータとをラッチする次段ラッチ
回路と、前記ストローブ信号に応答して、前記次段ラッ
チ回路にラッチされたＮビットのシリアルデータをパラ
レルに出力する最終段ゲート手段とを有することを特徴
とする。In order to achieve the above object, a first aspect of the present invention is to convert N (a plurality of) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A serial-to-parallel conversion circuit that serially generates first to Nth timing pulses repeatedly in synchronization with a clock; and latches the flag signal in response to the first timing pulse. A flag signal latch circuit that outputs a strobe signal corresponding to the flag signal in response to the N-th timing pulse; and a first to (N-1) -th response in response to the first to (N−1) th timing pulses. -1) a first-stage latch circuit for latching the first serial data, and the first-stage latch in response to the N-th timing pulse. A next-stage latch circuit that latches the serial data latched by the channel and the N-th serial data, and outputs the N-bit serial data latched by the next-stage latch circuit in parallel in response to the strobe signal And a final stage gate means.
【００１０】上記の発明によれば、ストローブ信号がシ
リアル・パラレル変換回路内で、シリアルデータのラッ
チ動作と平行して行われるので、最適のタイミングで生
成される。According to the above invention, the strobe signal is generated in the serial / parallel conversion circuit in parallel with the latch operation of the serial data, so that the strobe signal is generated at an optimum timing.
【００１１】上記の目的を達成する為に、第２の発明
は、フラグ信号のタイミングからクロックに同期して供
給されるＮ（Ｎは複数）ビットのシリアルデータをパラ
レルデータに変換するシリアル・パラレル変換回路にお
いて、クロックに同期してシリアルに第１乃至第Ｎのタ
イミングパルスを繰り返し発生するパルス発生回路と、
前記第１のタイミングパルスに応答して前記フラグ信号
をラッチし、前記第Ｎのタイミングパルスに応答して前
記フラグ信号に対応するストローブ信号を出力するフラ
グ信号ラッチ回路と、第（２Ｍ−１）（Ｍは１≦Ｍ≦Ｎ
／２の全ての整数）のタイミングパルスに応答して（２
Ｍ−１）番目のシリアルデータをそれぞれラッチする初
段ラッチ回路と、第２Ｍのタイミングパルスに応答し
て、前記初段ラッチ回路がラッチした（２Ｍ−１）番目
のシリアルデータと、２Ｍ番目のシリアルデータとをラ
ッチする次段ラッチ回路と、前記ストローブ信号に応答
して、前記次段ラッチ回路にラッチされたＮビットのシ
リアルデータをパラレルに出力する最終段ゲート手段と
を有することを特徴とする。According to a second aspect of the present invention, there is provided a serial / parallel converter for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit for repeatedly generating the first to Nth timing pulses serially in synchronization with a clock in the conversion circuit;
A flag signal latch circuit for latching the flag signal in response to the first timing pulse and outputting a strobe signal corresponding to the flag signal in response to the Nth timing pulse; (M is 1 ≦ M ≦ N
(All integers of / 2) in response to a timing pulse of (2
A first-stage latch circuit for latching the (M-1) -th serial data, and a (2M-1) -th serial data and a 2M-th serial data latched by the first-stage latch circuit in response to the second M timing pulse, respectively. And a final-stage gate circuit for outputting the N-bit serial data latched by the next-stage latch circuit in parallel in response to the strobe signal.
【００１２】上記第２の発明でも、ストローブ信号を最
適のタイミングで発生させることができる。[0012] Also in the second invention, the strobe signal can be generated at an optimum timing.
【００１３】上記の目的を達成する為に、第３の発明
は、フラグ信号のタイミングからクロックに同期して供
給されるＮ（Ｎは複数）ビットのシリアルデータをパラ
レルデータに変換するシリアル・パラレル変換回路にお
いて、クロックに同期してシリアルに第１乃至第Ｎのタ
イミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｉー１）（１≦Ｉ≦Ｎ／２の全ての整数）の
タイミングパルスに応答して前記フラグ信号をラッチ
し、前記第（２Ｉ−２）（但しＩ＝１の場合はＮ）のタ
イミングパルスに応答して前記フラグ信号に対応する第
１乃至第Ｎ／２のストローブ信号を出力するフラグ信号
ラッチ回路と、前記第１乃至第Ｎのタイミングパルスに
応答して１番目乃至Ｎ番目のシリアルデータをそれぞれ
ラッチする初段ラッチ回路と、前記第（２Ｉ−２）のタ
イミングパルスにそれぞれ応答して、前記初段ラッチ回
路がラッチした（２Ｉ−１）番目から（２Ｉ−３）（但
しＩ＝１の場合はＮ−１）番目のシリアルデータをそれ
ぞれラッチするＮ／２群の次段ラッチ回路と、前記第１
乃至第Ｎ／２のストローブ信号にそれぞれ応答して、前
記次段ラッチ回路にラッチされた（Ｎ−１）ビットのシ
リアルデータと前記初段ラッチ回路にラッチされたＮビ
ット目のシリアルデータとをパラレルに出力するＮ／２
群の最終段ゲート手段とを有することを特徴とする。According to a third aspect of the present invention, there is provided a serial / parallel converter for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit for repeatedly generating the first to Nth timing pulses serially in synchronization with a clock in the conversion circuit;
The flag signal is latched in response to the (2I-1) th (the whole integer of 1 ≦ I ≦ N / 2) timing pulse, and the (2I-2) th (where I = 1, N A) a flag signal latch circuit for outputting first to N / 2th strobe signals corresponding to the flag signal in response to the timing pulse, and first to Nth strobe signals in response to the first to Nth timing pulses. A first-stage latch circuit for respectively latching the first serial data; and (2I-3) to (2I-3) (wherein the first-stage latch circuit latches in response to the (2I-2) th timing pulse, respectively) A next stage latch circuit of N / 2 groups for respectively latching the (N-1) th serial data when I = 1,
In response to the Nth to N / 2th strobe signals, the (N-1) -bit serial data latched by the next-stage latch circuit and the N-th serial data latched by the first-stage latch circuit are parallelized. N / 2 output to
And gate means at the last stage of the group.
【００１４】上記の第３の発明では、クロックの立ち上
がりエッジとフラグ信号とが一致する場合に、如何なる
クロックの立ち上がりエッジでフラグ信号が供給されて
も、正規のシリアルデータをラッチして、出力すること
ができる。In the third aspect of the present invention, when the rising edge of the clock coincides with the flag signal, the normal serial data is latched and output regardless of the rising edge of the clock regardless of the supply of the flag signal. be able to.
【００１５】上記の目的を達成する為に、第４の発明
は、フラグ信号のタイミングからクロックに同期して供
給されるＮ（Ｎは複数）ビットのシリアルデータをパラ
レルデータに変換するシリアル・パラレル変換回路にお
いて、クロックに同期してシリアルに第１乃至第Ｎのタ
イミングパルスを繰り返し発生するパルス発生回路と、
前記第Ｉ（１≦Ｉ≦Ｎの全ての整数）のタイミングパル
スに応答して前記フラグ信号をラッチし、前記第Ｉ−１
（但しＩ＝１の場合はＮ）のタイミングパルスに応答し
て前記フラグ信号に対応する第１乃至第Ｎのストローブ
信号を出力するフラグ信号ラッチ回路と、前記第１乃至
第Ｎのタイミングパルスに応答して１番目乃至Ｎ番目の
シリアルデータをそれぞれラッチする初段ラッチ回路
と、前記第Ｉのタイミングパルスに応答して、前記初段
ラッチ回路がラッチしたＩ番目から（Ｉ−２）（但しＩ
＝１の場合はＮ−１、Ｉ＝２の場合はＮ）番目のシリア
ルデータをそれぞれラッチするＮ群の次段ラッチ回路
と、前記第１及び第Ｎのストローブ信号にそれぞれ応答
して、前記次段ラッチ回路にラッチされた（Ｎ−１）ビ
ットのシリアルデータと前記初段ラッチ回路にラッチさ
れたＮビット目のシリアルデータとをパラレルに出力す
るＮ群の最終段ゲート手段とを有することを特徴とす
る。According to a fourth aspect of the present invention, there is provided a serial / parallel converter for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit for repeatedly generating the first to Nth timing pulses serially in synchronization with a clock in the conversion circuit;
The flag signal is latched in response to the I-th (the whole integer of 1 ≦ I ≦ N) timing pulse, and the I-1
A flag signal latch circuit for outputting first to Nth strobe signals corresponding to the flag signal in response to the timing pulse (where I is N when I = 1); In response to the first timing pulse, the first-stage latch circuit latches the first to Nth serial data, and the first-stage latch circuit latches the first to N-th serial data in response to the I-th timing pulse.
= 1 and N = 2 when I = 2) N-stage next-stage latch circuits for latching the serial data, respectively, and in response to the first and Nth strobe signals, respectively, N group final stage gate means for outputting in parallel the (N-1) -bit serial data latched by the next stage latch circuit and the Nth bit serial data latched by the first stage latch circuit. Features.
【００１６】上記の第４の発明によれば、クロックの立
ち上がりと立ち下がりのエッジのいずれかのタイミング
でフラグ信号が供給されても、全ての可能性のあるシリ
アルデータのセットをラッチし、正規のシリアルデータ
を出力することができる。According to the fourth aspect, even if the flag signal is supplied at either the rising edge or the falling edge of the clock, all possible sets of serial data are latched and the normal serial data set is latched. Serial data can be output.
【００１７】上記の目的を達成する為に、第５の発明
は、フラグ信号のタイミングからクロックに同期して供
給されるＮ（Ｎは複数）ビットのシリアルデータをパラ
レルデータに変換するシリアル・パラレル変換回路にお
いて、クロックに同期してシリアルに第１乃至第Ｎのタ
イミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｍー１）（１≦Ｍ≦Ｎ／２の全ての整数）の
タイミングパルスに応答して前記フラグ信号をラッチ
し、前記第（２Ｍ−２）（但しＭ＝１の場合はＮ）のタ
イミングパルスに応答して前記フラグ信号に対応する第
１乃至第Ｎ／２のストローブ信号を出力するフラグ信号
ラッチ回路と、第（２Ｍ−１）（１≦Ｍ≦Ｎ／２の全て
の整数）のタイミングパルスに応答して（２Ｍ−１）番
目のシリアルデータをそれぞれラッチする初段ラッチ回
路と、第２Ｍのタイミングパルスに応答して、前記初段
ラッチ回路がラッチした（２Ｍ−１）番目のシリアルデ
ータと、２Ｍ番目のシリアルデータとをラッチする次段
ラッチ回路と、前記第１乃至第Ｎ／２のストローブ信号
にそれぞれ応答して、前記次段ラッチ回路にラッチされ
たＮビットのシリアルデータをパラレルに出力するＮ／
２群の最終段ゲート手段とを有することを特徴とする。According to a fifth aspect of the present invention, there is provided a serial / parallel converter for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit for repeatedly generating the first to Nth timing pulses serially in synchronization with a clock in the conversion circuit;
The flag signal is latched in response to the (2M-1) th (the whole integer of 1 ≦ M ≦ N / 2) timing pulse, and the (2M−2) th (where M = 1 when N = 1) A) a flag signal latch circuit that outputs first to N / 2-th strobe signals corresponding to the flag signals in response to the timing pulse of (2M-1) (1 ≦ M ≦ N / 2) (2M-1) th serial data latched in response to the (integer) timing pulse, and (2M-1) th latch latched by the first stage latch circuit in response to the 2M timing pulse, respectively. And a next-stage latch circuit for latching 2M-th serial data, and an N-bit serial circuit latched by the next-stage latch circuit in response to the first to N / 2th strobe signals, respectively. N to output the data to the parallel /
And two groups of final-stage gate means.
【００１８】上記の第５の発明では、クロックの立ち上
がりエッジとフラグ信号とが一致する場合に、如何なる
クロックの立ち上がりエッジでフラグ信号が供給されて
も、正規のシリアルデータをラッチして、出力すること
ができる。According to the fifth aspect of the invention, when the rising edge of the clock coincides with the flag signal, the normal serial data is latched and output regardless of the rising edge of the clock regardless of the supply of the flag signal. be able to.
【００１９】上記の目的を達成する為に、第６の発明
は、フラグ信号のタイミングからクロックに同期して供
給されるＮ（Ｎは複数）ビットのシリアルデータをパラ
レルデータに変換するシリアル・パラレル変換回路にお
いて、クロックに同期してシリアルに第１乃至第Ｎのタ
イミングパルスを繰り返し発生するパルス発生回路と、
前記第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパル
スに応答して前記フラグ信号をラッチし、前記第Ｍ−１
（但しＭ＝１の場合はＮ）のタイミングパルスに応答し
て前記フラグ信号に対応する第１乃至第Ｎのストローブ
信号を出力するフラグ信号ラッチ回路と、第Ｍ（１≦Ｍ
≦Ｎの全ての整数）のタイミングパルスに応答してＭ番
目のシリアルデータをそれぞれラッチする初段ラッチ回
路と、第（Ｍ＋１）（但しＭ＝Ｎの場合は１）のタイミ
ングパルスに応答して、前記初段ラッチ回路がラッチし
たＭ番目のシリアルデータをラッチする次段ラッチ回路
と、前記第１乃至第Ｎのストローブ信号にそれぞれ応答
して、前記初段及び次段ラッチ回路にラッチされたＮビ
ットのシリアルデータをパラレルに出力するＮ群の最終
段ゲート手段とを有することを特徴とする。In order to achieve the above object, a sixth aspect of the present invention provides a serial / parallel converter for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit for repeatedly generating the first to Nth timing pulses serially in synchronization with a clock in the conversion circuit;
The flag signal is latched in response to the M-th (all integers of 1 ≦ M ≦ N) timing pulse, and the M-1
A flag signal latch circuit that outputs first to N-th strobe signals corresponding to the flag signals in response to (N when M = 1) timing pulses;
A first-stage latch circuit for latching the M-th serial data in response to a timing pulse of ≤N (all integers), and a (M + 1) -th (1 in case of M = N) timing pulse, A next-stage latch circuit for latching the M-th serial data latched by the first-stage latch circuit; and N-bit latched by the first-stage and next-stage latch circuits in response to the first to Nth strobe signals, respectively. And N group final stage gate means for outputting serial data in parallel.
【００２０】上記の第６の発明によれば、クロックの立
ち上がりと立ち下がりのエッジのいずれかのタイミング
でフラグ信号が供給されても、全ての可能性のあるシリ
アルデータのセットをラッチし、正規のシリアルデータ
を出力することができる。According to the sixth aspect, even if the flag signal is supplied at any one of the rising edge and the falling edge of the clock, all possible sets of serial data are latched and the normal serial data set is latched. Serial data can be output.
【００２１】[0021]
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。また、以下の実施の形態例では、ラッチ回路として
フリップフロップを例にして、またゲート手段をフリッ
プフロップまたはＮＡＮＤゲートを例にしてそれぞれ説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, such embodiments do not limit the technical scope of the present invention. In the following embodiments, a flip-flop will be described as an example of a latch circuit, and a gate unit will be described as a flip-flop or a NAND gate.
【００２２】図１は、上記した先に出願した特許出願に
て提案したシリアル・パラレル変換回路を示す図であ
る。このシリアル・パラレル変換回路は、シリアルデー
タの長さが４ビット線の例である。また、シリアルデー
タはクロックの立ち上がりエッジで供給開始され、クロ
ックの立ち上がりと立ち下がりの両エッジで順に供給さ
れる。クロックＣＬＫ、コマンド信号ＣＭＤ、フラグ信
号ＦＬＡＧは、例えば、外部から供給される。FIG. 1 is a diagram showing a serial / parallel conversion circuit proposed in the above-mentioned previously filed patent application. This serial / parallel conversion circuit is an example in which the length of serial data is a 4-bit line. Further, the supply of serial data is started at the rising edge of the clock, and is sequentially supplied at both the rising and falling edges of the clock. The clock CLK, the command signal CMD, and the flag signal FLAG are externally supplied, for example.
【００２３】図１のシリアル・パラレル変換回路は、ク
ロックＣＬＫを供給され、タイミングパルスＦ１〜Ｆ４
を生成するパルス発生回路１０と、外部からシリアルに
供給されるコマンド信号ＣＭＤを、タイミングパルスＦ
１，Ｆ２，Ｆ３により順番に取り込むフリップフロップ
１１〜１３と、更に、タイミングパルスＦ４により４番
目のコマンド信号ＣＭＤを取り込むフリップフロップ１
７と、同じタイミングパルスＦ４によりフリップフロッ
プ１１〜１３にラッチされたデータを取り込むフリップ
フロップ１４〜１６とを有する。フリップフロップ１１
〜１３と１４〜１７の二段構成にすることで、少ないフ
リップフロップの個数でシリアル・パラレル変換回路を
構成することができる。しかも、フリップフロップ１１
〜１３に高速動作する回路を適用することで、高速クロ
ックに同期した供給されるシリアルデータに対応するこ
とができる。The serial / parallel conversion circuit shown in FIG. 1 is supplied with a clock CLK and receives timing pulses F1 to F4.
And a command signal CMD serially supplied from the outside by a timing pulse F
1, F2, and F3, and a flip-flop 11 that takes in the fourth command signal CMD in response to the timing pulse F4.
7 and flip-flops 14 to 16 which take in data latched in flip-flops 11 to 13 by the same timing pulse F4. Flip-flop 11
13 and 14 to 17, a serial-parallel conversion circuit can be configured with a small number of flip-flops. Moreover, the flip-flop 11
By applying a circuit that operates at high speed to １３13, serial data supplied in synchronization with a high-speed clock can be handled.
【００２４】このシリアルデータは、最後のタイミング
パルスＦ４でフリップフロップ１４〜１７に取り込まれ
た後、内部のゲート１８にて、データストローブ信号Ｄ
Ｓのタイミングで、内部回路に供給される。このゲート
２０の動作タイミングは、シリアルデータの先頭を示す
フラグ信号ＦＬＧから所定のタイミングで生成されるデ
ータストローブ信号ＤＳにて制御される。This serial data is taken into the flip-flops 14 to 17 by the last timing pulse F4, and then the data strobe signal D
At the timing of S, it is supplied to the internal circuit. The operation timing of the gate 20 is controlled by a data strobe signal DS generated at a predetermined timing from the flag signal FLG indicating the head of the serial data.
【００２５】図２は、図１のシリアル・パラレル変換回
路の動作タイミングチャート図である。クロックＣＬＫ
の立ち上がりと立ち下がりエッジに同期して、コマンド
信号ＣＭＤが供給される。また、シリアルデータのコマ
ンド信号の先頭を示すフラグ信号ＦＬＡＧに同期して、
４ビットのシリアルデータＤn 〜Ｄn+3 の先頭のデータ
Ｄn が供給され、その後クロックの両エッジに同期して
残りのシリアルデータＤn+1 〜Ｄn+3 が供給される。FIG. 2 is an operation timing chart of the serial / parallel conversion circuit of FIG. Clock CLK
The command signal CMD is supplied in synchronization with the rising and falling edges of. Further, in synchronization with a flag signal FLAG indicating the beginning of a command signal of serial data,
The leading data Dn of the 4-bit serial data Dn to Dn + 3 is supplied, and then the remaining serial data Dn + 1 to Dn + 3 are supplied in synchronization with both edges of the clock.
【００２６】最初のシリアルデータＤn は、フラグ信号
ＦＬＡＧが供給された時のクロックＣＬＫの立ち上がり
エッジから生成されたタイミングパルスＦ１により、フ
リップフロップ１１にラッチされる。そして、それに続
いて生成されるタイミングパルスＦ２，Ｆ３により、シ
リアルデータＤn+1 、Ｄn+2 がフリップフロップ１２，
１３にラッチされる。そして、最後のタイミングパルス
Ｆ４により、最後のシリアルデータＤn+3 がフリップフ
ロップ１７にラッチされると共に、フリップフロップ１
４，１５，１６にデータＤｎ、Ｄn+1 、Ｄn+2 がラッチ
される。その結果、フリップフロップ１４〜１７の出力
Ｄ１〜Ｄ４は、図２に示される通り、シリアルデータＤ
ｎ〜Ｄn+3 となる。The first serial data Dn is latched in the flip-flop 11 by the timing pulse F1 generated from the rising edge of the clock CLK when the flag signal FLAG is supplied. Then, the serial data Dn + 1 and Dn + 2 are converted into the flip-flops 12 by the timing pulses F2 and F3 generated subsequently.
13 is latched. Then, with the last timing pulse F4, the last serial data Dn + 3 is latched by the flip-flop 17 and the flip-flop 1
Data Dn, Dn + 1, and Dn + 2 are latched at 4, 15, and 16, respectively. As a result, the outputs D1 to D4 of the flip-flops 14 to 17 output the serial data D as shown in FIG.
n to Dn + 3.
【００２７】そこで、フラグ信号ＦＬＡＧから所定のタ
イミングで生成されたストローブ信号ＤＳのタイミング
で、ラッチされた信号Ｄ１〜Ｄ４がゲート回路２０から
内部にパラレルに出力される。Therefore, the latched signals D1 to D4 are output in parallel from the gate circuit 20 at the timing of the strobe signal DS generated at a predetermined timing from the flag signal FLAG.
【００２８】上記した通り、データストローブ信号ＤＳ
がシリアル・パラレル変換回路と独立して生成されるの
で、シリアル・パラレル変換回路の次段のフリップフロ
ップ１４〜１７にシリアルデータがラッチされたタイミ
ングと位相を合わせるのは困難である。従って、データ
ストローブ信号ＤＳは、ある程度のマージンをもって遅
延したタイミングになり、高速動作の弊害になる。As described above, the data strobe signal DS
Is generated independently of the serial / parallel conversion circuit, it is difficult to match the phase with the timing at which the serial data is latched in the flip-flops 14 to 17 at the next stage of the serial / parallel conversion circuit. Therefore, the data strobe signal DS has a timing delayed with a certain margin, which causes a problem of high-speed operation.
【００２９】［第１の実施の形態例］図３は、本発明の
第１の実施の形態例のシリアル・パラレル変換回路を示
す図である。そして、図４は、そのタイミングチャート
図である。図１の回路と同じ部分には、同じ引用番号を
付した。第１の実施の形態例においても、一例として４
ビットのシリアルデータであるコマンド信号がクロック
ＣＬＫの立ち上がりと立ち下がりエッジに同期して供給
される。また、シリアルデータの最初のデータは、フラ
グ信号ＦＬＡＧの立ち上がりエッジに同期して与えられ
る。[First Embodiment] FIG. 3 is a diagram showing a serial / parallel conversion circuit according to a first embodiment of the present invention. FIG. 4 is a timing chart thereof. The same parts as those in the circuit of FIG. 1 are denoted by the same reference numerals. Also in the first embodiment, for example, 4
A command signal, which is bit serial data, is supplied in synchronization with the rising and falling edges of the clock CLK. The first data of the serial data is supplied in synchronization with the rising edge of the flag signal FLAG.
【００３０】図３のシリアル・パラレル変換回路におい
て、フリップフロップ１１〜１７は、図１の回路と同じ
構成であり、タイミングパルスＦ１〜Ｆ４により各信号
がラッチされる動作も同じである。先ず、最初のシリア
ルデータＤｎは、フラグ信号ＦＬＡＧの立ち上がりエッ
ジであって、クロックＣＬＫの立ち上がりエッジから生
成されるタイミングパルスＦ１により、初段のフリップ
フロップ１１にラッチされる。ラッチ後、その出力信号
Ｓ１は、最初のシリアルデータＤｎとなる。更に、タイ
ミングパルスＦ１により、フラグ信号ＦＬＡＧも前段の
フリップフロップ１８にラッチされる。In the serial / parallel conversion circuit of FIG. 3, flip-flops 11 to 17 have the same configuration as the circuit of FIG. 1, and the operation of latching each signal by timing pulses F1 to F4 is also the same. First, the first serial data Dn is latched in the first-stage flip-flop 11 by a timing pulse F1 which is a rising edge of the flag signal FLAG and is generated from a rising edge of the clock CLK. After the latch, the output signal S1 becomes the first serial data Dn. Further, the flag signal FLAG is also latched by the preceding flip-flop 18 by the timing pulse F1.
【００３１】同様に、２番目のシリアルデータＤn+1
は、クロックＣＬＫの立ち下がりエッジから生成される
タイミングパルスＦ２により、初段のフリップフロップ
１２にラッチされる。３番目のシリアルデータＤn+2
も、クロックＣＬＫの立ち上がりエッジから生成される
タイミングパルスＦ３により、初段のフリップフロップ
１３にラッチされる。そして、次のクロックＣＬＫの立
ち下がりエッジから生成されるタイミングパルスＦ４に
より、４番目のシリアルデータＤn+3 がフリップフロッ
プ１７にラッチされると共に、初段のフリップフロップ
１１〜１３の出力Ｓ１〜Ｓ３とフリップフロップ１８の
出力Ｓ８が、次段のフリップフロップ１４〜１６及び１
９にラッチされる。Similarly, the second serial data Dn + 1
Is latched in the first-stage flip-flop 12 by the timing pulse F2 generated from the falling edge of the clock CLK. Third serial data Dn + 2
Is also latched by the first-stage flip-flop 13 by the timing pulse F3 generated from the rising edge of the clock CLK. The fourth serial data Dn + 3 is latched in the flip-flop 17 by the timing pulse F4 generated from the falling edge of the next clock CLK, and the outputs S1 to S3 of the first-stage flip-flops 11 to 13 are output. The output S8 of the flip-flop 18 is connected to the next-stage flip-flops 14 to 16 and 1
9 is latched.
【００３２】そして、タイミングパルスＦ４でラッチさ
れ、出力Ｓ４〜Ｓ７に出力されたシリアルデータＤｎ〜
Ｄn+3 が、後段のフリップフロップ１９の出力信号ＤＳ
の立ち上がりエッジ（図中ｔDSのタイミング）で、更に
最終段のゲート手段のフリップフロップ１１１〜１１４
にパラレルにラッチされる。このパラレル出力端子Ｄ１
〜Ｄ４に生成されたデータＤｎ〜Ｄn+3 が、それ以降の
内部回路にて利用される。Then, the serial data Dn to Ln latched by the timing pulse F4 and output to the outputs S4 to S7 are output.
Dn + 3 is the output signal DS of the subsequent flip-flop 19
In the rising edge (timing of drawing t DS), further flip-flop gate means of the final stage 111 to 114
Are latched in parallel. This parallel output terminal D1
The data Dn to Dn + 3 generated in D4 to D4 are used in subsequent internal circuits.
【００３３】上記の通り、シリアル・パラレル変換回路
内に、シリアル・パラレル変換動作に使用されるタイミ
ングパルスでフラグ信号ＦＬＡＧをラッチする回路を追
加することで、次段のフリップフロップ１４〜１７が全
てのシリアルデータをラッチ終了するタイミングｔ
DSで、データストローブ信号ＤＳを出力することができ
る。フリップフロップ１９のラッチに要する遅延時間と
フリップフロップ１４〜１７のラッチに要する遅延時間
とが一致しているので、データストローブ信号ＤＳは、
最も最短で確実なタイミングｔDSを有する。従って、よ
り適切なタイミングで正規のシリアルデータＤｎ〜Ｄn+
3 をパラレル出力することができる。As described above, by adding a circuit for latching the flag signal FLAG with the timing pulse used for the serial / parallel conversion operation in the serial / parallel conversion circuit, all the flip-flops 14 to 17 in the next stage can be used. To end the serial data latch
With DS , the data strobe signal DS can be output. Since the delay time required for latching flip-flop 19 and the delay time required for latching flip-flops 14 to 17 match, data strobe signal DS becomes
It has the shortest and reliable timing t DS . Therefore, the regular serial data Dn to Dn +
3 can be output in parallel.
【００３４】尚、後段のフリップフロップ１９は、所定
の遅延時間Δｔ後にその出力をクリアすることができる
自己クリア型のフリップフロップである。この回路の詳
細は、後述する。The flip-flop 19 at the subsequent stage is a self-clear type flip-flop capable of clearing its output after a predetermined delay time Δt. Details of this circuit will be described later.
【００３５】図５は、第１の実施の形態例の変形例を示
す図である。図３と同じ部分には同じ引用番号を付して
いる。この変形例では、フリップフロップ１９にラッチ
されたデータストローブ信号ＤＳが、フリップフロップ
１１１〜１１４のラッチのタイミングに加えて、図示し
ない内部回路での利用できるように出力される。それ以
外の部分は、図３と同じである。FIG. 5 is a diagram showing a modification of the first embodiment. The same parts as those in FIG. 3 are denoted by the same reference numerals. In this modification, the data strobe signal DS latched by the flip-flop 19 is output so as to be used by an internal circuit (not shown) in addition to the latch timing of the flip-flops 111 to 114. The other parts are the same as those in FIG.
【００３６】図６は、更に第１の実施の形態例の変形例
を示す図である。図３と同じ部分には同じ引用番号を付
している。この変形例では、最終段のフリップフロップ
１１１〜１１４の変わりに、ＮＡＮＤゲート１２１〜１
２４が設けられる。そして、ＮＡＮＤゲート１２１〜１
２４の一方の入力には、フリップフロップ１４〜１７の
出力Ｓ４〜Ｓ７が与えられ、他方の入力には、データス
トローブ信号ＤＳが与えられる。FIG. 6 is a diagram showing a modification of the first embodiment. The same parts as those in FIG. 3 are denoted by the same reference numerals. In this modification, NAND gates 121 to 1 1 are replaced by flip-flops 111 to 114 at the last stage.
24 are provided. Then, the NAND gates 121 to 1
Outputs S4 to S7 of flip-flops 14 to 17 are applied to one input of 24, and data strobe signal DS is applied to the other input.
【００３７】図７は、図６のタイミングチャート図であ
る。図４と異なる部分は、データストローブ信号ＤＳの
立ち上がりエッジに同期して、ＮＡＮＤゲート１２１〜
１２４の出力Ｄ１〜Ｄ４がデータＤｎ〜Ｄn+3 を出力
し、データストローブ信号ＤＳがＨレベルの期間だけデ
ータＤｎ〜Ｄn+3 が出力され続ける点である。それ以外
の動作は、図３と同じである。FIG. 7 is a timing chart of FIG. 4 is different from FIG. 4 in synchronization with the rising edge of the data strobe signal DS.
The outputs D1 to D4 output data Dn to Dn + 3, and the data Dn to Dn + 3 are continuously output only while the data strobe signal DS is at the H level. Other operations are the same as those in FIG.
【００３８】以上の通り、第１の実施の形態例では、フ
ラグ信号ＦＬＡＧをタイミングパルスＦ１で取り込み、
さらにシリアル・パラレル動作と同様にタイミングパル
スＦ４により取り込んだフラグ信号をさらにラッチし
て、そのラッチ出力をデータストローブ信号として利用
することで、シリアル・パラレル変換回路のタイミング
に整合したデータストローブ信号ＤＳの生成が可能にな
る。従って、必ずタイミングが整合したデータストロー
ブ信号ＤＳにより、データのパラレル出力を行うことが
できる。従って、フラグ信号ＦＬＡＧが生成されてから
後の４ビットのシリアルデータが正規のデータとして、
最適のタイミングでパラレル出力される。As described above, in the first embodiment, the flag signal FLAG is captured by the timing pulse F1,
Further, similarly to the serial / parallel operation, the flag signal fetched by the timing pulse F4 is further latched, and the latch output is used as a data strobe signal, whereby the data strobe signal DS matched to the timing of the serial / parallel conversion circuit is obtained. Generation becomes possible. Therefore, data can be output in parallel by the data strobe signal DS whose timing is always matched. Therefore, the 4-bit serial data after the generation of the flag signal FLAG is regarded as regular data.
Parallel output is performed at the optimal timing.
【００３９】上記の第１の実施の形態例は、８ビットの
シリアルデータに対しても適用でき、その場合に、７ビ
ットを初段のフリップフロップにラッチして、８ビット
目を次段のフリップフロップにラッチし、その後データ
ストローブ信号に応答して最終段のフリップフロップに
ラッチする。或いは、３ビットを初段のフリップフロッ
プにラッチし、次の２ビット目を次段のフリップフロッ
プにラッチすることを繰り返し、最後に、最終段のフリ
ップフロップにラッチする。The first embodiment can also be applied to 8-bit serial data. In that case, 7 bits are latched in the first stage flip-flop, and the 8th bit is latched in the next stage flip-flop. And then latches in the last flip-flop in response to the data strobe signal. Alternatively, three bits are latched in the first stage flip-flop, the next second bit is latched in the next stage flip-flop, and finally, the last bit is latched in the last stage flip-flop.
【００４０】［第２の実施の形態例］図８は、第２の実
施の形態例のシリアル・パラレル変換回路を示す図であ
る。この実施の形態例でも、第１の実施の形態例と同様
に、シリアル・パラレル変換回路内に、フラグ信号をラ
ッチする回路を設け、最終段からパラレル出力するタイ
ミング信号であるデータストローブ信号ＤＳのタイミン
グをシリアル・パラレル変換動作に整合させる。第１の
実施の形態例では、４ビット線のシリアルデータに対し
て、最初の３ビットのデータを３つのフリップフロップ
が取り込み、４ビット目のシリアルデータの取り込み
と、前記３つのラッチされたデータを、同時に４つのフ
リップフロップに取り込んだ。それに対して、第２の実
施の形態例では、シリアルデータを２ビットづつ取り込
む。[Second Embodiment] FIG. 8 is a diagram showing a serial / parallel conversion circuit according to a second embodiment. In this embodiment, similarly to the first embodiment, a circuit for latching a flag signal is provided in the serial / parallel conversion circuit, and the data strobe signal DS, which is a timing signal for parallel output from the last stage, is provided. Match the timing to the serial / parallel conversion operation. In the first embodiment, three flip-flops take in the first three bits of data with respect to the four bits of serial data, and take in the fourth bit of serial data and the three latched data. Into four flip-flops at the same time. On the other hand, in the second embodiment, serial data is fetched every two bits.
【００４１】即ち、図８に示される通り、フラグ信号Ｆ
ＬＡＧのエッジであって、クロックＣＬＫの立ち上がり
エッジから生成されたタイミングパルスＦ１により、初
段おフリップフロップ２０１で最初のシリアルデータＤ
ｎがラッチされる。そして、次のタイミングパルスＦ２
で、２番目のシリアルデータＤn+1 と共にフリップフロ
ップ２０１でラッチされたデータＤｎも、次段のフリッ
プフロップ２０３，２０２にそれぞれラッチされる。同
様に、タイミングパルスＦ３で３番目のシリアルデータ
Ｄｎ+2が初段のフリップフロップ２０４にラッチされ
る。そして、次のタイミングパルスＦ４で、４番目のシ
リアルデータＤn+3 と共にフリップフロップ２０４でラ
ッチされたデータＤｎ+2も、次段のフリップフロップ２
０６，２０５にそれぞれラッチされる。フラグ信号のラ
ッチ動作は、第１の実施の形態例と同様である。That is, as shown in FIG.
The first serial data D in the first flip-flop 201 is generated by the timing pulse F1 generated from the rising edge of the clock CLK, which is the edge of the LAG.
n is latched. Then, the next timing pulse F2
The data Dn latched by the flip-flop 201 together with the second serial data Dn + 1 are also latched by the flip-flops 203 and 202 of the next stage, respectively. Similarly, the third serial data Dn + 2 is latched by the first-stage flip-flop 204 by the timing pulse F3. Then, at the next timing pulse F4, the data Dn + 2 latched by the flip-flop 204 together with the fourth serial data Dn + 3 is also transmitted to the next flip-flop 2
06, 205 respectively. The latch operation of the flag signal is the same as in the first embodiment.
【００４２】従って、初段のフリップフロップの数が２
個であり、第１の実施の形態例の３個に比較して少なく
なる。Therefore, the number of flip-flops at the first stage is 2
, Which is smaller than the three in the first embodiment.
【００４３】図９は、図８のタイミングチャート図であ
る。図示される通り、フラグＦＬＡＧの立ち上がりエッ
ジであって、クロックＣＬＫの立ち上がりエッジから生
成されたタイミングパルスＦ１により、コマンド信号Ｃ
ＭＤの先頭のシリアルデータＤｎが初段のフリップフロ
ップ２０１にラッチされ、同時に、フラグ信号ＦＬＡＧ
が前段のフリップフロップ２０７にラッチされる。その
後、クロックＣＬＫの立ち下がりエッジから生成される
タイミングパルスＦ２により、２番目のシリアルデータ
Ｄn+1 が次段のフリップフロップ２０３にラッチされる
と共に、次段のフリップフロップ２０１にラッチされて
いた１番目にデータＤｎも、フリップフロップ２０２に
ラッチされる。FIG. 9 is a timing chart of FIG. As shown in the figure, the command signal C is generated by the timing pulse F1 which is the rising edge of the flag FLAG and is generated from the rising edge of the clock CLK.
The first serial data Dn of the MD is latched by the first-stage flip-flop 201, and at the same time, the flag signal FLAG
Are latched by the flip-flop 207 at the preceding stage. Thereafter, the second serial data Dn + 1 is latched by the next-stage flip-flop 203 and 1 latched by the next-stage flip-flop 201 by the timing pulse F2 generated from the falling edge of the clock CLK. Third, the data Dn is also latched by the flip-flop 202.
【００４４】次のクロックＣＬＫの立ち上がりエッジか
ら生成されたタイミングパルスＦ３により、コマンド信
号ＣＭＤの３番目のシリアルデータＤn+2 が初段のフリ
ップフロップ２０４にラッチされる。その後、クロック
ＣＬＫの立ち下がりエッジから生成されるタイミングパ
ルスＦ４により、４番目のシリアルデータＤn+3 が次段
のフリップフロップ２０６にラッチされると共に、フリ
ップフロップ２０４にラッチされていた３番目にデータ
Ｄn+2 も、次段のフリップフロップ２０５にラッチされ
る。更に、タイミングパルスＦ４により、フリップフロ
ップ２０７にラッチされていたフラグ信号が、後段のフ
リップフロップ２０８にラッチされる。The third serial data Dn + 2 of the command signal CMD is latched in the first-stage flip-flop 204 by the timing pulse F3 generated from the next rising edge of the clock CLK. After that, the fourth serial data Dn + 3 is latched by the next flip-flop 206 and the third data latched by the flip-flop 204 by the timing pulse F4 generated from the falling edge of the clock CLK. Dn + 2 is also latched by the flip-flop 205 in the next stage. Further, the flag signal latched by the flip-flop 207 is latched by the flip-flop 208 at the subsequent stage by the timing pulse F4.
【００４５】従って、フリップフロップ２０５，２０６
により３番目と４番目のシリアルデータＤn+2 、Ｄn+3
がラッチされて出力端子Ｓ２〜Ｓ６に出力されるタイミ
ングｔDSに一致して、データストローブ信号ＤＳが、後
段のフリップフロップ２０８から生成される。従って、
最適なタイミングで、出力Ｓ２，Ｓ３，Ｓ５，Ｓ６のデ
ータＤｎ〜Ｄn+3 がパラレルに最終段のゲートのフリッ
プフロップ２１１〜２１４にラッチされる。その結果、
出力Ｄ１〜Ｄ４にパラレルにデータが出力される。Therefore, the flip-flops 205 and 206
The third and fourth serial data Dn + 2, Dn + 3
There Consistent with the timing t DS that is output to the output terminal S2~S6 are latched, the data strobe signal DS is generated from the subsequent flip-flop 208. Therefore,
At the optimal timing, the data Dn to Dn + 3 of the outputs S2, S3, S5, and S6 are latched in parallel by the flip-flops 211 to 214 of the final stage gate. as a result,
Data is output in parallel to outputs D1 to D4.
【００４６】第２の実施の形態例では、２ビットづつシ
リアルデータが初段フリップフロップと次段のフリップ
フロップにラッチされるので、第１の実施の形態例に比
較して、初段のフリップフロップの数を少なくすること
ができる。第２の実施の形態例は、８ビットのシリアル
データ、１６ビットのシリアルデータにも同様に適用で
きる。その場合は、前段のフリップフロップ２０７の出
力が、最後のタイミングパルスで後段のフリップフロッ
プ２０８にラッチされるようにすればよい。In the second embodiment, the serial data is latched by the first-stage flip-flop and the next-stage flip-flop every two bits. Therefore, compared with the first embodiment, the serial data of the first-stage flip-flop is compared with the first-stage flip-flop. The number can be reduced. The second embodiment can be similarly applied to 8-bit serial data and 16-bit serial data. In that case, the output of the preceding flip-flop 207 may be latched by the subsequent flip-flop 208 at the last timing pulse.
【００４７】［第３の実施の形態例］図１０は、第３の
実施の形態例のシリアル・パラレル変換回路を示す図で
ある。図１１は、そのタイミングチャート図である。第
３の実施の形態例でも、クロックＣＬＫの立ち上がりと
立ち下がりエッジに同期してシリアルデータが供給され
る。上記の第１及び第２の実施の形態例では、パルス発
生回路１０は、フラグ信号ＦＬＡＧの立ち上がりエッジ
に応答して、コマンド信号の供給に対応するクロックＣ
ＬＫの立ち上がりエッジから順にタイミングパルスＦ１
〜Ｆ４を生成する。しかしながら、４ビットのシリアル
データの先頭データは、クロックＣＬＫの立ち上がりエ
ッジのタイミングで供給されるという前提がある場合
は、上記のパルス発生回路のタイミングパルスＦ１〜Ｆ
４の発生の制約を取り除くことが可能である。[Third Embodiment] FIG. 10 is a diagram showing a serial / parallel conversion circuit according to a third embodiment. FIG. 11 is a timing chart thereof. Also in the third embodiment, serial data is supplied in synchronization with the rising and falling edges of the clock CLK. In the above-described first and second embodiments, the pulse generation circuit 10 responds to the rising edge of the flag signal FLAG in response to the clock C corresponding to the supply of the command signal.
Timing pulse F1 in order from the rising edge of LK
To F4. However, when there is a premise that the leading data of the 4-bit serial data is supplied at the timing of the rising edge of the clock CLK, the timing pulses F1 to F
4 can be removed.
【００４８】即ち、シリアルデータの先頭データを知ら
せるフラグ信号ＦＬＡＧの立ち上がりエッジと、データ
の供給を知らせるクロックＣＬＫの立ち上がりエッジと
が同期するという前提のもとでは、クロック発生回路
は、単にクロックＣＬＫの立ち上がりエッジからタイミ
ングパルスＦ１，Ｆ３を生成し、クロックＣＬＫの立ち
下がりエッジからタイミングパルスＦ２，Ｆ４を生成す
るだけで十分である。そして、第３の実施の形態例で
は、タイミングパルスＦ１からの４ビットのシリアルデ
ータとタイミングパルスＦ３からの４ビットのシリアル
データとをラッチする回路を設け、フラグ信号ＦＬＡＧ
の立ち上がりエッジのタイミングに応じて、いずれかの
４ビットのシリアルデータをパラレルに出力する。That is, on the premise that the rising edge of the flag signal FLAG notifying the leading data of the serial data is synchronized with the rising edge of the clock CLK notifying the supply of data, the clock generating circuit simply generates the clock CLK. It is sufficient to generate the timing pulses F1 and F3 from the rising edge and to generate the timing pulses F2 and F4 from the falling edge of the clock CLK. In the third embodiment, a circuit for latching 4-bit serial data from the timing pulse F1 and 4-bit serial data from the timing pulse F3 is provided, and the flag signal FLAG
In accordance with the timing of the rising edge of the data.
【００４９】図１０に示される通り、第３の実施の形態
例では、クロックＣＬＫの立ち上がりエッジからタイミ
ングパルスＦ１，Ｆ３を生成し、クロックＣＬＫの立ち
下がりエッジからタイミングパルスＦ２，Ｆ４を生成す
るパルス発生回路３０を有する。そして、シリアルデー
タであるコマンド信号をタイミングパルスＦ１〜Ｆ４に
応答してラッチする初段のフリップフロップ３０１〜３
０４と、４ビットのシリアルデータの最終ビットのタイ
ミングパルスＦ４又はＦ２に応答して、先頭から３ビッ
トのラッチデータをラッチする次段フリップフロップ３
０５〜３１０とを有する。更に、データストローブ信号
ＤＳ１に応答してフリップフロップ３０５，３０６，３
０７，３０４から４ビットのデータをパラレルにラッチ
する第１群の最終段フリップフロップ３２１〜３２４
と、データストローブ信号ＤＳ２に応答してフリップフ
ロップ３０８，３０９，３１０，３０２から４ビットの
データをパラレルにラッチする第２群の最終段フリップ
フロップ３２５〜３２８とを有する。また、次段のフリ
ップフロップは、タイミングパルスＦ１からの３ビット
のデータをラッチする第１群の次段フリップフロップ３
０５，３０６，３０７と、タイミングパルスＦ３からの
３ビットのデータをラッチする第２群の次段フリップフ
ロップ３０８，３０９，３１０とを有する。As shown in FIG. 10, in the third embodiment, the timing pulses F1 and F3 are generated from the rising edge of the clock CLK, and the timing pulses F2 and F4 are generated from the falling edge of the clock CLK. It has a generation circuit 30. First-stage flip-flops 301 to 3 that latch a command signal as serial data in response to timing pulses F1 to F4
04 and the next-stage flip-flop 3 that latches the 3-bit latch data from the top in response to the timing pulse F4 or F2 of the last bit of the 4-bit serial data.
05 to 310. Further, the flip-flops 305, 306, and 3 respond to the data strobe signal DS1.
The last flip-flops 321 to 324 of the first group that latch 4-bit data from 07, 304 in parallel
And second-stage final-stage flip-flops 325 to 328 that latch 4-bit data from flip-flops 308, 309, 310, 302 in parallel in response to data strobe signal DS2. The next-stage flip-flop 3 is a first-stage next-stage flip-flop 3 that latches 3-bit data from the timing pulse F1.
05, 306, and 307, and a second group of next-stage flip-flops 308, 309, and 310 for latching 3-bit data from the timing pulse F3.
【００５０】フラグ信号ＦＬＡＧも、タイミングパルス
Ｆ１に応答してラッチする前段のフリップフロップ３１
１とタイミングパルスＦ４に応答してフリップフロップ
３１１の出力Ｓ１１をラッチする後段のフリップフロッ
プ３１３とからなる第１群のデータストローブ信号生成
回路と、タイミングパルスＦ３に応答してラッチする前
段のフリップフロップ３１２とタイミングパルスＦ２に
応答してフリップフロップ３１２の出力Ｓ１２をラッチ
する後段のフリップフロップ３１４とからなる第２群の
データストローブ信号生成回路とに供給される。そし
て、第１群及び第２群のデータストローブ信号生成回路
により生成された第１及び第２のデータストローブ信号
ＤＳ１，ＤＳ２に応答して、４ビットのデータが第１群
及び第２群の最終段フリップフロップにパラレル出力さ
れる。The flag signal FLAG is also latched in response to the timing pulse F1.
1 and a subsequent-stage flip-flop 313 that latches the output S11 of the flip-flop 311 in response to the timing pulse F4, and a preceding flip-flop that latches in response to the timing pulse F3. 312 and a second-stage data strobe signal generation circuit including a flip-flop 314 at the subsequent stage that latches the output S12 of the flip-flop 312 in response to the timing pulse F2. Then, in response to the first and second data strobe signals DS1 and DS2 generated by the first and second group data strobe signal generation circuits, the 4-bit data is stored in the last of the first and second groups. It is output in parallel to the stage flip-flop.
【００５１】上記の通り、第３の実施の形態例では、シ
リアルデータの先頭データを示すフラグ信号ＦＬＡＧの
立ち上がりエッジとクロックＣＬＫの立ち上がりエッジ
とが同期するという前提のもとでは、シリアルデータの
先頭データはタイミングパルスＦ１またはＦ３のタイミ
ングで与えられるので、図３の第１の実施の形態例の次
段フリップフロップと最終段フリップフロップを第１群
と第２群のセットを設ける。そして、それぞれのフリッ
プフロップ群が、タイミングパルスＦ１からの４ビット
のシリアルデータと、タイミングパルスＦ３からの４ビ
ットのシリアルデータとをラッチし、そのラッチデータ
を、フラグ信号ＦＬＡＧに応答して生成されるデータス
トローブ信号ＤＳ１，ＤＳ２により、最終段のフリップ
フロップ群にパラレルにラッチする。従って、パルス発
生回路３０は、単にクロックＣＬＫに応答してタイミン
グパルスＦ１〜Ｆ４をサイクリックに生成する。As described above, in the third embodiment, the leading edge of the serial data is synchronized with the leading edge of the flag signal FLAG indicating the leading data of the serial data and the rising edge of the clock CLK. Since the data is given at the timing of the timing pulse F1 or F3, a first group and a second group of the next-stage flip-flop and the last-stage flip-flop of the first embodiment of FIG. 3 are provided. Then, each flip-flop group latches 4-bit serial data from the timing pulse F1 and 4-bit serial data from the timing pulse F3, and generates the latched data in response to the flag signal FLAG. In response to the data strobe signals DS1 and DS2, the data is latched in parallel by the last flip-flop group. Therefore, the pulse generation circuit 30 generates the timing pulses F1 to F4 cyclically simply in response to the clock CLK.
【００５２】図１１を参照しながら、図１０の回路の動
作を説明する。図１１中、フラグ信号ＦＬＡＧの実線で
は、タイミングパルスＦ１から４ビットのシリアルデー
タＤn 〜Ｄn+3 が供給される例であり、フラグ信号ＦＬ
ＡＧの破線では、タイミングパルスＦ３から４ビットの
シリアルデータＤn+2 〜Ｄn+5 が供給される例である。
従って、図１１中には、実線のフラグ信号ＦＬＡＧの場
合のデータストローブ信号ＤＳ１に応答して、第１群の
最終段フリップフロップ３２１〜３２４の出力Ｄ１〜Ｄ
４にデータＤn 〜Ｄn+3 が出力されることが示される。
また、破線のフラグ信号ＦＬＡＧの場合のデータストロ
ーブ信号ＤＳ２に応答して、第２群の最終段フリップフ
ロップ３２５〜３２８の出力Ｄ５〜Ｄ８にデータＤn+2
〜Ｄn+5が出力されることが示される。The operation of the circuit of FIG. 10 will be described with reference to FIG. In FIG. 11, the solid line of the flag signal FLAG is an example in which 4-bit serial data Dn to Dn + 3 are supplied from the timing pulse F1.
The broken line of AG is an example in which 4-bit serial data Dn + 2 to Dn + 5 are supplied from the timing pulse F3.
Therefore, in FIG. 11, in response to the data strobe signal DS1 in the case of the solid line flag signal FLAG, the outputs D1 to D of the last flip-flops 321 to 324 of the first group are shown.
4 shows that data Dn to Dn + 3 are output.
Also, in response to the data strobe signal DS2 in the case of the dashed flag signal FLAG, the data Dn + 2 is output to the outputs D5 to D8 of the last flip-flops 325 to 328 of the second group.
~ Dn + 5 is output.
【００５３】先ず最初に、フラグ信号ＦＬＡＧが実線の
場合の動作を説明する。クロックＣＬＫの立ち上がりエ
ッジから生成されるタイミングパルスＦ１に応答して、
初段のフリップフロップ３０１に先頭データＤｎがラッ
チされ、同時にフラグ信号ＦＬＡＧが前段のフリップフ
ロップ３１１にラッチされる。実線の例では、フラグ信
号ＦＬＡＧはＨレベルになっているので、フリップフロ
ップ３１１の出力Ｓ１１もＨレベルとなる。次に、クロ
ックＣＬＫの立ち下がりエッジから生成されるタイミン
グパルスＦ２に応答して、２番目のデータＤn+1 が初段
のフリップフロップ３０２にラッチされる。同様に、タ
イミングパルスＦ３に応答して、３番目のデータＤn+2
が初段のフリップフロップ３０３にラッチされる。この
タイミングパルスＦ３に応答して、フラグ信号ＦＬＡＧ
も前段のフリップフロップ３１２にラッチされるが、実
線の場合は、既にＬレベルとなっているので、フリップ
フロップ３１２の出力Ｓ１２は、Ｌレベルのままであ
る。First, the operation when the flag signal FLAG is a solid line will be described. In response to the timing pulse F1 generated from the rising edge of the clock CLK,
The head data Dn is latched in the first-stage flip-flop 301, and at the same time, the flag signal FLAG is latched in the previous-stage flip-flop 311. In the example of the solid line, since the flag signal FLAG is at the H level, the output S11 of the flip-flop 311 is also at the H level. Next, in response to the timing pulse F2 generated from the falling edge of the clock CLK, the second data Dn + 1 is latched by the first-stage flip-flop 302. Similarly, in response to the timing pulse F3, the third data Dn + 2
Is latched by the first-stage flip-flop 303. In response to the timing pulse F3, the flag signal FLAG
Is also latched by the preceding flip-flop 312, but in the case of the solid line, the output S12 of the flip-flop 312 remains at the L level because it is already at the L level.
【００５４】そして、タイミングパルスＦ４に応答し
て、最終のデータＤn+3 が初段のフリップフロップ３０
４にラッチされると共に、フリップフロップ３０１，３
０２，３０３にラッチされていたデータＤn 〜Ｄn+3
が、第１群の次段フリップフロップ３０５，３０６，３
０７にそれぞれラッチされる。また、タイミングパルス
Ｆ４に応答して、フリップフロップ３１１にラッチされ
たフラグ信号ＦＬＡＧが後段のフリップフロップ３１３
にラッチされる。このフリップフロップ３１３の出力
が、第１のデータストローブ信号ＤＳ１である。Then, in response to the timing pulse F4, the final data Dn + 3 is supplied to the first-stage flip-flop 30.
4 and the flip-flops 301 and 3
Data Dn to Dn + 3 latched in data 02, 303
Are the first-stage next-stage flip-flops 305, 306, and 3
07 are respectively latched. Further, in response to the timing pulse F4, the flag signal FLAG latched by the flip-flop 311 changes to the subsequent flip-flop 313.
Latched. The output of the flip-flop 313 is the first data strobe signal DS1.
【００５５】タイミングパルスＦ４に応答して、第１群
の次段フリップフロップ３０５〜３０７がデータをラッ
チし終わるタイミングに同期して、フリップフロップ３
１３の出力の第１のデータストローブ信号ＤＳ１が立ち
上がる。その立ち上がりエッジに応答して、第１群の最
終段フリップフロップ３２１〜３２４が、第１群の次段
フリップフロップ３０５〜３０７及び初段のフリップフ
ロップ３０４の出力Ｓ５，Ｓ６，Ｓ７，Ｓ４からのデー
タＤn 〜Ｄn+3 をそれぞれラッチする。その結果、出力
Ｄ１〜Ｄ４に４ビットのパラレルデータＤn 〜Ｄn+3 が
出力される。In response to the timing pulse F4, the next-stage flip-flops 305 to 307 of the first group are synchronized with the timing at which the data is latched, and the flip-flop 3
The 13th output first data strobe signal DS1 rises. In response to the rising edge, the first-stage last-stage flip-flops 321 to 324 output data from the outputs S5, S6, S7, and S4 of the first-stage next-stage flip-flops 305 to 307 and the first-stage flip-flop 304. Dn to Dn + 3 are respectively latched. As a result, 4-bit parallel data Dn to Dn + 3 are output to outputs D1 to D4.
【００５６】一方、タイミングパルスＦ４に応答して第
２のデータストローブ信号ＤＳ２が立ち上がらないの
で、第２群の最終段フリップフロップ３２５〜３２８に
は、データはラッチされない。On the other hand, since the second data strobe signal DS2 does not rise in response to the timing pulse F4, no data is latched in the last flip-flops 325 to 328 of the second group.
【００５７】次に、フラグ信号ＦＬＡＧが破線の場合の
動作を説明する。この場合は、シリアルデータＤn+2 〜
Ｄn+5 がパラレルデータに変換される。まず、クロック
ＣＬＫの立ち上がりエッジから生成されるタイミングパ
ルスＦ３に応答して、初段のフリップフロップ３０３に
先頭データＤn+2 がラッチされ、同時にフラグ信号ＦＬ
ＡＧが前段のフリップフロップ３１２にラッチされる。
その後、タイミングパルスＦ４，Ｆ１，Ｆ２に応答し
て、データＤn+3 、Ｄn+4 、Ｄn+5 がそれぞれ初段フリ
ップフロップ３０４，３０１，３０２にそれぞれラッチ
される。また、タイミングパルスＦ２に応答して、初段
フリップフロップ３０３，３０４，３０１にラッチされ
た３つのデータＤn+2 、Ｄn+3 、Ｄn+4 が、第２群の次
段フリップフロップ３０８，３０９，３１０にそれぞれ
ラッチされる。更に、タイミングパルスＦ２に応答し
て、フリップフロップ３１２にラッチされたフラグ信号
ＦＬＡＧが、後段のフリップフロップ３１４にラッチさ
れる。Next, the operation when the flag signal FLAG is indicated by a broken line will be described. In this case, the serial data Dn + 2 to
Dn + 5 is converted to parallel data. First, in response to the timing pulse F3 generated from the rising edge of the clock CLK, the head data Dn + 2 is latched in the first-stage flip-flop 303, and at the same time, the flag signal FL
AG is latched in the preceding flip-flop 312.
Thereafter, in response to the timing pulses F4, F1, F2, the data Dn + 3, Dn + 4, Dn + 5 are latched by the first-stage flip-flops 304, 301, 302, respectively. Further, in response to the timing pulse F2, the three data Dn + 2, Dn + 3, and Dn + 4 latched by the first-stage flip-flops 303, 304, and 301 are converted into the second-stage next-stage flip-flops 308, 309, and 309, respectively. 310 respectively. Further, in response to the timing pulse F2, the flag signal FLAG latched by the flip-flop 312 is latched by the subsequent flip-flop 314.
【００５８】タイミングパルスＦ２に応答して行われる
ラッチ動作後に、フリップフロップ３１４から出力され
るデータストローブ信号ＤＳ２が立ち上がり、その立ち
上がりエッジに応答して、第２群の最終段フリップフロ
ップ３２５〜３２８にデータＤn+2 〜Ｄn+5 がパラレル
にラッチされる。After the latch operation performed in response to the timing pulse F2, the data strobe signal DS2 output from the flip-flop 314 rises, and in response to the rising edge, the data strobe signal DS2 is supplied to the last flip-flops 325 to 328 of the second group. Data Dn + 2 to Dn + 5 are latched in parallel.
【００５９】上記の図１０に示したシリアル・パラレル
変換回路は、最終段のフリップフロップが、図６の如く
ＮＡＮＤゲートであっても良い。In the serial / parallel conversion circuit shown in FIG. 10, the last flip-flop may be a NAND gate as shown in FIG.
【００６０】［第４の実施の形態例］図１２は、第４の
実施の形態例のシリアル・パラレル変換回路を示す図で
ある。また、図１３は、そのタイミングチャート図であ
る。第４の実施の形態例のシリアル・パラレル変換回路
は、第３の実施の形態例と同様に、フラグ信号ＦＬＡＧ
の立ち上がりエッジとクロックＣＬＫの立ち上がりエッ
ジとが同期するという前提のもとに構成される。そし
て、本例は、図８に示した第２の実施の形態例のシリア
ル・パラレル変換回路を、第３の実施の形態例の如く第
１群と第２群の最終段フリップフロップ構成とする。[Fourth Embodiment] FIG. 12 is a diagram showing a serial / parallel conversion circuit according to a fourth embodiment. FIG. 13 is a timing chart thereof. The serial / parallel conversion circuit of the fourth embodiment is similar to the third embodiment in that the flag signal FLAG
And the rising edge of the clock CLK are synchronized. In the present embodiment, the serial / parallel conversion circuit of the second embodiment shown in FIG. 8 has the last-stage flip-flop configuration of the first group and the second group as in the third embodiment. .
【００６１】即ち、図１２中、フリップフロップ４０１
〜４０６は、図８のフリップフロップ２０１〜２０６と
同じ構成である。即ち、２ビットづつのデータを初段フ
リップフロップ４０１と次段フリップフロップ４０２，
４０３がラッチし、また、初段フリップフロップ４０４
と次段フリップフロップ４０５，４０６がラッチする。
そして、次段フリップフロップ４０２，４０３，４０
５，４０６にラッチされたデータが、第１群の最終段フ
リップフロップ４２１〜４２４に第１のデータストロー
ブ信号ＤＳ１に応答してラッチされ、また、第２群の最
終段フリップフロップ４２５〜４２８に第２のデータス
トローブ信号ＤＳ２に応答してラッチされる。That is, in FIG.
To 406 have the same configuration as the flip-flops 201 to 206 in FIG. That is, the data of two bits is transferred to the first-stage flip-flop 401 and the next-stage flip-flop 402,
403 latches, and the first-stage flip-flop 404
And the next-stage flip-flops 405 and 406 latch.
Then, the next-stage flip-flops 402, 403, 40
5, 406 are latched in the first group of final stage flip-flops 421 to 424 in response to the first data strobe signal DS1, and are also latched in the second group of final stage flip-flops 425 to 428. Latched in response to second data strobe signal DS2.
【００６２】フラグ信号ＦＬＡＧは、タイミングパルス
Ｆ１に応答して、フリップフロップ４１１にラッチさ
れ、そのラッチされた信号が、タイミングパルスＦ４に
応答してフリップフロップ４１３にラッチされ、第１の
データストローブ信号ＤＳ１が生成される。また、フラ
グ信号ＦＬＡＧは、タイミングパルスＦ３に応答して、
フリップフロップ４１２にラッチされ、そのラッチされ
た信号が、タイミングパルスＦ２に応答してフリップフ
ロップ４１４にラッチされ、第２のデータストローブ信
号ＤＳ２が生成される。かかる構成は、第３の実施の形
態例と同じである。The flag signal FLAG is latched by the flip-flop 411 in response to the timing pulse F1, and the latched signal is latched by the flip-flop 413 in response to the timing pulse F4 to generate the first data strobe signal. DS1 is generated. Further, the flag signal FLAG responds to the timing pulse F3,
The signal latched by the flip-flop 412 is latched by the flip-flop 414 in response to the timing pulse F2, and the second data strobe signal DS2 is generated. Such a configuration is the same as that of the third embodiment.
【００６３】図１３に従って、図１２のシリアル・パラ
レル変換回路の動作を説明する。先ず、フラグ信号ＦＬ
ＡＧが実線の場合について説明する。フラグ信号ＦＬＡ
Ｇが実線の場合は、タイミングパルスＦ１からシリアル
データが供給される。タイミングパルスＦ１に応答し
て、コマンド信号ＣＭＤの最初のデータＤn がフリップ
フロップ４０１にラッチされ、同時にフラグ信号ＦＬＡ
Ｇがフリップフロップ４１１にラッチされる。その結
果、フリップフロップ４１１の出力Ｓ７は、Ｈレベルと
なる。次に、タイミングパルスＦ２に応答して、２番目
のデータＤn+1 が次段のフリップフロップ４０３にラッ
チされると共に、フリップフロップ４０１にラッチされ
たデータＤn が次段のフリップフロップ４０２にラッチ
される。The operation of the serial / parallel conversion circuit shown in FIG. 12 will be described with reference to FIG. First, the flag signal FL
The case where AG is a solid line will be described. Flag signal FLA
When G is a solid line, serial data is supplied from the timing pulse F1. In response to the timing pulse F1, the first data Dn of the command signal CMD is latched by the flip-flop 401, and at the same time, the flag signal FLA
G is latched by the flip-flop 411. As a result, the output S7 of the flip-flop 411 becomes H level. Next, in response to the timing pulse F2, the second data Dn + 1 is latched by the next-stage flip-flop 403, and the data Dn latched by the flip-flop 401 is latched by the next-stage flip-flop 402. You.
【００６４】タイミングパルスＦ３に応答して、３番目
のデータＤn+2 がフリップフロップ４０４にラッチされ
る。タイミングパルスＦ３に応答して、フラグ信号ＦＬ
ＡＧがフリップフロップ４１２にラッチされるが、この
タイミングではフラグ信号ＦＬＡＧがＬレベルであるの
で、出力Ｓ８はＬレベルのままである。そして、タイミ
ングパルスＦ４に応答して、４番目のデータＤn+3 が次
段のフリップフロップ４０６にラッチされると共に、フ
リップフロップ４０４にラッチされていた３番目のデー
タＤn+2 も次段のフリップフロップ４０５にラッチされ
る。そして、タイミングパルスＦ４に応答して、フリッ
プフロップ４１１にラッチされていたフラグ信号ＦＬＡ
Ｇがフリップフロップ４１３にラッチされる。その結
果、次段のフリップフロップがラッチ動作を終了するタ
イミングで、フリップフロップ４１３の出力ＤＳ１が立
ち上がる。このデータストローブ信号ＤＳ１の立ち上が
りエッジに応答して、第１群の最終段フリップフロップ
４２１〜４２４が次段フリップフロップの出力Ｓ２，Ｓ
３，Ｓ５，Ｓ６のデータＤn 〜Ｄn+3 をパラレルにラッ
チする。従って、出力Ｄ１〜Ｄ４にパラレルデータＤn
〜Ｄn+3 が出力される。The third data Dn + 2 is latched by the flip-flop 404 in response to the timing pulse F3. In response to the timing pulse F3, the flag signal FL
AG is latched by the flip-flop 412. At this timing, since the flag signal FLAG is at L level, the output S8 remains at L level. In response to the timing pulse F4, the fourth data Dn + 3 is latched by the next flip-flop 406, and the third data Dn + 2 latched by the flip-flop 404 is also latched by the next flip-flop. Is latched by the loop 405. Then, in response to the timing pulse F4, the flag signal FLA latched by the flip-flop 411
G is latched by the flip-flop 413. As a result, the output DS1 of the flip-flop 413 rises at the timing when the flip-flop of the next stage ends the latch operation. In response to the rising edge of the data strobe signal DS1, the last flip-flops 421 to 424 of the first group output the outputs S2, S
3, S5 and S6 are latched in parallel. Therefore, the parallel data Dn is output to the outputs D1 to D4.
To Dn + 3 are output.
【００６５】次に、フラグ信号ＦＬＡＧが破線の場合の
動作を説明する。タイミングパルスＦ３、Ｆ４，Ｆ１，
Ｆ２の順に、シリアルデータＤn+2 〜Ｄn+5 が初段と次
段のフリップフロップにラッチされる。また、フラグ信
号ＦＬＡＧは、タイミングパルスＦ３に応答して、フリ
ップフロップ４１２にラッチされ、更に、タイミングパ
ルスＦ２に応答して、フリップフロップ４１４にラッチ
される。そして、フリップフロップ４１４の出力ＤＳ２
の立ち上がりエッジに応答して、第２群の最終段フリッ
プフロップ４２５〜４２８にデータＤn+2 〜Ｄn+5 が一
斉にラッチされる。従って、出力Ｄ５〜Ｄ８にパラレル
データＤn+2 〜Ｄn+5 が出力される。Next, the operation when the flag signal FLAG is indicated by a broken line will be described. Timing pulses F3, F4, F1,
In the order of F2, the serial data Dn + 2 to Dn + 5 are latched by the first and second stage flip-flops. The flag signal FLAG is latched by the flip-flop 412 in response to the timing pulse F3, and is further latched by the flip-flop 414 in response to the timing pulse F2. Then, the output DS2 of the flip-flop 414
, Data Dn + 2 to Dn + 5 are simultaneously latched in the last flip-flops 425 to 428 of the second group. Therefore, parallel data Dn + 2 to Dn + 5 are output to outputs D5 to D8.
【００６６】上記の通り、第４の実施の形態例では、シ
リアルデータを２ビットづつラッチする初段と次段のフ
リップフロップ構成であるので、初段と次段が、第３の
実施の形態例に比較して少ないフリップフロップで構成
される。即ち、次段のフリップフロップが第３の実施の
形態例の如く二重化構成でない。そして、最終段のフリ
ップフロップが、第１群の第２群の構成となる。第４の
実施の形態例でも、最終段のフリップフロップをＮＡＮ
Ｄゲートで構成してもよいことは言うまでもない。ま
た、本実施の形態例は、８ビット、１６ビット、或いは
それより長いビットのシリアルデータに対しても適用で
きる。As described above, in the fourth embodiment, since the first stage and the next stage have a flip-flop configuration in which the serial data is latched by two bits at a time, the first stage and the next stage are the same as those in the third embodiment. It is composed of fewer flip-flops. That is, the flip-flop of the next stage is not of a duplex configuration as in the third embodiment. Then, the flip-flop at the last stage has the configuration of the second group of the first group. Also in the fourth embodiment, the last stage flip-flop is set to NAN.
Needless to say, it may be constituted by a D gate. Further, the present embodiment can be applied to serial data of 8 bits, 16 bits, or longer bits.
【００６７】［第５の実施の形態例］図１４は、第５の
実施の形態例のシリアル・パラレル変換回路を示す図で
ある。図１５及び図１６は、そのタイミングチャート図
である。第５の実施の形態例では、フラグ信号ＦＬＡＧ
の立ち上がりエッジがクロックＣＬＫの立ち上がりエッ
ジ又は立ち下がりエッジのいずれにも同期しうる場合を
想定している。即ち、シリアルデータの先頭は、クロッ
クＣＬＫの立ち上がり又は立ち下がりエッジのいずれの
タイミングでも供給されうる場合であり、従って、この
シリアル・パラレル変換回路は、４種類の４ビットシリ
アルデータの供給タイミングに対応可能である。[Fifth Embodiment] FIG. 14 is a diagram showing a serial / parallel conversion circuit according to a fifth embodiment. FIG. 15 and FIG. 16 are timing charts. In the fifth embodiment, the flag signal FLAG
Is assumed to be synchronized with either the rising edge or the falling edge of the clock CLK. In other words, the beginning of the serial data can be supplied at either the rising edge or the falling edge of the clock CLK. Therefore, this serial / parallel conversion circuit corresponds to the supply timing of four types of 4-bit serial data. It is possible.
【００６８】第５の実施の形態例では、図１６に示され
る通り、フラグ信号ＦＬＡＧの立ち上がりエッジがシリ
アルデータＤn の供給（及びタイミングパルスＦ１の発
生）と一致するケース１の場合は、シリアルデータＤn
〜Ｄn+3 がパラレルデータに変換される。その場合は、
第１群の最終段のフリップフロップ５３１〜５３４にパ
ラレルデータＤn 〜Ｄn+3 がラッチされる。In the fifth embodiment, as shown in FIG. 16, in case 1 where the rising edge of the flag signal FLAG coincides with the supply of the serial data Dn (and the generation of the timing pulse F1), the serial data Dn
~ Dn + 3 are converted to parallel data. In that case,
The parallel data Dn to Dn + 3 are latched in the last flip-flops 531 to 534 of the first group.
【００６９】また、フラグ信号ＦＬＡＧの立ち上がりエ
ッジがシリアルデータＤn+1 の供給（及びタイミングパ
ルスＦ２の発生）と一致するケース２の場合は、シリア
ルデータＤn+1 〜Ｄn+4 がパラレルデータに変換され
る。その場合は、第２群の最終段のフリップフロップ５
３５〜５３８にパラレルデータＤn+1 〜Ｄn+4 がラッチ
される。In case 2, where the rising edge of the flag signal FLAG coincides with the supply of the serial data Dn + 1 (and the generation of the timing pulse F2), the serial data Dn + 1 to Dn + 4 are converted into parallel data. Is done. In that case, the last flip-flop 5 of the second group
The parallel data Dn + 1 to Dn + 4 are latched at 35 to 538.
【００７０】また、フラグ信号ＦＬＡＧの立ち上がりエ
ッジがシリアルデータＤn+2 の供給と（及びタイミング
パルスＦ３の発生）一致するケース３の場合は、シリア
ルデータＤn+2 〜Ｄn+5 がパラレルデータに変換され
る。その場合は、第３群の最終段のフリップフロップ５
３８〜５４２にパラレルデータＤn+2 〜Ｄn+5 がラッチ
される。In case 3, where the rising edge of the flag signal FLAG coincides with the supply of the serial data Dn + 2 (and the generation of the timing pulse F3), the serial data Dn + 2 to Dn + 5 are converted into parallel data. Is done. In that case, the final stage flip-flop 5 of the third group
The parallel data Dn + 2 to Dn + 5 are latched at 38 to 542.
【００７１】更に、フラグ信号ＦＬＡＧの立ち上がりエ
ッジがシリアルデータＤn+3 の供給と（及びタイミング
パルスＦ４の発生）一致するケース４の場合は、シリア
ルデータＤn+3 〜Ｄn+6 がパラレルデータに変換され
る。その場合は、第３群の最終段のフリップフロップ５
４３〜５４６にパラレルデータＤn+3 〜Ｄn+6 がラッチ
される。Further, in case 4 in which the rising edge of the flag signal FLAG coincides with the supply of the serial data Dn + 3 (and the generation of the timing pulse F4), the serial data Dn + 3 to Dn + 6 are converted into parallel data. Is done. In that case, the final stage flip-flop 5 of the third group
43 to 546, the parallel data Dn + 3 to Dn + 6 are latched.
【００７２】図１４に示されたシリアル・パラレル変換
回路は、初段のフリップフロップ５０１〜５０４が、タ
イミングパルスＦ１〜Ｆ４に応答してシリアルデータを
順番にラッチする。次段のフリップフロップは、第１群
の次段フリップフロップ５１４，５１５，５１６、第２
群の次段フリップフロップ５０５，５０６，５０７、第
３群の次段フリップフロップ５０８，５０９，５１０、
及び第４群の次段フリップフロップ５１１，５１２，５
１３を有する。In the serial / parallel conversion circuit shown in FIG. 14, first-stage flip-flops 501 to 504 sequentially latch serial data in response to timing pulses F1 to F4. The next-stage flip-flops include the first-stage next-stage flip-flops 514, 515, 516, and the second-stage flip-flop.
The next-stage flip-flops 505, 506, 507 of the group, the next-stage flip-flops 508, 509, 510 of the third group,
And the next-stage flip-flops 511, 512, 5 of the fourth group
13.
【００７３】第１群の次段フリップフロップとフリップ
フロップ５０４にラッチされたシリアルデータＤn 〜Ｄ
n+3 が、第１群の最終段フリップフロップ５３１〜５３
４に第１のデータストローブ信号ＤＳ１の立ち上がりエ
ッジに応答してラッチされる。また、第２群の次段フリ
ップフロップとフリップフロップ５０１にラッチされた
シリアルデータＤn+1 〜Ｄn+4 が、第２群の最終段フリ
ップフロップ５３５〜５３８に第２のデータストローブ
信号ＤＳ２の立ち上がりエッジに応答してラッチされ
る。また、第３群の次段フリップフロップとフリップフ
ロップ５０２にラッチされたシリアルデータＤn+2 〜Ｄ
n+5 が、第３群の最終段フリップフロップ５３９〜５４
２に第３のデータストローブ信号ＤＳ３の立ち上がりエ
ッジに応答してラッチされる。そして、第４群の次段フ
リップフロップとフリップフロップ５０３にラッチされ
たシリアルデータＤn+3 〜Ｄn+6 が、第４群の最終段フ
リップフロップ５４３〜５４６に第４のデータストロー
ブ信号ＤＳ４の立ち上がりエッジに応答してラッチされ
る。The first-stage next-stage flip-flop and serial data Dn to D latched by flip-flop 504
n + 3 are the last flip-flops 531-53 of the first group
4 is latched in response to the rising edge of the first data strobe signal DS1. Further, the serial data Dn + 1 to Dn + 4 latched by the second-stage next-stage flip-flop and the flip-flop 501 are supplied to the second-group final-stage flip-flops 535 to 538, at which the second data strobe signal DS2 rises. Latched in response to an edge. The third group of next-stage flip-flops and the serial data Dn + 2 to
n + 5 is the third group of final stage flip-flops 539 to 54
2 is latched in response to the rising edge of the third data strobe signal DS3. Then, the serial data Dn + 3 to Dn + 6 latched by the next-stage flip-flop of the fourth group and the flip-flop 503 are supplied to the last-stage flip-flops 543 to 546 of the fourth group by the rising edge of the fourth data strobe signal DS4. Latched in response to an edge.
【００７４】図１５と図１６を参照して、ケース１の場
合の動作を説明する。フラグ信号ＦＬＡＧの立ち上がり
エッジと同期するクロックＣＬＫの立ち上がりエッジか
ら生成されるタイミングパルスＦ１に応答して、コマン
ド信号ＣＭＤのシリアルデータＤn がフリップフロップ
５０１にラッチされる。また、タイミングパルスＦ１に
応答して、フラグ信号ＦＬＡＧが第１群の前段フリップ
フロップ５１７にラッチされる。次に、クロックＣＬＫ
の立ち下がりエッジから生成されるタイミングパルスＦ
２に応答して、次のシリアルデータＤn+1 がフリップフ
ロップ５０２にラッチされる。更に、クロックＣＬＫの
立ち上がりエッジから生成されるタイミングパルスＦ３
に応答して、次のシリアルデータＤn+2 がフリップフロ
ップ５０３にラッチされる。The operation in case 1 will be described with reference to FIGS. In response to the timing pulse F1 generated from the rising edge of the clock CLK synchronized with the rising edge of the flag signal FLAG, the serial data Dn of the command signal CMD is latched by the flip-flop 501. Further, in response to the timing pulse F1, the flag signal FLAG is latched by the first-stage flip-flop 517 of the first group. Next, the clock CLK
Pulse F generated from the falling edge of
2, the next serial data Dn + 1 is latched by the flip-flop 502. Further, the timing pulse F3 generated from the rising edge of the clock CLK
, The next serial data Dn + 2 is latched in the flip-flop 503.
【００７５】そして、クロックＣＬＫの立ち下がりエッ
ジから生成されるタイミングパルスＦ４に応答して、次
のシリアルデータＤn+3 が初段フリップフロップ５０４
にラッチされると共に、フリップフロップ５０１〜５０
３にラッチされていたデータＤn 〜Ｄn+2 が第１群の次
段フリップフロップ５１４，５１５，５１６にそれぞれ
ラッチされる。また、タイミングパルスＦ４に応答し
て、第１群の前段フリップフロップ５１７にラッチされ
ていたフラグ信号ＦＬＡＧが、第１群の後段フリップフ
ロップ５２１にラッチされる。そのラッチ動作後に、フ
リップフロップ５２１の諸津力ＤＳ１が立ち上がり、そ
の立ち上がりエッジに応答して、第１群の次段フリップ
フロップ５１４〜５１６とフリップフロップ５０４にラ
ッチされたシリアルデータＤn 〜Ｄn+3 が、第１群の最
終段フリップフロップ５３１〜５３４にラッチされる。
従って、出力Ｄ１〜Ｄ４には、パラレルデータＤn 〜Ｄ
n+3が生成される。Then, in response to the timing pulse F4 generated from the falling edge of the clock CLK, the next serial data Dn + 3 is supplied to the first-stage flip-flop 504.
And flip-flops 501 to 50
The data Dn to Dn + 2 latched by No. 3 are latched by the next-stage flip-flops 514, 515, 516 of the first group, respectively. Further, in response to the timing pulse F4, the flag signal FLAG latched in the first-stage preceding flip-flop 517 is latched in the first-group succeeding flip-flop 521. After the latch operation, the power supply DS1 of the flip-flop 521 rises, and in response to the rising edge, the serial data Dn to Dn + 3 latched by the next-stage flip-flops 514 to 516 and the flip-flop 504 of the first group. Are latched in the last flip-flops 531 to 534 of the first group.
Therefore, the parallel data Dn to Dn are output to the outputs D1 to D4.
n + 3 is generated.
【００７６】ケース２の場合は、タイミングパルスＦ２
に応答してシリアルデータＤn+1 が初段フリップフロッ
プ５０２にラッチされ、フラグ信号ＦＬＡＧが第２群の
前段フリップフロップ５１８にラッチされる。そして、
同様の動作で、タイミングパルスＦ１に応答して、第２
群の次段フリップフロップ５０５〜５０７とフリップフ
ロップ５０１にデータＤn+1 〜Ｄn+4 がラッチされ、、
第２群の前段フリップフロップ５１８にラッチされてい
たフラグ信号ＦＬＡＧが第２群の後段フリップフロップ
５２２にラッチされる。In case 2, timing pulse F2
, The serial data Dn + 1 is latched in the first-stage flip-flop 502, and the flag signal FLAG is latched in the second-stage preceding flip-flop 518. And
In a similar operation, in response to the timing pulse F1, the second
Data Dn + 1 to Dn + 4 are latched in the next-stage flip-flops 505 to 507 and the flip-flop 501 of the group,
The flag signal FLAG, which has been latched in the second-stage preceding flip-flop 518, is latched in the second-group succeeding flip-flop 522.
【００７７】そして、フリップフロップ５２２の出力Ｄ
Ｓ２の立ち上がりエッジに応答して、第２群の次段フリ
ップフロップ５０５〜５０７とフリップフロップ５０１
にラッチされていたデータデータＤn+1 〜Ｄn+4 が第２
の最終段のフリップフロップ５３５〜５３８にパラレル
にラッチされる。Then, the output D of the flip-flop 522
In response to the rising edge of S2, the second-stage next-stage flip-flops 505 to 507 and the flip-flop 501
The data Dn + 1 to Dn + 4 latched in
Are latched in parallel by the flip-flops 535 to 538 at the final stage.
【００７８】ケース３、ケース４の場合も、同様の動作
である。The same operation is performed in case 3 and case 4.
【００７９】第５の実施の形態例のシリアル・パラレル
変換回路では、初段フリップフロップ５０１〜５０４、
４群の次段フリップフロップ、４群の最終段フリップフ
ロップで構成し、タイミングパルスＦ１に同期したフラ
グ信号ＦＬＡＧに従って第１の最終段フリップフロップ
にパラレル出力し、タイミングパルスＦ２に同期したフ
ラグ信号ＦＬＡＧに従って第２の最終段フリップフロッ
プにパラレル出力し、タイミングパルスＦ３に同期した
フラグ信号ＦＬＡＧに従って第３の最終段フリップフロ
ップにパラレル出力し、そして、タイミングパルスＦ４
に同期したフラグ信号ＦＬＡＧに従って第４の最終段フ
リップフロップにパラレル出力する。従って、クロック
ＣＬＫの立ち上がりと立ち下がりの如何なるタイミング
でシリアルデータが供給されても、フラグ信号ＦＬＡＧ
を手がかりにして、最適のタイミングで正規のデータを
パラレル出力することが可能である。In the serial / parallel conversion circuit of the fifth embodiment, first-stage flip-flops 501-504,
It is composed of four groups of next-stage flip-flops and four groups of last-stage flip-flops, outputs in parallel to the first last-stage flip-flop according to the flag signal FLAG synchronized with the timing pulse F1, and outputs the flag signal FLAG synchronized with the timing pulse F2. In parallel to the second last-stage flip-flop in accordance with the timing signal FAG, and in parallel to the third last-stage flip-flop in accordance with the flag signal FLAG synchronized with the timing pulse F3.
Is output in parallel to the fourth final-stage flip-flop according to the flag signal FLAG synchronized with. Therefore, no matter what timing the clock CLK rises or falls, the serial data is supplied, and the flag signal FLAG
It is possible to output the regular data in parallel at the optimal timing by using the key as a key.
【００８０】［第６の実施の形態例］図１７は、第６の
実施の形態例のシリアル・パラレル変換回路を示す図で
ある。図１８及び図１９は、そのタイミングチャート図
である。この例は、図８に示した第２の実施の形態例の
シリアル・パラレル変換回路を４重化構成にして、クロ
ックＣＬＫの立ち上がりと立ち下がりエッジの如何なる
タイミングでフラグ信号ＦＬＡＧが立ち上がっても、正
規の４ビットのシリアルデータをパラレル出力すること
ができる。[Sixth Embodiment] FIG. 17 is a diagram showing a serial / parallel conversion circuit according to a sixth embodiment. FIG. 18 and FIG. 19 are timing charts. In this example, even if the flag signal FLAG rises at any timing of the rising and falling edges of the clock CLK, the serial / parallel conversion circuit of the second embodiment shown in FIG. Regular 4-bit serial data can be output in parallel.
【００８１】従って、図１９に示される４つのケースに
対する４群の最終段フリップフロップの出力とデータの
組み合わせは、上記第５の実施の形態例（図１６）と同
じである。Therefore, the combinations of outputs and data of the last group of flip-flops of the four groups for the four cases shown in FIG. 19 are the same as in the fifth embodiment (FIG. 16).
【００８２】図１７の回路例の場合は、初段のフリップ
フロップ６０１〜６０４と次段のフリップフロップ６０
５〜６０６とは、４つのケースに共通に動作する。そし
て、最終段のフリップフロップが、第１群６３１〜６３
４（出力Ｄ１〜Ｄ４）、第２群６３５〜６３８（出力Ｄ
５〜Ｄ８）、第３群６３９〜６４２（出力Ｄ９〜Ｄ１
２）、及び第４群６４３〜６４６（出力Ｄ１３〜Ｄ１
６）を有する。In the case of the circuit example shown in FIG. 17, the first-stage flip-flops 601 to 604 and the second-stage flip-flop 60
5 to 606 operate in common in the four cases. Then, the last-stage flip-flops are replaced with the first groups 631-63.
4 (outputs D1 to D4), the second group 635 to 638 (output D
5 to D8), third group 639 to 642 (outputs D9 to D1)
2) and the fourth group 643 to 646 (outputs D13 to D1)
6).
【００８３】フラグ信号ＦＬＡＧをラッチする回路は、
図１４の第５の実施の形態例と同じである。即ち、第１
群のフラグ信号ラッチ回路は、タイミングパルスＦ１で
フラグ信号ＦＬＡＧをラッチする前段フリップフロップ
６０９とＦ４で更にラッチする後段フリップフロップ６
２１から構成される。第２群のフラグ信号ラッチ回路
は、タイミングパルスＦ２でフラグ信号ＦＬＡＧをラッ
チする前段フリップフロップ６１０とＦ１で更にラッチ
する後段フリップフロップ６２２から構成される。第３
群のフラグ信号ラッチ回路は、タイミングパルスＦ３で
フラグ信号ＦＬＡＧをラッチする前段フリップフロップ
６１１とＦ２で更にラッチする後段フリップフロップ６
２３から構成される。そして、第４群のフラグ信号ラッ
チ回路は、タイミングパルスＦ４でフラグ信号ＦＬＡＧ
をラッチする前段フリップフロップ６１２とＦ１で更に
ラッチする後段フリップフロップ６２４から構成され
る。The circuit for latching the flag signal FLAG
This is the same as the fifth embodiment of FIG. That is, the first
The group of flag signal latch circuits includes a first-stage flip-flop 609 for latching the flag signal FLAG with the timing pulse F1 and a second-stage flip-flop 6 for further latching with the F4.
21. The second group of flag signal latch circuits includes a first-stage flip-flop 610 for latching the flag signal FLAG with the timing pulse F2 and a second-stage flip-flop 622 for further latching with the F1. Third
The group of flag signal latch circuits includes a first-stage flip-flop 611 for latching the flag signal FLAG with the timing pulse F3 and a second-stage flip-flop 6 for further latching with the timing pulse F2.
23. Then, the flag signal latch circuit of the fourth group outputs the flag signal FLAG with the timing pulse F4.
Is latched by a first-stage flip-flop 612 and a second-stage flip-flop 624 further latched by F1.
【００８４】ケース１の場合について動作を説明する。
先ず、フラグ信号ＦＬＡＧの立ち上がりエッジに同期し
たクロックＣＬＫの立ち上がりエッジから生成されるタ
イミングパルスＦ１に応答して、シリアルデータＤn が
フリップフロップ６０１にラッチされ、フラグ信号ＦＬ
ＡＧがフリップフロップ６０９にラッチされる。次に、
タイミングパルスＦ２に応答して、次のシリアルデータ
Ｄn+1 がフリップフロップ６０２にラッチされると共
に、フリップフロップ６０１にラッチされたデータＤn
が次段のフリップフロップ６０５にラッチされる。The operation in case 1 will be described.
First, in response to a timing pulse F1 generated from the rising edge of the clock CLK synchronized with the rising edge of the flag signal FLAG, the serial data Dn is latched by the flip-flop 601 and the flag signal FL
AG is latched by flip-flop 609. next,
In response to the timing pulse F2, the next serial data Dn + 1 is latched by the flip-flop 602 and the data Dn latched by the flip-flop 601.
Is latched by the flip-flop 605 of the next stage.
【００８５】次に、タイミングパルスＦ３に応答して、
シリアルデータＤn+2 がフリップフロップ６０３にラッ
チされる。そして、タイミングパルスＦ４に応答して、
シリアルデータＤn+3 がフリップフロップ６０４にラッ
チされると共に、フリップフロップ６０３にラッチされ
たデータＤn+2 が次段のフリップフロップ６０７にラッ
チされる。更に、タイミングパルスＦ４に応答して、前
段のフリップフロップ６０９にラッチされていたフラグ
信号ＦＬＡＧが後段のフリップフロップ６２１にラッチ
される。Next, in response to the timing pulse F3,
The serial data Dn + 2 is latched by the flip-flop 603. Then, in response to the timing pulse F4,
The serial data Dn + 3 is latched by the flip-flop 604, and the data Dn + 2 latched by the flip-flop 603 is latched by the flip-flop 607 of the next stage. Further, in response to the timing pulse F4, the flag signal FLAG latched in the flip-flop 609 in the preceding stage is latched in the flip-flop 621 in the subsequent stage.
【００８６】フリップフロップ６２１の出力ＤＳ１の立
ち上がりエッジに応答して、フリップフロップ６０５，
６０２，６０７，６０４にそれぞれラッチされていたデ
ータＤn 〜Ｄn+3 （それぞれ出力Ｓ５，Ｓ２，Ｓ７，Ｓ
４）が、第１群の最終段フリップフロップ６３１〜６３
４にそれぞれパラレルにラッチされ、パラレルデータＤ
n 〜Ｄn+3 が出力Ｄ１〜Ｄ４に生成される。In response to the rising edge of the output DS1 of the flip-flop 621, the flip-flop 605
Data Dn to Dn + 3 (outputs S5, S2, S7, S
4) are the last flip-flops 631-63 of the first group
4 are respectively latched in parallel, and the parallel data D
n to Dn + 3 are generated at outputs D1 to D4.
【００８７】ケース２，３，４も同様の動作である。Cases 2, 3, and 4 operate in a similar manner.
【００８８】上記の通り、第６の実施の形態例では、初
段と次段のフリップフロップは、それぞれ４個づつで構
成され、４群の最終段フリップフロップに、４つのケー
スの場合のシリアルデータがパラレルにラッチされる。
そして、それぞれのパラレルラッチのタイミングは、フ
ラグ信号ＦＬＡＧとシリアル・パラレル変換動作と整合
する最適のタイミングである。更に、シリアルデータが
クロックの立ち上がりと立ち下がりの如何なるタイミン
グで供給されても、正規のシリアルデータをパラレルに
出力することができる。As described above, in the sixth embodiment, the first-stage and the next-stage flip-flops are each constituted by four, and the last flip-flops of four groups are provided with the serial data in the case of four cases. Are latched in parallel.
Then, the timing of each parallel latch is the optimum timing that matches the flag signal FLAG with the serial / parallel conversion operation. Further, even if serial data is supplied at any timing of rising and falling of the clock, normal serial data can be output in parallel.
【００８９】本実施の形態例でも、最終段のフリップフ
ロップを、ＮＡＮＤゲート群に置き換えることができ
る。Also in this embodiment, the flip-flop at the last stage can be replaced by a group of NAND gates.
【００９０】［パルス発生回路とフリップフロップ回
路］図２０は、第３〜第６の実施の形態例のパルス発生
回路の回路図である。この回路は、ＮＡＮＤゲート３１
〜３４からなるマスターフリップフロップと、ＮＡＮＤ
ゲート３５〜３８からなるスレーブフリップフロップと
から構成され、それぞれのゲート３１，３２及び３５，
３６がクロックＣＬＫの立ち上がりエッジと立ち下がり
エッジに応答して、反転入力をラッチし、ノードｎ１〜
ｎ４を反転する。[Pulse Generating Circuit and Flip-Flop Circuit] FIG. 20 is a circuit diagram of a pulse generating circuit according to the third to sixth embodiments. This circuit comprises a NAND gate 31
And a master flip-flop consisting of
And a slave flip-flop comprising gates 35 to 38, and respective gates 31, 32 and 35,
36 latches the inverted input in response to the rising edge and the falling edge of the clock CLK, and
Invert n4.
【００９１】今仮に、ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、
ｎ４＝Ｌのラッチ状態とする。この状態では、タイミン
グパルスＦ１，Ｆ２，Ｆ３はいずれもＬレベルで、Ｆ４
のみがＨレベルである。そこで、クロックＣＬＫの立ち
上がりエッジに同期して、ノードｎ３＝Ｈ，ｎ４＝Ｌの
反転信号がマスターフリップフロップ側にラッチされ、
ゲート３２の出力がＬレベルになりタイミングパルスＦ
１が立ち上がる。インバータ３９の出力はＬレベルであ
るので、ゲート３５の出力がＨレベルになり、タイミン
グパルスＦ４は立ち下がる。そして、ゲート３２の出力
がＬレベルになったことで、ノードｎ２＝Ｈとなり、ゲ
ート３１のＨレベル出力と共に、ゲート３３の出力ｎ１
をＬレベルにする。次に、クロックＣＬＫの立ち下がり
エッジに同期して、ラッチされているノードｎ１＝Ｌ，
ｎ２＝Ｈの反転信号がスレーブフリップフロップ側にラ
ッチされ、ゲート３６の出力がＬレベルになりタイミン
グパルスＦ２が立ち上がる。その時、クロックＣＬＫが
Ｌレベルとなったことで、ゲート３２の出力がＨレベル
となり、タイミングパルスＦ１は立ち下がる。そして、
スレーブ側のラッチ状態が反転し、ｎ３＝Ｌ、ｎ４＝Ｈ
となる。Now, suppose that n1 = H, n2 = L, n3 = H,
It is assumed that n4 = L. In this state, the timing pulses F1, F2 and F3 are all at L level,
Only the H level. Then, in synchronization with the rising edge of the clock CLK, an inverted signal of the nodes n3 = H and n4 = L is latched on the master flip-flop side,
The output of the gate 32 becomes L level and the timing pulse F
1 stands up. Since the output of the inverter 39 is at the L level, the output of the gate 35 goes to the H level, and the timing pulse F4 falls. Then, since the output of the gate 32 becomes L level, the node n2 becomes H, and together with the H level output of the gate 31, the output n1 of the gate 33 becomes
To L level. Next, in synchronization with the falling edge of the clock CLK, the latched node n1 = L,
The inverted signal of n2 = H is latched on the slave flip-flop side, the output of the gate 36 becomes L level, and the timing pulse F2 rises. At this time, the output of the gate 32 becomes H level because the clock CLK becomes L level, and the timing pulse F1 falls. And
The latch state on the slave side is inverted, n3 = L, n4 = H
Becomes
【００９２】上記と反対の動作が次のクロックＣＬＫの
立ち上がりエッジと立ち下がりエッジとで行われ、タイ
ミングパルスＦ３とＦ４が順に立ち上がる。以上の通
り、クロックの立ち上がりエッジと立ち下がりエッジに
同期して、タイミングパルスＦ１〜Ｆ４が順に立ち上が
る。The operation opposite to the above is performed at the next rising edge and falling edge of the clock CLK, and the timing pulses F3 and F4 sequentially rise. As described above, the timing pulses F1 to F4 sequentially rise in synchronization with the rising edge and the falling edge of the clock.
【００９３】図２１は、上記の実施の形態例でのフリッ
プフロップの具体的回路図である。このフリップフロッ
プ回路は、クロックｃｌｋ０の立ち上がりエッジに応答
して、データ入力ＤＡＴＡをラッチする。クロック端子
ｃｌｋ０には、タイミングパルスＦ１〜Ｆ４及びＤＳ１
〜４が供給される。クロックｃｌｋ０がＬレベルの時
は、Ｐ型トランジスタ５８，５９の導通により、ノード
ｎ１０，ｎ１１が共にＨレベルになっている。そこで、
クロックｃｌｋ０がＨレベルに立ち上がると、Ｎ型トラ
ンジスタ５３が導通し、データ入力ＤＡＴＡとその反転
信号が差動トランジスタ５１，５２により比較される。
今仮に、データ入力ＤＡＴＡがＨレベルにあると、トラ
ンジスタ５１が導通し、ノードｎ１０を引き下げる。そ
の結果、ＮＡＮＤ６０の出力ＯＵＴがＨレベルになる。
また、ノードｎ１１がＨレベルのままであり、出力ＯＵ
ＴのＨレベルにより、ＮＡＮＤ６１の出力ｎ１２は、Ｌ
レベルになる。そして、クロックｃｌｋ０がＬレベルに
なっても、ＮＡＮＤ６０，６１から構成されるラッチ回
路の状態は維持される。FIG. 21 is a specific circuit diagram of the flip-flop in the above embodiment. This flip-flop circuit latches the data input DATA in response to the rising edge of the clock clk0. The clock terminal clk0 has timing pulses F1 to F4 and DS1
~ 4 are supplied. When the clock clk0 is at the L level, the nodes n10 and n11 are both at the H level due to the conduction of the P-type transistors 58 and 59. Therefore,
When the clock clk0 rises to the H level, the N-type transistor 53 conducts, and the data input DATA and its inverted signal are compared by the differential transistors 51 and 52.
If data input DATA is at H level, transistor 51 conducts and pulls down node n10. As a result, the output OUT of the NAND 60 becomes H level.
Further, when the node n11 remains at the H level and the output OU
Due to the H level of T, the output n12 of the NAND 61 becomes L
Become a level. Then, even if the clock clk0 becomes L level, the state of the latch circuit composed of the NANDs 60 and 61 is maintained.
【００９４】その後、再度クロックｃｌｋ０が立ち上が
ったとき、データ入力ＤＡＴＡがＬレベルになっている
と、上記と逆の動作をして、ＮＡＮＤ６０，６１のラッ
チ回路の状態を反転して、出力ＯＵＴをＬレベルに維持
する。Thereafter, when the clock clk0 rises again, if the data input DATA is at the L level, the operation reverse to the above is performed, the state of the latch circuits of the NANDs 60 and 61 is inverted, and the output OUT is output. Maintain L level.
【００９５】図２２は、フラグ信号ＦＬＡＧをラッチす
る後段のフリップフロップの回路図である。このフリッ
プフロップ回路は、既に説明した通り、クロックＦ＃の
立ち上がりで、データ入力ＤＡＴＡをラッチし、所定の
遅延時間後に自主的に出力ＯＵＴをＬレベルに立ち下げ
るセルフクリア機能を有する。従って、図２１のフリッ
プフロップ回路に、セルフクリア機能を与える回路が追
加されている。図２１と同じ部分には同じ引用番号を付
した。FIG. 22 is a circuit diagram of a flip-flop at the subsequent stage that latches flag signal FLAG. As described above, this flip-flop circuit has a self-clearing function that latches the data input DATA at the rising edge of the clock F # and voluntarily falls the output OUT to the L level after a predetermined delay time. Therefore, a circuit for providing a self-clear function is added to the flip-flop circuit of FIG. The same parts as those in FIG. 21 are denoted by the same reference numerals.
【００９６】今仮に、データ入力ＤＡＴＡがＨレベルの
場合の動作について説明する。初期状態では、ノードｎ
１５がＨレベルにあり、トランスファーゲート７０，７
１を導通状態にしている。そこで、図２１の場合と同様
に、クロックＦ＃の立ち上がりエッジに応答して、トラ
ンジスタ５３が導通し、トランジスタ５１，５２の差動
回路がデータ入力ＤＡＴＡのＨレベルを検出する。その
結果、ノードｎ１０がＬレベルに引き下げられる。その
結果、ノードｎ１３はＨレベル、ノードｎ１２にはＬレ
ベルがそれぞれラッチされる。The operation when data input DATA is at H level will now be described. In the initial state, node n
15 is at the H level and transfer gates 70 and 7
1 is conducting. Therefore, as in the case of FIG. 21, in response to the rising edge of the clock F #, the transistor 53 is turned on, and the differential circuit of the transistors 51 and 52 detects the H level of the data input DATA. As a result, node n10 is pulled down to the L level. As a result, the node n13 is latched at the H level, and the node n12 is latched at the L level.
【００９７】ノードｎ１２のＬレベルにより、ゲート６
７の出力がＨレベルとなり、クロックＦ＃のＨレベルと
相まって、ゲート６６の出力ｎ１５をＬレベルにする。
その結果、トランスファーゲート７０，７１が閉じら
れ、インバータ６８の出力がＨレベルになり、Ｎ型トラ
ンジスタ６９が導通し、Ｐ型のリセットトランジスタ５
８，５９が導通して、両ノードｎ１０、ｎ１１が共にＨ
レベルになるリセット状態になる。しかし、ゲート６
０，６１のラッチ状態は維持される。By the L level of the node n12, the gate 6
7 goes high, and the output n15 of the gate 66 goes low in combination with the high level of the clock F #.
As a result, the transfer gates 70 and 71 are closed, the output of the inverter 68 goes to H level, the N-type transistor 69 conducts, and the P-type reset transistor 5
8, 59 are conducted, and both nodes n10 and n11 are at H level.
It goes into a reset state where it reaches the level. However, gate 6
The latch state of 0,61 is maintained.
【００９８】インバータ６２，６３，遅延回路６４及び
ＮＡＮＤゲート６５からなる回路により、遅延回路６４
の遅延時間後にノードｎ１４がＨレベルからＬレベルに
変化する。その変化に応答して、ゲート６１の出力ｎ１
２がＨレベルに変化する。従って、Ｈレベルのノードｎ
１０とｎ１２により、ゲート６０の出力ＯＵＴは、Ｌレ
ベルに変化する。これで、セルフクリア動作が完了す
る。そして、ラッチ回路はその状態を維持する。A circuit comprising inverters 62 and 63, a delay circuit 64 and a NAND gate 65 makes the delay circuit 64
The node n14 changes from the H level to the L level after the delay time of. In response to the change, the output n1 of the gate 61
2 changes to the H level. Therefore, the node n at the H level
Due to 10 and n12, the output OUT of the gate 60 changes to L level. This completes the self-clear operation. Then, the latch circuit maintains that state.
【００９９】以上の通り、図２２のセルフクリア機能付
きのフリップフロップは、クロックＦ＃の立ち上がりエ
ッジに応答してデータ入力をラッチし、所定遅延時間後
に、自らの動作により出力ＯＵＴをクリアする。As described above, the flip-flop with the self-clear function of FIG. 22 latches the data input in response to the rising edge of the clock F #, and clears the output OUT by its own operation after a predetermined delay time.
【０１００】[0100]
【発明の効果】以上説明した通り、本発明のシリアル・
パラレル変換回路によれば、シリアルデータの始まりを
示すフラグ信号を、シリアルデータのラッチ動作と並列
にラッチし、パラレルデータの出力のタイミングを最適
にすることができる。As described above, according to the present invention, the serial
According to the parallel conversion circuit, the flag signal indicating the start of the serial data can be latched in parallel with the latch operation of the serial data, and the output timing of the parallel data can be optimized.
【０１０１】更に、本発明のシリアル・パラレル変換回
路によれば、シリアルデータが供給される可能性のある
タイミングに応じて、供給されるシリアルデータをラッ
チするので、シリアルデータが供給されるタイミングに
かかわらず、必ず正規のシリアルデータをパラレルデー
タにして出力することができる。Further, according to the serial / parallel conversion circuit of the present invention, the supplied serial data is latched in accordance with the timing at which the serial data may be supplied. Regardless, regular serial data can always be output as parallel data.
【図１】先に出願した特許出願にて提案したシリアル・
パラレル変換回路を示す図である。FIG. 1 shows the serial number proposed in the previously filed patent application.
FIG. 3 is a diagram illustrating a parallel conversion circuit.
【図２】図１のシリアル・パラレル変換回路の動作タイ
ミングチャート図である。FIG. 2 is an operation timing chart of the serial / parallel conversion circuit of FIG. 1;
【図３】第１の実施の形態例のシリアル・パラレル変換
回路を示す図である。FIG. 3 is a diagram illustrating a serial / parallel conversion circuit according to the first embodiment;
【図４】図３のタイミングチャート図である。FIG. 4 is a timing chart of FIG. 3;
【図５】第１の実施の形態例の変形例を示す図である。FIG. 5 is a diagram showing a modification of the first embodiment.
【図６】第１の実施の形態例の変形例を示す図である。FIG. 6 is a diagram showing a modification of the first embodiment.
【図７】図６のタイミングチャート図である。FIG. 7 is a timing chart of FIG. 6;
【図８】第２の実施の形態例のシリアル・パラレル変換
回路を示す図である。FIG. 8 is a diagram illustrating a serial / parallel conversion circuit according to a second embodiment;
【図９】図８のタイミングチャート図である。FIG. 9 is a timing chart of FIG. 8;
【図１０】第３の実施の形態例のシリアル・パラレル変
換回路を示す図である。FIG. 10 is a diagram illustrating a serial-parallel conversion circuit according to a third embodiment;
【図１１】図１０のタイミングチャート図である。FIG. 11 is a timing chart of FIG. 10;
【図１２】第４の実施の形態例のシリアル・パラレル変
換回路を示す図である。FIG. 12 is a diagram illustrating a serial / parallel conversion circuit according to a fourth embodiment;
【図１３】図１２のタイミングチャート図である。FIG. 13 is a timing chart of FIG.
【図１４】第５の実施の形態例のシリアル・パラレル変
換回路を示す図である。FIG. 14 is a diagram illustrating a serial / parallel conversion circuit according to a fifth embodiment;
【図１５】図１４のタイミングチャート図である。FIG. 15 is a timing chart of FIG. 14;
【図１６】図１４のタイミングチャート図である。FIG. 16 is a timing chart of FIG. 14;
【図１７】第６の実施の形態例のシリアル・パラレル変
換回路を示す図である。FIG. 17 is a diagram illustrating a serial-to-parallel conversion circuit according to a sixth embodiment;
【図１８】図１７のタイミングチャート図である。FIG. 18 is a timing chart of FIG.
【図１９】図１７のタイミングチャート図である。FIG. 19 is a timing chart of FIG. 17;
【図２０】第３〜第６の実施の形態例のパルス発生回路
の回路図である。FIG. 20 is a circuit diagram of a pulse generation circuit according to the third to sixth embodiments.
【図２１】実施の形態例でのフリップフロップの具体的
回路図である。FIG. 21 is a specific circuit diagram of a flip-flop in an embodiment.
【図２２】フラグ信号ＦＬＡＧをラッチする後段のフリ
ップフロップの回路図である。FIG. 22 is a circuit diagram of a subsequent-stage flip-flop that latches a flag signal FLAG.
１０、３０、４０ パルス発生回路 ＣＬＫ クロック ＣＭＤ コマンド信号（シリアルデー
タ） ＦＬＧ フラグ信号 ＦＦ フリップフロップ（ラッチ回
路） Ｆ１〜Ｆ４ タイミングパルス10, 30, 40 pulse generation circuit CLK clock CMD command signal (serial data) FLG flag signal FF flip-flop (latch circuit) F1 to F4 timing pulse
Claims (14)
期して供給されるＮ（Ｎは複数）ビットのシリアルデー
タをパラレルデータに変換するシリアル・パラレル変換
回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第１のタイミングパルスに応答して前記フラグ信号
をラッチし、前記第Ｎのタイミングパルスに応答して前
記フラグ信号に対応するストローブ信号を出力するフラ
グ信号ラッチ回路と、 前記第１乃至第（Ｎ−１）のタイミングパルスに応答し
て１番目乃至（Ｎ−１）番目のシリアルデータをそれぞ
れラッチする初段ラッチ回路と、 前記第Ｎのタイミングパルスに応答して、前記初段ラッ
チ回路がラッチしたシリアルデータと、Ｎ番目のシリア
ルデータとをラッチする次段ラッチ回路と、 前記ストローブ信号に応答して、前記次段ラッチ回路に
ラッチされたＮビットのシリアルデータをパラレルに出
力する最終段ゲート手段とを有することを特徴とするシ
リアル・パラレル変換回路。1. A serial / parallel conversion circuit for converting N (N is a plurality of) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit that repeatedly generates an Nth timing pulse, a latch signal that latches the flag signal in response to the first timing pulse, and a strobe signal corresponding to the flag signal in response to the Nth timing pulse. A first-stage latch circuit for latching first to (N-1) th serial data in response to the first to (N-1) th timing pulses, respectively; The serial data latched by the first-stage latch circuit and the N-th serial data A next-stage latch circuit for latching the N-bit data, and a final-stage gate means for outputting the N-bit serial data latched by the next-stage latch circuit in parallel in response to the strobe signal. Serial / parallel conversion circuit.
て、前記次段ラッチ回路にラッチされたＮビットのシリ
アルデータをパラレルにラッチする最終段ラッチ回路で
あることを特徴とするシリアル・パラレル変換回路。2. The last-stage latch circuit according to claim 1, wherein said last-stage gate means responds to said strobe signal and latches N-bit serial data latched by said next-stage latch circuit in parallel. A serial-parallel conversion circuit characterized by the above-mentioned.
ルスに応答して前記フラグ信号をラッチする前段ラッチ
回路と、前記第Ｎのタイミングパルスに応答して前記前
段ラッチ回路にラッチされたフラグ信号をラッチし前記
ストローブ信号を出力する後段ラッチ回路とを有するこ
とを特徴とするシリアル・パラレル変換回路。3. The pre-stage latch circuit according to claim 1, wherein the flag signal latch circuit latches the flag signal in response to the first timing pulse, and the pre-stage latch circuit in response to the N-th timing pulse. A post-latch circuit for latching the flag signal latched by the latch circuit and outputting the strobe signal.
後、所定時間後に自発的に前記ストローブ信号をクリア
にすることを特徴とするシリアル・パラレル変換回路。4. The serial-to-parallel conversion circuit according to claim 3, wherein the second-stage latch circuit clears the strobe signal after a predetermined time after latching the flag signal.
期して供給されるＮ（Ｎは複数）ビットのシリアルデー
タをパラレルデータに変換するシリアル・パラレル変換
回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第１のタイミングパルスに応答して前記フラグ信号
をラッチし、前記第Ｎのタイミングパルスに応答して前
記フラグ信号に対応するストローブ信号を出力するフラ
グ信号ラッチ回路と、 前記第１乃至第Ｎのタイミングパルスに応答して１番目
乃至Ｎ番目のシリアルデータをそれぞれラッチするシリ
アルデータラッチ回路と、 前記ストローブ信号に応答して、前記シリアルデータラ
ッチ回路にラッチされたＮビットのシリアルデータをパ
ラレルに出力するゲート手段とを有することを特徴とす
るシリアル・パラレル変換回路。5. A serial / parallel conversion circuit for converting N (N is a plurality) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. A pulse generation circuit that repeatedly generates an Nth timing pulse, a latch signal that latches the flag signal in response to the first timing pulse, and a strobe signal corresponding to the flag signal in response to the Nth timing pulse. A flag signal latch circuit for outputting the first to Nth timing pulses, a serial data latch circuit for latching first to Nth serial data in response to the first to Nth timing pulses, and a serial data latch circuit for responding to the strobe signal. Outputs N-bit serial data latched by the data latch circuit in parallel A serial-to-parallel conversion circuit, comprising:
期して供給されるＮ（Ｎは複数）ビットのシリアルデー
タをパラレルデータに変換するシリアル・パラレル変換
回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第１のタイミングパルスに応答して前記フラグ信号
をラッチし、前記第Ｎのタイミングパルスに応答して前
記フラグ信号に対応するストローブ信号を出力するフラ
グ信号ラッチ回路と、 第（２Ｍ−１）（Ｍは１≦Ｍ≦Ｎ／２の全ての整数）の
タイミングパルスに応答して（２Ｍ−１）番目のシリア
ルデータをそれぞれラッチする初段ラッチ回路と、 第２Ｍのタイミングパルスに応答して、前記初段ラッチ
回路がラッチした（２Ｍ−１）番目のシリアルデータ
と、２Ｍ番目のシリアルデータとをラッチする次段ラッ
チ回路と、 前記ストローブ信号に応答して、前記次段ラッチ回路に
ラッチされたＮビットのシリアルデータをパラレルに出
力する最終段ゲート手段とを有することを特徴とするシ
リアル・パラレル変換回路。6. A serial / parallel conversion circuit for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. A pulse generation circuit that repeatedly generates an Nth timing pulse, a latch signal that latches the flag signal in response to the first timing pulse, and a strobe signal corresponding to the flag signal in response to the Nth timing pulse. And a (2M-1) th serial data in response to the (2M-1) th (M is an integer of 1 ≦ M ≦ N / 2) timing pulse, respectively. A first-stage latch circuit, and a (2M-1) -th serial latch latched by the first-stage latch circuit in response to a second M timing pulse. Next-stage latch circuit for latching serial data and 2Mth serial data; final stage gate means for outputting, in response to the strobe signal, N-bit serial data latched in the next-stage latch circuit in parallel A serial-to-parallel conversion circuit, comprising:
て、前記次段ラッチ回路にラッチされたＮビットのシリ
アルデータをパラレルにラッチする最終段ラッチ回路で
あることを特徴とするシリアル・パラレル変換回路。7. The last-stage latch circuit according to claim 6, wherein said last-stage gate means responds to said strobe signal and latches N-bit serial data latched by said next-stage latch circuit in parallel. A serial-parallel conversion circuit characterized by the above-mentioned.
期して供給されるＮ（Ｎは複数）ビットのシリアルデー
タをパラレルデータに変換するシリアル・パラレル変換
回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第１のタイミングパルスに応答して前記フラグ信号
をラッチし、前記第Ｎのタイミングパルスに応答して前
記フラグ信号に対応するストローブ信号を出力するフラ
グ信号ラッチ回路と、 第（４Ｍ−３）（Ｍは１≦Ｍ≦Ｎ／４の全ての整数）乃
至第（４Ｍ−１）のタイミングパルスに応答して（４Ｍ
−３）番目乃至（４Ｍ−１）番目のシリアルデータをそ
れぞれラッチする初段ラッチ回路と、 第４Ｍのタイミングパルスに応答して、前記第１の初段
ラッチ回路がラッチした（４Ｍ−３）番目乃至（４Ｍ−
１）番目のシリアルデータと、４Ｍ番目のシリアルデー
タとをラッチする次段ラッチ回路と、 前記ストローブ信号に応答して、前記次段ラッチ回路に
ラッチされたシリアルデータをパラレルに出力する最終
段ゲート手段とを有することを特徴とするシリアル・パ
ラレル変換回路。8. A serial / parallel conversion circuit for converting N (N is a plurality of) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. A pulse generation circuit that repeatedly generates an Nth timing pulse, a latch signal that latches the flag signal in response to the first timing pulse, and a strobe signal corresponding to the flag signal in response to the Nth timing pulse. And a (4M-3) th (M is any integer of 1 ≦ M ≦ N / 4) to (4M−1) th timing pulse in response to the (4M−1) th timing pulse.
A first-stage latch circuit for latching the (-3) th to (4M-1) th serial data, respectively; (4M-
1) a next-stage latch circuit for latching the first serial data and the 4Mth serial data; and a last-stage gate for outputting the serial data latched in the next-stage latch circuit in parallel in response to the strobe signal. And a serial-to-parallel conversion circuit.
期して供給されるＮ（Ｎは複数）ビットのシリアルデー
タをパラレルデータに変換するシリアル・パラレル変換
回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第１のタイミングパルスに応答して前記フラグ信号
をラッチし、前記第Ｎのタイミングパルスに応答して前
記フラグ信号に対応するストローブ信号を出力するフラ
グ信号ラッチ回路と、 第（Ｋ＊Ｍ−（Ｋ−１））（Ｍは１≦Ｍ≦Ｎ／Ｋの全て
の整数、Ｋは４の倍数）乃至第（Ｋ＊Ｍ−１）のタイミ
ングパルスに応答して（Ｋ＊Ｍ−（Ｋ−１））番目乃至
（Ｋ＊Ｍ−１）番目のシリアルデータをそれぞれラッチ
する初段ラッチ回路と、 第Ｋ＊Ｍのタイミングパルスに応答して、前記初段ラッ
チ回路がラッチした（Ｋ＊Ｍ−（Ｋ−１））番目乃至
（Ｋ＊Ｍ−１）番目のシリアルデータと、Ｋ＊Ｍ番目の
シリアルデータとをラッチする次段ラッチ回路とを有
し、 前記ストローブ信号に応答して、前記次段ラッチ回路に
ラッチされたシリアルデータをパラレルに出力する最終
段ゲート手段とを有することを特徴とするシリアル・パ
ラレル変換回路。9. A serial / parallel conversion circuit for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. A pulse generation circuit that repeatedly generates an Nth timing pulse, a latch signal that latches the flag signal in response to the first timing pulse, and a strobe signal corresponding to the flag signal in response to the Nth timing pulse. And a flag signal latch circuit that outputs (K * M− (K−1)) (M is any integer of 1 ≦ M ≦ N / K, K is a multiple of 4) to (K * M−1) ), A first-stage latch circuit for latching the (K * M- (K-1)) th to (K * M-1) th serial data in response to the timing pulse of (K * M- (K-1)). The first-stage latch circuit latches (K * M- (K-1)) th to (K * M-1) th serial data and the K * Mth serial data latched by the first-stage latch circuit. Serial-parallel conversion, comprising: a next-stage latch circuit that outputs serial data latched in the next-stage latch circuit in parallel in response to the strobe signal. circuit.
同期して供給されるＮ（Ｎは複数）ビットのシリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第（２Ｉー１）（１≦Ｉ≦Ｎ／２の全ての整数）の
タイミングパルスに応答して前記フラグ信号をラッチ
し、前記第（２Ｉ−２）（但しＩ＝１の場合はＮ）のタ
イミングパルスに応答して前記フラグ信号に対応する第
１乃至第Ｎ／２のストローブ信号を出力するフラグ信号
ラッチ回路と、 前記第１乃至第Ｎのタイミングパルスに応答して１番目
乃至Ｎ番目のシリアルデータをそれぞれラッチする初段
ラッチ回路と、 前記第（２Ｉ−２）のタイミングパルスにそれぞれ応答
して、前記初段ラッチ回路がラッチした（２Ｉ−１）番
目から（２Ｉ−３）（但しＩ＝１の場合はＮ−１）番目
のシリアルデータをそれぞれラッチするＮ／２群の次段
ラッチ回路と、 前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答
して、前記次段ラッチ回路にラッチされた（Ｎ−１）ビ
ットのシリアルデータと前記初段ラッチ回路にラッチさ
れたＮビット目のシリアルデータとをパラレルに出力す
るＮ／２群の最終段ゲート手段とを有することを特徴と
するシリアル・パラレル変換回路。10. A serial / parallel conversion circuit for converting serial data of N bits (where N is a plurality) supplied in synchronization with a clock from the timing of a flag signal into parallel data. And a pulse generation circuit that repeatedly generates the Nth to Nth timing pulses, and latches the flag signal in response to the (2I-1) th (1 ≦ I ≦ N / 2 integer) timing pulse; A flag signal latch circuit that outputs first to N / 2-th strobe signals corresponding to the flag signal in response to a (2I-2) th (N when I = 1) timing pulse; A first-stage latch circuit for latching first to N-th serial data in response to first to N-th timing pulses, respectively; / 2 groups that respectively latch the (2I-1) th to (2I-3) th (N-1 if I = 1) serial data latched by the first-stage latch circuit in response to the respective pulse signals. And the (N-1) -bit serial data latched by the next-stage latch circuit and the first-stage latch circuit latched by the first-stage latch circuit in response to the first to N / 2th strobe signals, respectively. And N / 2 groups of final stage gate means for outputting the N-th serial data in parallel.
同期して供給されるＮ（Ｎは複数）ビットのシリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第（２Ｉー１）（１≦Ｉ≦Ｎ／２の全ての整数）の
タイミングパルスに応答して前記フラグ信号をラッチ
し、前記第（２Ｉ−２）（但しＩ＝１の場合はＮ）のタ
イミングパルスに応答して前記フラグ信号に対応する第
１乃至第Ｎ／２のストローブ信号を出力するフラグ信号
ラッチ回路と、 前記第１乃至第Ｎのタイミングパルスに応答して１番目
乃至Ｎ番目のシリアルデータをそれぞれラッチする第１
のシリアルデータラッチ回路と、 更に、前記第（２Ｉ−１）乃至第（２Ｉ−２）（但し、
ここでは２≦Ｉ≦Ｎ／２の全ての整数）のタイミングパ
ルスに応答して（２Ｉ−１）番目乃至（２Ｉー２）番目
のシリアルデータをそれぞれラッチする第Ｉのシリアル
データラッチ回路と前記第１乃至第Ｎ／２のストローブ
信号にそれぞれ応答して、前記第１及び第Ｉのシリアル
データラッチ回路にそれぞれラッチされたＮビットのシ
リアルデータをパラレルに出力する第１及び第Ｉの最終
段シリアルデータラッチ回路とを有することを特徴とす
るシリアル・パラレル変換回路。11. A serial-parallel conversion circuit for converting N (N is a plurality of) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. And a pulse generation circuit that repeatedly generates the Nth to Nth timing pulses, and latches the flag signal in response to the (2I-1) th (1 ≦ I ≦ N / 2 integer) timing pulse; A flag signal latch circuit that outputs first to N / 2-th strobe signals corresponding to the flag signal in response to a (2I-2) th (N when I = 1) timing pulse; A first latch which latches the first to Nth serial data in response to the first to Nth timing pulses, respectively;
And (2I-1) to (2I-2) (wherein
In this case, an I-th serial data latch circuit that latches (2I-1) th to (2I-2) th serial data in response to a timing pulse of 2 ≦ I ≦ N / 2). A first and an I-th final stage for outputting N-bit serial data latched by the first and the I-th serial data latch circuits in parallel in response to first to N / 2-th strobe signals, respectively; A serial-parallel conversion circuit, comprising: a serial data latch circuit.
同期して供給されるＮ（Ｎは複数）ビットのシリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第Ｉ（１≦Ｉ≦Ｎの全ての整数）のタイミングパル
スに応答して前記フラグ信号をラッチし、前記第Ｉ−１
（但しＩ＝１の場合はＮ）のタイミングパルスに応答し
て前記フラグ信号に対応する第１乃至第Ｎのストローブ
信号を出力するフラグ信号ラッチ回路と、 前記第１乃至第Ｎのタイミングパルスに応答して１番目
乃至Ｎ番目のシリアルデータをそれぞれラッチする初段
ラッチ回路と、 前記第Ｉのタイミングパルスに応答して、前記初段ラッ
チ回路がラッチしたＩ番目から（Ｉ−２）（但しＩ＝１
の場合はＮ−１、Ｉ＝２の場合はＮ）番目のシリアルデ
ータをそれぞれラッチするＮ群の次段ラッチ回路と、 前記第１及び第Ｎのストローブ信号にそれぞれ応答し
て、前記次段ラッチ回路にラッチされた（Ｎ−１）ビッ
トのシリアルデータと前記初段ラッチ回路にラッチされ
たＮビット目のシリアルデータとをパラレルに出力する
Ｎ群の最終段ゲート手段とを有することを特徴とするシ
リアル・パラレル変換回路。12. A serial / parallel conversion circuit for converting N (N is a plurality of) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data. A pulse generation circuit that repeatedly generates the Nth to Nth timing pulses, and latches the flag signal in response to the Ith (all integers of 1 ≦ I ≦ N) timing pulses.
A flag signal latch circuit that outputs first to Nth strobe signals corresponding to the flag signal in response to the timing pulse (where I is N when I = 1); A first-stage latch circuit for respectively latching the first to N-th serial data in response to the first-stage latch circuit; and an I-th to (I-2) (where I = 1
, And N) when I = 2, the N-th group of next-stage latch circuits for latching serial data, and the next-stage latch circuit in response to the first and N-th strobe signals, respectively. N group final stage gate means for outputting (N-1) -bit serial data latched by the latch circuit and the Nth bit serial data latched by the first stage latch circuit in parallel. Serial-parallel converter.
同期して供給されるＮ（Ｎは複数）ビットのシリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第（２Ｍー１）（１≦Ｍ≦Ｎ／２の全ての整数）の
タイミングパルスに応答して前記フラグ信号をラッチ
し、前記第（２Ｍ−２）（但しＭ＝１の場合はＮ）のタ
イミングパルスに応答して前記フラグ信号に対応する第
１乃至第Ｎ／２のストローブ信号を出力するフラグ信号
ラッチ回路と、 第（２Ｍ−１）（１≦Ｍ≦Ｎ／２の全ての整数）のタイ
ミングパルスに応答して（２Ｍ−１）番目のシリアルデ
ータをそれぞれラッチする初段ラッチ回路と、第２Ｍの
タイミングパルスに応答して、前記初段ラッチ回路がラ
ッチした（２Ｍ−１）番目のシリアルデータと、２Ｍ番
目のシリアルデータとをラッチする次段ラッチ回路と、 前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答
して、前記次段ラッチ回路にラッチされたＮビットのシ
リアルデータをパラレルに出力するＮ／２群の最終段ゲ
ート手段とを有することを特徴とするシリアル・パラレ
ル変換回路。13. A serial / parallel conversion circuit for converting N (N is plural) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. A pulse generation circuit that repeatedly generates the Nth to Nth timing pulses, and latches the flag signal in response to the (2M−1) th (1 ≦ M ≦ N / 2 integer) timing pulse; A flag signal latch circuit that outputs first to N / 2-th strobe signals corresponding to the flag signal in response to the (2M-2) th (where N = 1 when M = 1) timing pulse; 2M-1) (first integer latch circuit for latching (2M-1) th serial data in response to timing pulses of (1 ≤ M ≤ N / 2 all integers), A next-stage latch circuit that latches (2M−1) -th serial data and 2M-th serial data latched by the first-stage latch circuit in response to a 2M timing pulse; And N / 2 groups of final stage gate means for outputting in parallel the N-bit serial data latched by the next stage latch circuit in response to the strobe signals of .
同期して供給されるＮ（Ｎは複数）ビットのシリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換回路において、 クロックに同期してシリアルに第１乃至第Ｎのタイミン
グパルスを繰り返し発生するパルス発生回路と、 前記第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパル
スに応答して前記フラグ信号をラッチし、前記第Ｍ−１
（但しＭ＝１の場合はＮ）のタイミングパルスに応答し
て前記フラグ信号に対応する第１乃至第Ｎのストローブ
信号を出力するフラグ信号ラッチ回路と、 第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパルスに
応答してＭ番目のシリアルデータをそれぞれラッチする
初段ラッチ回路と、 第（Ｍ＋１）（但しＭ＝Ｎの場合は１）のタイミングパ
ルスに応答して、前記初段ラッチ回路がラッチしたＭ番
目のシリアルデータをラッチする次段ラッチ回路と、 前記第１乃至第Ｎのストローブ信号にそれぞれ応答し
て、前記初段及び次段ラッチ回路にラッチされたＮビッ
トのシリアルデータをパラレルに出力するＮ群の最終段
ゲート手段とを有することを特徴とするシリアル・パラ
レル変換回路。14. A serial / parallel conversion circuit for converting N (N is a plurality of) bits of serial data supplied in synchronization with a clock from the timing of a flag signal into parallel data, wherein the first serial data is serially synchronized with a clock. A pulse generation circuit that repeatedly generates the N-th to N-th timing pulses; and latches the flag signal in response to the M-th (all integers of 1 ≦ M ≦ N) timing pulses;
A flag signal latch circuit that outputs first to N-th strobe signals corresponding to the flag signals in response to a timing pulse (where M is N when N = 1); A first-stage latch circuit that respectively latches the M-th serial data in response to a timing pulse of the first stage; And a next-stage latch circuit for latching the M-th serial data latched by the first and the N-th strobe signals. A serial-to-parallel conversion circuit, comprising:
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27553997A JP3669823B2 (en) | 1997-10-08 | 1997-10-08 | Serial-parallel conversion circuit |
| US09/063,790 US6097323A (en) | 1997-05-21 | 1998-04-22 | Serial/parallel converter using holding and latch flip-flops |
| KR1019980017490A KR100311763B1 (en) | 1997-05-21 | 1998-05-15 | Serial/parallel converter |
| US09/583,232 US6339387B1 (en) | 1997-05-21 | 2000-05-31 | Serial/parallel converter |
| US09/947,503 US6373414B2 (en) | 1997-05-21 | 2001-09-07 | Serial/parallel converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27553997A JP3669823B2 (en) | 1997-10-08 | 1997-10-08 | Serial-parallel conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112357A true JPH11112357A (en) | 1999-04-23 |
| JP3669823B2 JP3669823B2 (en) | 2005-07-13 |
Family
ID=17556868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27553997A Expired - Fee Related JP3669823B2 (en) | 1997-05-21 | 1997-10-08 | Serial-parallel conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3669823B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228738A (en) * | 2003-01-21 | 2004-08-12 | Nippon Telegr & Teleph Corp <Ntt> | High-speed separation circuit |
| JP2007018692A (en) * | 2005-07-05 | 2007-01-25 | Samsung Electronics Co Ltd | Data input/data output control device and method |
| US7320097B2 (en) | 2004-03-01 | 2008-01-15 | Nec Electronics Corporation | Serial to parallel conversion circuit having a shift clock frequency lower than a data transfer frequency |
| JP2008085635A (en) * | 2006-09-27 | 2008-04-10 | Sony Computer Entertainment Inc | Signal transmitting method, signal receiving method, transmitting circuit, and receiving circuit |
| US8572424B2 (en) | 2002-04-10 | 2013-10-29 | Fujitsu Semiconductor Limited | Semiconductor device to select and output data to a data bus |
| CN112821889A (en) * | 2019-11-15 | 2021-05-18 | 京东方科技集团股份有限公司 | Output control circuit, data transmission method and electronic equipment |
-
1997
- 1997-10-08 JP JP27553997A patent/JP3669823B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8572424B2 (en) | 2002-04-10 | 2013-10-29 | Fujitsu Semiconductor Limited | Semiconductor device to select and output data to a data bus |
| JP2004228738A (en) * | 2003-01-21 | 2004-08-12 | Nippon Telegr & Teleph Corp <Ntt> | High-speed separation circuit |
| US7320097B2 (en) | 2004-03-01 | 2008-01-15 | Nec Electronics Corporation | Serial to parallel conversion circuit having a shift clock frequency lower than a data transfer frequency |
| JP2007018692A (en) * | 2005-07-05 | 2007-01-25 | Samsung Electronics Co Ltd | Data input/data output control device and method |
| JP2008085635A (en) * | 2006-09-27 | 2008-04-10 | Sony Computer Entertainment Inc | Signal transmitting method, signal receiving method, transmitting circuit, and receiving circuit |
| CN112821889A (en) * | 2019-11-15 | 2021-05-18 | 京东方科技集团股份有限公司 | Output control circuit, data transmission method and electronic equipment |
| CN112821889B (en) * | 2019-11-15 | 2024-02-20 | 京东方科技集团股份有限公司 | Output control circuit, data transmission method and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3669823B2 (en) | 2005-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6339387B1 (en) | Serial/parallel converter | |
| JP2002352583A (en) | Data input circuit and method for synchronous semiconductor memory device | |
| KR100416617B1 (en) | Data input method and buffer for improving tDQSS window | |
| US6696995B1 (en) | Low power deserializer circuit and method of using same | |
| US6252441B1 (en) | Synchronous data sampling circuit | |
| KR100265610B1 (en) | Ddr sdram for increasing a data transmicssion velocity | |
| JPH08237142A (en) | Parallel and serial data conversion circuit | |
| EP1701447A2 (en) | Input/output interface and semiconductor integrated circuit having input/output interface | |
| KR100403632B1 (en) | Data input circuit and data input method for synchronous semiconductor memory device | |
| JPH11112357A (en) | Serial-parallel converting circuit | |
| JP3952274B2 (en) | Parallel-series converter circuit and parallel-series converter method | |
| JP2002185313A (en) | Method of control for delay locked loop, semiconductor device including the same and system operated by clock synchronization | |
| KR100306883B1 (en) | Input Buffers of Semiconductor Memory Device | |
| US20020141251A1 (en) | Method and circuit for processing output data in pipelined circuits | |
| JPH10322224A (en) | Serial-parallel conversion circuit | |
| US4868511A (en) | Digital sequencing circuit | |
| JPS5843934B2 (en) | Shingouhenkansouchi | |
| JPH08152935A (en) | Timing control circuit and delay circuit | |
| JP3853308B2 (en) | Delay circuit and electronic circuit | |
| JP3388656B2 (en) | Shift register | |
| JP2000315381A (en) | Circuit and method for generating pointer | |
| JP4079974B2 (en) | Delay circuit | |
| JPH0438017A (en) | Serial/parallel conversion circuit | |
| KR970056528A (en) | Analog Bus / I ^ 2C Bus Protocol Converters | |
| KR930006540A (en) | Partial multiplier selection circuit of multiplication circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050324 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080422 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |