JP3189284B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体基板に異なる膜
厚のゲート絶縁膜等を形成するための半導体装置の製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of a semiconductor device for forming gate insulating films having different thicknesses on a semiconductor substrate.
It is about the method .
【０００２】[0002]
【従来の技術】半導体装置は高集積化の要求を満たすた
めに、設計ルールとして０．５μｍルールが採用されて
いる。０．５μｍルールのＭＯＳデバイスでは信頼性を
確保するために電源電圧を従来の５Ｖよりも低い電圧、
例えば３．３Ｖで使用する必要がある。そこで、電源電
圧が３．３ＶのＭＯＳデバイスと電源電圧が５ＶのＭＯ
Ｓデバイスとの両方を用いるには、例えば０．５μｍル
ールのＭＯＳデバイスの入出力部分等のいわゆる外部を
０．８μｍルールで形成し、スイッチングトランジスタ
等のいわゆる内部を０．５μｍルールで形成して、外部
を５Ｖで駆動し、内部を電圧降下させて例えば３．３Ｖ
で駆動する。上記場合において、５Ｖで駆動させる０．
８μｍルールのＭＯＳデバイスの特性と３．３Ｖで駆動
させる０．５μｍルールのＭＯＳデバイスの特性とをそ
れぞれに最適化するには、それぞれのゲート絶縁膜の膜
厚を最適化する必要がある。例えば前者のＭＯＳデバイ
スのゲート絶縁膜の膜厚を１６ｎｍに形成し、後者のＭ
ＯＳデバイスのゲート絶縁膜の膜厚を１１ｎｍに形成す
る。2. Description of the Related Art In order to satisfy the demand for higher integration of semiconductor devices, a 0.5 μm rule is adopted as a design rule. In a MOS device of the 0.5 μm rule, the power supply voltage is set to a voltage lower than the conventional 5 V in order to secure reliability.
For example, it is necessary to use 3.3V. Therefore, a MOS device having a power supply voltage of 3.3 V and an MO device having a power supply voltage of 5 V
In order to use both the S device and the S device, for example, a so-called external portion such as an input / output portion of a MOS device having a 0.5 μm rule is formed according to a 0.8 μm rule, and a so-called internal portion such as a switching transistor is formed according to a 0.5 μm rule. , The outside is driven by 5V, and the voltage is dropped inside, for example, 3.3V.
Drive with In the above case, it is driven at 5V.
To optimize the characteristics of the 8 μm rule MOS device and the characteristics of the 0.5 μm rule MOS device driven at 3.3 V, it is necessary to optimize the thickness of each gate insulating film. For example, the gate insulating film of the former MOS device is formed to have a thickness of 16 nm,
The gate insulating film of the OS device is formed to a thickness of 11 nm.
【０００３】上記のように、異なる膜厚のゲート絶縁膜
を製造する方法を図１２ないし図１５により説明する。
図１２に示す如く、ＬＯＣＯＳ法により、半導体基板５
１の上層に素子分離領域５２ａ，５２ｂ，５２ｃを形成
する。その後熱酸化法により、素子分離領域５２ａ，５
２ｂ間、素子分離領域５２ｂ，５２ｃ間にシリコン酸化
膜よりなる第１ゲート絶縁膜５３を形成する。この第１
ゲート絶縁膜５３の膜厚は例えば１１．５ｎｍに形成さ
れる。次いで図１３に示すように、一方の素子分離領域
５２ａ，５２ｂ間を覆う状態で半導体基板５１の上面に
レジストよりなるエッチングマスク５４を形成する。そ
の後、例えばフッ化水素（ＨＦ）等でエッチングして素
子分離領域５２ｂ，５２ｃ間の第１ゲート酸化膜５３
（図１２参照）を除去する。このとき素子分離領域５２
ｂの上層の一部と素子分離領域５２ｃの上層もエッチン
グされて除去される。A method of manufacturing gate insulating films having different thicknesses as described above will be described with reference to FIGS.
As shown in FIG. 12, the semiconductor substrate 5 is formed by the LOCOS method.
Element isolation regions 52a, 52b, and 52c are formed in the upper layer of FIG. Thereafter, the element isolation regions 52a, 5
A first gate insulating film 53 made of a silicon oxide film is formed between 2b and between the element isolation regions 52b and 52c. This first
The thickness of the gate insulating film 53 is, for example, 11.5 nm. Next, as shown in FIG. 13, an etching mask 54 made of a resist is formed on the upper surface of the semiconductor substrate 51 so as to cover one of the element isolation regions 52a and 52b. Thereafter, the first gate oxide film 53 between the element isolation regions 52b and 52c is etched by, for example, hydrogen fluoride (HF).
(See FIG. 12). At this time, the element isolation region 52
Part of the upper layer b and the upper layer of the element isolation region 52c are also etched away.
【０００４】そしてエッチングマスク５４をアッシャー
処理等により除去する。続いて図１４に示す如く、例え
ばフッ化水素（ＨＦ）等でいわゆるライトエッチングを
行って、素子分離領域５２ａ，５２ｂ間の第１ゲート絶
縁膜５３を所定の膜厚（例えば９ｎｍ）にエッチングす
る。このライトエッチングは素子分離領域５２ｂ，５２
ｃ間の半導体基板５１の上面に形成された自然酸化膜を
除去する効果もある。Then, the etching mask 54 is removed by an asher process or the like. Subsequently, as shown in FIG. 14, so-called light etching is performed using, for example, hydrogen fluoride (HF) or the like to etch the first gate insulating film 53 between the element isolation regions 52a and 52b to a predetermined thickness (for example, 9 nm). . This light etching is performed for the element isolation regions 52b, 52b.
There is also an effect of removing a natural oxide film formed on the upper surface of the semiconductor substrate 51 between the points c.
【０００５】次いで図１５に示すように、熱酸化法を用
いて、素子分離領域５２ａ，５２ｂ間、素子分離領域５
２ｂ，５２ｃ間にシリコン酸化膜よりなる第２ゲート絶
縁膜５５を形成する。そして、素子分離領域５２ａ，５
２ｂ間の膜厚が厚い方のゲート絶縁膜５６の膜厚を第１
ゲート絶縁膜５３と第２ゲート絶縁膜５５とを合わせて
例えば１６ｎｍに形成し、素子分離領域５２ｂ，５２ｃ
間の膜厚が薄い方の第２ゲート絶縁膜５５の膜厚を例え
ば１１ｎｍに形成する。[0005] Next, as shown in FIG. 15, the element isolation regions 5 a and 52 b are separated from each other by a thermal oxidation method.
A second gate insulating film 55 made of a silicon oxide film is formed between 2b and 52c. Then, the element isolation regions 52a, 5
The thickness of the gate insulating film 56 having a larger thickness between 2b and
The gate insulating film 53 and the second gate insulating film 55 are formed to have a total thickness of, for example, 16 nm, and the element isolation regions 52b and 52c are formed.
The thickness of the second gate insulating film 55 having a smaller thickness between them is formed, for example, to 11 nm.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記方
法によるゲート絶縁膜の形成方法で膜厚が厚い方のゲー
ト絶縁膜を形成するには、１１．５ｎｍの膜厚の第１ゲ
ート絶縁膜を形成し、その後２．５ｎｍだけエッチング
して膜厚を９ｎｍにする。続いて第２ゲート絶縁膜を形
成して１６ｎｍの膜厚を有する膜厚が厚い方のゲート絶
縁膜を形成する。このため、膜厚が厚い方のゲート絶縁
膜の膜厚を高精度に制御することが困難である。また、
膜厚が厚い方のゲート絶縁膜を形成する途中でエッチン
グを行うために、このゲート絶縁膜中に不純物が入り込
んで耐圧が劣化し、ゲート耐圧の信頼性が低下する。However, in order to form a thicker gate insulating film by the method for forming a gate insulating film according to the above method, a first gate insulating film having a thickness of 11.5 nm is formed. Then, the film is etched by 2.5 nm to a thickness of 9 nm. Subsequently, a second gate insulating film is formed, and a thicker gate insulating film having a thickness of 16 nm is formed. Therefore, it is difficult to control the thickness of the thicker gate insulating film with high accuracy. Also,
Since the etching is performed during the formation of the thicker gate insulating film, impurities enter the gate insulating film and the breakdown voltage is deteriorated, so that the reliability of the gate breakdown voltage is reduced.
【０００７】本発明は、膜厚精度と膜質とに優れた半導
体装置のゲート絶縁膜の製造方法を提供することを目的
とする。An object of the present invention is to provide a method of manufacturing a gate insulating film of a semiconductor device having excellent film thickness accuracy and film quality.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の製造方法である。す
なわち、半導体基板の上面に第１ゲート絶縁膜を形成
し、次いで第１ゲート絶縁膜の上面に第１ゲートを形成
する。その後第１ゲート両側面に第１サイドウォールを
形成し、第１ゲートおよび第１サイドウォールに覆われ
た部分の第１ゲート絶縁膜を除く第１ゲート絶縁膜を除
去してから、露出している半導体基板の上面と第１ゲー
トの表面とに第２ゲート絶縁膜を形成する。続いて第１
ゲート上を除く第２ゲート絶縁膜の上面に第２ゲートを
形成し、第２ゲート両側面に第２サイドウォールを形成
する。 SUMMARY OF THE INVENTION The present invention is a method for manufacturing a semiconductor device which has been made to achieve the above object. That is, a first gate insulating film is formed on the upper surface of the semiconductor substrate, and then a first gate is formed on the upper surface of the first gate insulating film. Then, first sidewalls are formed on both sides of the first gate.
Formed and covered by the first gate and the first sidewall.
After removing the first gate insulating film excluding the portion of the first gate insulating film , the second gate insulating film is formed on the exposed upper surface of the semiconductor substrate and the surface of the first gate. Then the first
A second gate is formed on the upper surface of the second gate insulating film except on the gate, and second sidewalls are formed on both side surfaces of the second gate
I do.
【０００９】[0009]
【作用】上記方法による半導体装置の製造方法では、各
第１，第２ゲート絶縁膜は別々でしかも１回の膜形成プ
ロセスで形成されるために、各ゲート絶縁膜の膜厚の制
御が容易になる。このため、ゲート絶縁膜は高精度な膜
厚に形成される。また第１、第２サイドウォールを形成
したことから、第１、第２ゲート絶縁膜端部は、第１、
第２サイドウォールによって第１、第２サイドウォール
成膜後のエッチング等の処理から保護される。そのた
め、第１、第２ゲート絶縁膜はサイドエッチングが生じ
たり不純物が侵入したりすることから保護されるので、
ゲート耐圧が確保されるとともにトランジスタの特性変
動（例えば閾値電圧Ｖthの変動）が抑えられる。よっ
て、高耐圧、高品質のゲート絶縁膜を形成することがで
きる。 In the method of manufacturing a semiconductor device according to the above method, since the first and second gate insulating films are formed separately and in a single film forming process, the thickness of each gate insulating film can be easily controlled. become. For this reason, the gate insulating film is formed to a highly accurate film thickness. In addition, since the first and second sidewalls are formed, the end portions of the first and second gate insulating films are the first and second gate insulating films.
The second sidewall protects the first and second sidewalls from processing such as etching after film formation. For this reason, the first and second gate insulating films are protected from side etching and intrusion of impurities.
The gate withstand voltage is ensured, and variation in transistor characteristics (for example , variation in threshold voltage Vth) is suppressed. Yo
To form a high-voltage, high-quality gate insulating film.
Wear.
【００１０】[0010]
【実施例】本発明に係る膜厚の異なるゲート絶縁膜を有
するゲートの製造方法の実施例を図１に示す流れ図によ
り説明する。ここでは、ゲート絶縁膜の形成を中心に述
べる。まず第１工程では、例えば熱酸化法により、半導
体基板１１の上面に第１ゲート絶縁膜１２を形成する。
続いて第２工程では、第１ゲート絶縁膜１２の上面に例
えば化学的気相成長法によりｐｏｌｙ−Ｓｉ膜を形成
し、このｐｏｌｙ−Ｓｉ膜の上面にホトリソグラフィー
技術によりエッチングマスクを形成して、その後ｐｏｌ
ｙ−Ｓｉ膜をエッチングし、ｐｏｌｙ−Ｓｉ膜よりなる
第１ゲート１３を形成する。その後第３工程では、露出
している第１ゲート絶縁膜１２（２点鎖線部分）を例え
ばエッチングにより除去する。次いで第４工程では、例
えば熱酸化法を用いて、露出している半導体基板１１の
上面と第１ゲート１２の表面とに第２ゲート絶縁膜１４
を形成する。続いて第５工程では、第１ゲート１３上を
除く第２ゲート絶縁膜１４の上面に前記第２工程と同様
にして第２ゲート１５を形成する。その後第６工程で
は、露出している第２ゲート絶縁膜１４（２点鎖線部
分）を例えばエッチングにより除去する。上記の如くし
て、異なる膜厚の第１，第２ゲート絶縁膜１２，１４が
形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A gate insulating film having different thicknesses according to the present invention is provided.
An embodiment of a method for manufacturing a gate will be described with reference to a flowchart shown in FIG. Here, the description focuses on the formation of the gate insulating film.
Bell. First, in the first step, the first gate insulating film 12 is formed on the upper surface of the semiconductor substrate 11 by, for example, a thermal oxidation method.
Subsequently, in a second step, a poly-Si film is formed on the upper surface of the first gate insulating film 12 by, for example, a chemical vapor deposition method, and an etching mask is formed on the upper surface of the poly-Si film by photolithography. And then pol
The y-Si film is etched to form a first gate 13 made of a poly-Si film. Thereafter, in a third step, the exposed first gate insulating film 12 (the portion indicated by the two-dot chain line) is removed by, for example, etching. Next, in a fourth step, a second gate insulating film 14 is formed on the exposed upper surface of the semiconductor substrate 11 and the surface of the first gate 12 by using, for example, a thermal oxidation method.
To form Subsequently, in a fifth step, a second gate 15 is formed on the upper surface of the second gate insulating film 14 except on the first gate 13 in the same manner as in the second step. Thereafter, in the sixth step, the exposed second gate insulating film 14 (the portion indicated by the two-dot chain line) is removed by, for example, etching. As described above, the first and second gate insulating films 12 and 14 having different thicknesses are formed.
【００１１】上記説明した方法を用いて本願発明の実施
例となるゲート絶縁膜の膜厚が異なる半導体装置を形成
する場合を図２ないし図１０により説明する。まず図２
に示すように、ＬＯＣＯＳ法により、半導体基板１１の
上層に素子分離領域２１ａ，２１ｂ，２１ｃを形成し
て、第１トランジスタ形成領域２２と第２トランジスタ
形成領域２３とを形成する。その後第１工程を用いて、
熱酸化法により、第１トランジスタ形成領域２２と第２
トランジスタ形成領域２３とにおける半導体基板１１の
上層に第１ゲート絶縁膜１２を形成する。この第１ゲー
ト絶縁膜１２の膜厚は例えば１６ｎｍに形成する。 Implementation of the present invention using the method described above
A case of forming a semiconductor device having an example of a different gate insulating film thickness will be described with reference to FIGS. First, FIG.
As shown in FIG. 7, element isolation regions 21a, 21b, and 21c are formed in the upper layer of the semiconductor substrate 11 by the LOCOS method, and a first transistor formation region 22 and a second transistor formation region 23 are formed. Then, using the first step,
The first transistor formation region 22 and the second transistor
The first gate insulating film 12 is formed in an upper layer of the semiconductor substrate 11 with the transistor formation region 23. The first gate insulating film 12 is formed to have a thickness of, for example, 16 nm.
【００１２】次いで図３に示す如く、例えば化学的気相
成長法により、第１ゲート絶縁膜１２側の全面に第１ゲ
ートを形成するためのポリシリコン（以下ｐｏｌｙ−Ｓ
ｉと記す）膜２４を形成する。その後ｐｏｌｙ−Ｓｉ膜
２４の上面にレジストを塗布してレジスト膜を形成し、
このレジスト膜に感光，現像処理を行ってエッチングマ
スク２５を形成する。Next, as shown in FIG. 3, polysilicon (hereinafter referred to as poly-S) for forming a first gate is formed on the entire surface on the first gate insulating film 12 side by, for example, a chemical vapor deposition method.
A film 24 is formed. Thereafter, a resist is applied to the upper surface of the poly-Si film 24 to form a resist film,
The resist film is exposed to light and developed to form an etching mask 25.
【００１３】そして第２工程を用いて、ｐｏｌｙ−Ｓｉ
膜２４をエッチングし、図４に示すように、第１トラン
ジスタ形成領域２２側の第１ゲート絶縁膜１２の上面に
ｐｏｌｙ−Ｓｉ膜（２４）よりなる第１ゲート１３を形
成する。その後エッチングマスク（２５）をアッシャー
処理等により除去する。Then, using the second step, poly-Si
The film 24 is etched to form a first gate 13 made of a poly-Si film (24) on the upper surface of the first gate insulating film 12 on the first transistor forming region 22 side, as shown in FIG. Thereafter, the etching mask (25) is removed by an asher treatment or the like.
【００１４】その後図５に示す如く、第１ゲート１３側
の全面にレジストを塗布してレジスト膜を形成し、この
レジスト膜に感光，現像処理を行って第２トランジスタ
形成領域２３を覆うレジストマスク（図示せず）を形成
する。このレジストマスクと素子分離領域２１ａないし
２１ｃと第１ゲート１３とをイオン注入マスクにして、
露出している半導体基板１１の上層にイオン注入を行
い、ＬＤＤ拡散層２６を形成する。その後化学的気相成
長法により、第１ゲート１３側の全面にシリコン酸化膜
２７（２点鎖線部分）を形成する。そして異方性エッチ
ングを行って、第１ゲート１３の両側にシリコン酸化膜
２７よりなる第１サイドウォール２８を形成する。そし
てレジストマスクをアッシャー処理等により除去するこ
の方法では、シリコン酸化膜２７を異方性エッチングす
ることにより、第３工程にあたる第１ゲート絶縁膜１２
のエッチングが同時に行われる。Thereafter, as shown in FIG. 5, a resist is applied to the entire surface on the side of the first gate 13 to form a resist film, and the resist film is exposed and developed to form a resist mask covering the second transistor formation region 23. (Not shown). Using the resist mask, the element isolation regions 21a to 21c, and the first gate 13 as an ion implantation mask,
Ion implantation is performed on the exposed upper layer of the semiconductor substrate 11 to form the LDD diffusion layer 26. Thereafter, a silicon oxide film 27 (two-dot chain line portion) is formed on the entire surface on the first gate 13 side by a chemical vapor deposition method. Then, anisotropic etching is performed to form first sidewalls 28 made of a silicon oxide film 27 on both sides of the first gate 13. In this method in which the resist mask is removed by asher treatment or the like, the silicon oxide film 27 is anisotropically etched to form the first gate insulating film 12 in the third step.
Are simultaneously performed.
【００１５】続いて図６に示すように、例えばフッ化水
素等でいわゆるライトエッチングを行って、半導体基板
１１の表層に形成されている自然酸化膜を除去する。そ
の後第４工程を用いて、熱酸化法により露出している半
導体基板１１の上面に、例えば膜厚が１１ｎｍの第２ゲ
ート絶縁膜１４を形成する。この第２ゲート絶縁膜１４
は、ｐｏｌｙ−Ｓｉ製の第１ゲート１３の上面にも形成
される。Subsequently, as shown in FIG. 6, so-called light etching is performed using, for example, hydrogen fluoride or the like to remove the natural oxide film formed on the surface layer of the semiconductor substrate 11. Thereafter, using a fourth step, a second gate insulating film 14 having a thickness of, for example, 11 nm is formed on the upper surface of the semiconductor substrate 11 exposed by the thermal oxidation method. This second gate insulating film 14
Is also formed on the upper surface of the first gate 13 made of poly-Si.
【００１６】次いで図７に示す如く、第２ゲート絶縁膜
１４側の全面に第２ゲートを形成するためのｐｏｌｙ−
Ｓｉ膜２９を形成する。その後ｐｏｌｙ−Ｓｉ膜２９上
に前記図３で説明したと同様の方法によりエッチングマ
スク３０を形成する。Next, as shown in FIG. 7, a poly-gate for forming a second gate is formed on the entire surface on the second gate insulating film 14 side.
An Si film 29 is formed. Thereafter, an etching mask 30 is formed on the poly-Si film 29 by a method similar to that described with reference to FIG.
【００１７】続いて第５工程を用いてエッチングを行
い、図８に示すように、第２ゲート形成領域２３の第２
ゲート絶縁膜１４の上面にｐｏｌｙ−Ｓｉ膜２９よりな
る第２ゲート１５を形成する。その後エッチングマスク
（３０）をアッシャー処理等により除去する。Subsequently, etching is performed using a fifth step, and as shown in FIG.
The second gate 15 made of the poly-Si film 29 is formed on the upper surface of the gate insulating film 14. Thereafter, the etching mask (30) is removed by an asher treatment or the like.
【００１８】その後図９に示す如く、第１，第２ゲート
１３，１５側の全面にレジストを塗布してレジスト膜を
形成し、このレジスト膜に感光，現像処理を行って第１
トランジスタ形成領域２２を覆うレジストマスク（図示
せず）を形成する。このレジストマスクと素子分離領域
２１ａないし２１ｃと第２ゲート１５とをイオン注入マ
スクにして、第２ゲート１５の両側に露出している半導
体基板１１の上層にイオン注入を行ってＬＤＤ拡散層３
１を形成する。あるいは、第１トランジスタ形成領域２
２にも、第２トランジスタ形成領域２３に行うイオン注
入のイオンが入っても機能上問題ない場合は、イオン注
入マスクを形成しないで全面にイオン注入を行う場合も
ある。その後化学的気相成長法により、第２ゲート１５
側の全面にシリコン酸化膜（図示せず）を形成してか
ら、全面を異方性エッチングして、第２ゲート１５の両
側にシリコン酸化膜よりなる第２サイドウォール３２を
形成する。このとき、露出している第２ゲート絶縁膜
（１４）も除去される。Thereafter, as shown in FIG. 9, a resist is applied to the entire surface on the first and second gates 13 and 15 side to form a resist film, and the resist film is exposed to light and developed to form a first resist.
A resist mask (not shown) covering the transistor formation region 22 is formed. Using the resist mask, the element isolation regions 21a to 21c, and the second gate 15 as an ion implantation mask, ions are implanted into the upper layer of the semiconductor substrate 11 exposed on both sides of the second gate 15 to form the LDD diffusion layer 3
Form one. Alternatively, the first transistor forming region 2
In the case of 2, the ion implantation may be performed on the entire surface without forming an ion implantation mask when there is no problem in function even if the ions for the ion implantation performed in the second transistor formation region 23 enter. Thereafter, the second gate 15 is formed by chemical vapor deposition.
After forming a silicon oxide film (not shown) on the entire surface on the side, the entire surface is anisotropically etched to form second sidewalls 32 made of a silicon oxide film on both sides of the second gate 15. At this time, the exposed second gate insulating film (14) is also removed.
【００１９】その後、図１０に示す如く、素子分離領域
２１ａないし２１ｃと第１，第２ゲート１３，１５と第
１，第２サイドウォール２８，３２とをイオン注入マス
クにして、各第１，第２サイドウォール２８，３２を介
した各第１，第２ゲート１３，１５の両側で露出してい
る半導体基板１１の上層にソース・ドレイン領域３３な
いし３６を形成する。そして、第１ゲート１３と第１ゲ
ート絶縁膜１２とソース・ドレイン拡散層３３，３４と
ＬＤＤ拡散層２６とよりなる第１トランジスタ１が形成
され、第２ゲート１５と第２ゲート絶縁膜１４とソース
・ドレイン拡散層３５，３６とＬＤＤ拡散層３１とより
なる第２トランジスタ２が形成される。Thereafter, as shown in FIG. 10, the first and second gates 13 and 15 and the first and second sidewalls 28 and 32 are used as ion implantation masks for the first and second element isolation regions 21a to 21c. Source / drain regions 33 to 36 are formed in the upper layer of the semiconductor substrate 11 exposed on both sides of each of the first and second gates 13 and 15 via the second sidewalls 28 and 32. Then, the first transistor 1 including the first gate 13, the first gate insulating film 12, the source / drain diffusion layers 33 and 34, and the LDD diffusion layer 26 is formed, and the second gate 15 and the second gate insulating film 14 are formed. The second transistor 2 including the source / drain diffusion layers 35 and 36 and the LDD diffusion layer 31 is formed.
【００２０】このように、第１，第２ゲート絶縁膜１
２，１４は一回の熱酸化によって形成されるために、設
計膜厚に対して高精度に形成される。また不純物を含ま
ない高純度のシリコン酸化膜が形成されるために、各第
１，第２ゲート絶縁膜１２，１４は高耐圧になる。As described above, the first and second gate insulating films 1
Since the layers 2 and 14 are formed by a single thermal oxidation, they are formed with high precision with respect to the designed film thickness. In addition, since a high-purity silicon oxide film containing no impurities is formed, each of the first and second gate insulating films 12 and 14 has a high breakdown voltage.
【００２１】上記製造方法において、前記図５で説明し
たＬＤＤ用拡散層２６を形成後、第１サイドウォール２
８の形成を行わないで、前記図６で説明した第２ゲート
絶縁膜１４を形成する。さらに、前記図７で説明したｐ
ｏｌｙ−Ｓｉ膜２９を形成し、その後前記図８で説明し
た第２ゲート１５を形成するときに異方性エッチングを
行って、図１１に示すように、第１ゲート１３の両側に
第２ゲート絶縁膜１４を介してｐｏｌｙ−Ｓｉ膜２９の
第１サイドウォール２８を形成することも可能である。
この場合には、第１サイドウォール２８がｐｏｌｙ−Ｓ
ｉ膜２９で形成されるために、ホットエレクトロンによ
るトランジスタの劣化を防ぐことができる。よってトラ
ンジスタの信頼性をさらに高めることが可能になる。In the above manufacturing method, after forming the LDD diffusion layer 26 described with reference to FIG.
8, the second gate insulating film 14 described with reference to FIG. 6 is formed. Further, p described in FIG.
After forming the poly-Si film 29, anisotropic etching is performed when the second gate 15 described with reference to FIG. 8 is formed, and the second gate 15 is formed on both sides of the first gate 13 as shown in FIG. The first sidewall 28 of the poly-Si film 29 can be formed via the insulating film 14.
In this case, the first sidewall 28 is made of poly-S
Since the transistor is formed by the i film 29, deterioration of the transistor due to hot electrons can be prevented. Therefore, the reliability of the transistor can be further improved.
【００２２】また前記図６において、第２ゲート１５を
形成するためのｐｏｌｙ−Ｓｉ膜２９の下面側は第２ゲ
ート絶縁膜１４と第１サイドウォール２８と各素子分離
領域２１ａないし２１ｃとが形成されているので、半導
体基板１１および第１ゲート１３の両方に対して絶縁状
態になっている。このため、ｐｏｌｙ−Ｓｉ膜２９を他
の配線として用いることができるので、配線の高集積化
が可能になる。In FIG. 6, the lower surface of the poly-Si film 29 for forming the second gate 15 is formed with a second gate insulating film 14, a first sidewall 28, and element isolation regions 21a to 21c. Therefore, both the semiconductor substrate 11 and the first gate 13 are insulated. For this reason, since the poly-Si film 29 can be used as another wiring, high integration of the wiring becomes possible.
【００２３】[0023]
【発明の効果】以上、説明したように本発明によれば、
各第１，第２ゲート絶縁膜を一回の処理で形成したの
で、各ゲート絶縁膜の膜厚の制御が容易になる。このた
め膜厚の精度を向上することができる。また膜形成中に
エッチング等の他の工程が介在しないので、不純物を含
有しない高品質のゲート絶縁膜が得られる。よって、ゲ
ート絶縁膜の耐圧を向上することができるので、このゲ
ート絶縁膜を用いて形成した半導体装置の信頼性の向上
が図れる。As described above, according to the present invention,
Since each of the first and second gate insulating films is formed by one process, it is easy to control the thickness of each gate insulating film. For this reason, the accuracy of the film thickness can be improved. Further, since other processes such as etching do not intervene during film formation, a high-quality gate insulating film containing no impurities can be obtained. Therefore, the withstand voltage of the gate insulating film can be improved, so that the reliability of a semiconductor device formed using the gate insulating film can be improved.
【図１】実施例の製造方法の流れ図である。FIG. 1 is a flowchart of a manufacturing method according to an embodiment.
【図２】実施例の製造工程図である。FIG. 2 is a manufacturing process diagram of the embodiment.
【図３】実施例の製造工程図である。FIG. 3 is a manufacturing process diagram of the embodiment.
【図４】実施例の製造工程図である。FIG. 4 is a manufacturing process diagram of the embodiment.
【図５】実施例の製造工程図である。FIG. 5 is a manufacturing process diagram of the embodiment.
【図６】実施例の製造工程図である。FIG. 6 is a manufacturing process diagram of the embodiment.
【図７】実施例の製造工程図である。FIG. 7 is a manufacturing process diagram of the embodiment.
【図８】実施例の製造工程図である。FIG. 8 is a manufacturing process diagram of the embodiment.
【図９】実施例の製造工程図である。FIG. 9 is a manufacturing process diagram of the embodiment.
【図１０】実施例の製造工程図である。FIG. 10 is a manufacturing process diagram of the embodiment.
【図１１】実施例の製造工程図である。FIG. 11 is a manufacturing process diagram of the example.
【図１２】従来例の製造工程図である。FIG. 12 is a manufacturing process diagram of a conventional example.
【図１３】従来例の製造工程図である。FIG. 13 is a manufacturing process diagram of a conventional example.
【図１４】従来例の製造工程図である。FIG. 14 is a manufacturing process diagram of a conventional example.
【図１５】従来例の製造工程図である。FIG. 15 is a manufacturing process diagram of a conventional example.
１１ 半導体基板 １２ 第１ゲート絶縁膜 １３ 第１ゲート １４ 第２ゲート絶縁膜 １５ 第２ゲート Reference Signs List 11 semiconductor substrate 12 first gate insulating film 13 first gate 14 second gate insulating film 15 second gate
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 29/78 H01L 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/088 H01L 21/8234 H01L 29/78 H01L 21/336
Claims (2)
形成する第１工程と、 前記第１ゲート絶縁膜の上面に第１ゲートを形成する第
２工程と、 前記第１ゲート両側面に第１サイドウォールを形成し、
前記第１ゲートおよび前記第１サイドウォールに覆われ
た部分の前記第１ゲート絶縁膜を除く当該第１ゲート絶
縁膜を除去する第３工程と、 露出している前記半導体基板の上面と前記第１ゲートの
表面とに第２ゲート絶縁膜を形成する第４工程と、 前記第１ゲート上を除く前記第２ゲート絶縁膜の上面に
第２ゲートを形成し、 前記第２ゲート両側面に第２サイドウォールを形成する
第５工程とを順次行うことを特徴とする半導体装置の製
造方法。A first step of forming a first gate insulating film on the upper surface of the semiconductor substrate; a second step of forming a first gate on the upper surface of the first gate insulating film; Forming a first sidewall,
A third step of removing the first gate insulating film except for the first gate insulating film in a portion covered by the first gate and the first sidewall; A fourth step of forming a second gate insulating film on the surface of the first gate; forming a second gate on the upper surface of the second gate insulating film except on the first gate; And a fifth step of forming two sidewalls is sequentially performed.
の上面に第１ゲートを形成した後、前記第１ゲートをマ
スクにして前記半導体基板にＬＤＤ拡散層を形成する工
程からなり、 前記第３工程は、前記第１ゲート両側面に第１サイドウ
ォールを形成し、前記第１ゲートおよび前記第１サイド
ウォールに覆われた部分の前記第１ゲート絶縁膜を除く
当該第１ゲート絶縁膜を除去する工程からなり、 前記第５工程は、前記第１ゲート上を除く前記第２ゲー
ト絶縁膜の上面に第２ゲートを形成した後、前記第２ゲ
ートをマスクにして前記半導体基板にＬＤＤ拡散層を形
成し、次に、前記第２ゲート両側面に第２サイドウォー
ルを形成する工程からなり、 前記第５工程後に、 前記第２ゲートおよび前記第２サイドウォールに覆われ
た部分の前記第２ゲート絶縁膜を除く前記第２ゲート絶
縁膜を除去する工程と、 前記第１ゲートおよび前記第１サイドウォールをマスク
にして選択的に前記第１トランジスタ形成領域にソース
・ドレイン拡散層を形成する工程と、 前記第２ゲートおよび前記第２サイドウォールをマスク
にして選択的に前記第２トランジスタ形成領域にソース
・ドレイン拡散層を形成する工程とを備えたことを特徴
とする請求項１記載の半導体装置の製造方法。2. The method according to claim 1, wherein the second step includes: forming a first gate on an upper surface of the first gate insulating film; and forming an LDD diffusion layer on the semiconductor substrate using the first gate as a mask. In the third step, a first sidewall is formed on both side surfaces of the first gate, and the first gate insulating film excluding the first gate insulating film in a portion covered by the first gate and the first sidewall. Removing the film; and forming the second gate on the upper surface of the second gate insulating film except on the first gate, and forming the second gate on the semiconductor substrate using the second gate as a mask. Forming an LDD diffusion layer, and then forming second sidewalls on both side surfaces of the second gate. After the fifth step, a portion covered by the second gate and the second sidewall is formed. The said Removing the second gate insulating film except for the gate insulating film, forming source and drain diffusion layers selectively to the first transistor formation region by said first gate and said first side wall as a mask 2. The semiconductor according to claim 1 , further comprising: selectively forming a source / drain diffusion layer in the second transistor formation region using the second gate and the second sidewall as a mask. Device manufacturing method.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-02-14 JP JP04301791A patent/JP3189284B2/en not_active Expired - Lifetime
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| US10317956B2 (en) | 2015-10-08 | 2019-06-11 | Samsung Electronics Co., Ltd. | Tray device and electronic device having the same |
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| JPH04260364A (en) | 1992-09-16 |
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