JPH08298290A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH08298290A JPH08298290A JP7103571A JP10357195A JPH08298290A JP H08298290 A JPH08298290 A JP H08298290A JP 7103571 A JP7103571 A JP 7103571A JP 10357195 A JP10357195 A JP 10357195A JP H08298290 A JPH08298290 A JP H08298290A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳ型ＦＥＴを有す
る半導体装置の構造及びその製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor device having a MOS type FET and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、デバイスの微細化によるホットキ
ャリア耐性劣化への対策と、駆動力向上とのトレードオ
フへの対応、または、消費電力の低減を目的とした電源
電圧の低電圧化への対応が必要とされ、同一チップ内
で、サイドウォール長（Ｎ- 層寄生抵抗領域の長さ）の
異なる２種類のトランジスタを形成することが必要とさ
れるようになってきている。2. Description of the Related Art In recent years, countermeasures against deterioration of hot carrier resistance due to device miniaturization and a trade-off between improvement of driving force, or reduction of power supply voltage for the purpose of reducing power consumption have been made. Correspondence is required, and it has become necessary to form two types of transistors having different sidewall lengths (lengths of N − layer parasitic resistance regions) in the same chip.
【０００３】図３はかかる従来のＭＯＳ型ＦＥＴを有す
る半導体装置の断面図、図４はその半導体装置の要部製
造工程断面図である。ここでは、上記したように同一チ
ップ内にサイドウォール長の異なる２種類のＮｃｈ型半
導体装置を例にとり、以下に説明する。 （１）まず、図４（Ａ）に示すように、シリコン基板１
に必要に応じたウェル、フィールド酸化膜２による素子
分離を行い、約１５０Åのゲート絶縁膜３、約２５００
Åのポリシリコン膜を生成する。その後、通常のゲート
ホトリソ・エッチングによりゲート電極４を形成する。
次に、ホットキャリア発生の低減を目的として、ＬＤＤ
層を形成するために、ゲート電極４をマスクにして、31
Ｐ+ を、３０ＫｅＶ、４×１０13ｉｏｎｓ／ｃｍ2 程度
の条件にてイオン注入して、ＬＤＤＮ- 層５を形成す
る。FIG. 3 is a cross-sectional view of a semiconductor device having such a conventional MOS FET, and FIG. 4 is a cross-sectional view of a main part manufacturing process of the semiconductor device. Here, two types of Nch type semiconductor devices having different sidewall lengths in the same chip as described above will be described as an example. (1) First, as shown in FIG. 4 (A), a silicon substrate 1
Element isolation by the well and field oxide film 2 as necessary, and a gate insulating film 3 of about 150 Å and about 2500
Å Polysilicon film is produced. After that, the gate electrode 4 is formed by normal gate photolithography etching.
Next, for the purpose of reducing the generation of hot carriers, LDD
To form the layer, and the gate electrode 4 as a mask, 31
P + is ion-implanted under the conditions of 30 KeV and 4 × 10 13 ions / cm 2 to form an LDDN − layer 5.
【０００４】（２）次いで、図４（Ｂ）に示すように、
第１サイドウォール膜として酸化膜６を約７００Å生成
し、ホトリソにより、必要部分のみ、レジスト７を形成
して、マスクされるようにして、第１ソース・ドレイン
層インプラとして、75Ａｓ+を１１０ＫｅＶ、５×１０
15ｉｏｎｓ／ｃｍ2 程度でイオン注入し、第１ソース・
ドレイン層（Ｎ+ 層）８を形成する。(2) Next, as shown in FIG.
An oxide film 6 of about 700 Å is formed as a first side wall film, and a resist 7 is formed only on a necessary portion by photolithography so as to be masked, and 75 As + is 110 KeV as a first source / drain layer implanter. 5 x 10
Ion implantation at about 15 ions / cm 2
A drain layer (N + layer) 8 is formed.
【０００５】（３）次に、図４（Ｃ）に示すように、レ
ジスト除去後、第２サイドウォール膜として、酸化膜９
を約２０００Å生成する。 （４）次に、図４（Ｄ）に示すように、サイドウォール
長が約２０００Åになるようエッチングする。その後、
アクティブ領域上にインプラマスク膜となる酸化膜１０
を約２００Åになるよう形成する。次に、前述の第１ソ
ース・ドレインインプラ時にマスクされていた部分に今
回はイオン注入されるように、レジストを堆積し、ホト
リソを行い、レジスト１１でマスクし、第２ソース・ド
レイン層インプラとして、75Ａｓ+ を４０ＫｅＶ、５×
１０15ｉｏｎｓ／ｃｍ2 程度でイオン注入し、第２ソー
ス・ドレイン層１２を形成する。(3) Next, as shown in FIG. 4C, after removing the resist, an oxide film 9 is formed as a second sidewall film.
About 2000Å is generated. (4) Next, as shown in FIG. 4D, etching is performed so that the sidewall length becomes about 2000 Å. afterwards,
Oxide film 10 serving as an implantation mask film on the active region
Is formed to be about 200Å. Next, a resist is deposited, photolithography is performed, and masking is performed with the resist 11 so as to be ion-implanted in the portion masked at the time of the first source / drain implantation described above, and the second source / drain layer implantation is performed. , 75 As + 40 KeV, 5 ×
Ions are implanted at about 10 15 ions / cm 2 to form the second source / drain layer 12.
【０００６】このようにして、図３に示すように、Ｎ-
層寄生抵抗領域長さの異なる２種類のＦＥＴを有する、
つまり、短い寄生抵抗領域ａと、長い寄生抵抗領域ｂと
を有するＭＯＳ型ＦＥＴＮｃｈ型半導体装置を得ること
ができる。[0006] In this way, as shown in FIG. 3, N -
Having two types of FETs having different lengths of layer parasitic resistance regions,
That is, it is possible to obtain a MOS FET Nch type semiconductor device having a short parasitic resistance region a and a long parasitic resistance region b.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来のＭＯＳ型ＦＥＴの製造方法及び構造では、第１
ソース・ドレインインプラで、短い第１のサイドウォー
ルを用いて拡散層を形成した後に、サイドウォールエッ
チングが行われるが、このとき、図５に示すように、被
エッチング膜である第１サイドウォール膜、及び第２サ
イドウォール膜と、ゲート酸化膜及びシリコン基板とで
は、エッチングの選択比が小さいために、シリコン基板
の欠損が生じる。However, in the conventional method and structure for manufacturing a MOS type FET described above, the first method is used.
In the source / drain implant, after forming the diffusion layer using the short first sidewall, sidewall etching is performed. At this time, as shown in FIG. 5, the first sidewall film that is the film to be etched is used. , And the second sidewall film, and the gate oxide film and the silicon substrate have a small etching selection ratio, so that the silicon substrate is damaged.
【０００８】すなわち、既にソース・ドレイン層のイオ
ン注入を行った短い寄生抵抗領域ａを有する側のトラン
ジスタは、拡散層の表面に欠損部分１３が生じることに
なり、拡散層抵抗が著しく増加し、駆動力の低下につな
がるといった問題があった。本発明は、上記問題点を解
決し、短い寄生抵抗領域を有する側のトランジスタの拡
散層の表面の欠損をなくし、拡散層抵抗が増加すること
のない寄生抵抗領域の長さの異なるＭＯＳ型半導体装置
及びその製造方法を提供することを目的とする。That is, in the transistor on the side having the short parasitic resistance region a in which the source / drain layers have been ion-implanted, the defective portion 13 is formed on the surface of the diffusion layer, and the diffusion layer resistance increases remarkably. There was a problem that the driving force was reduced. The present invention solves the above problems, eliminates defects in the surface of the diffusion layer of a transistor having a short parasitic resistance region, and prevents the diffusion layer resistance from increasing, and MOS type semiconductors having different lengths of the parasitic resistance region are provided. An object is to provide an apparatus and a manufacturing method thereof.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）同一チップ上に寄生抵抗領域の長さの異なるＭＯ
Ｓ型ＦＥＴを有する半導体装置において、ＭＯＳ型ＦＥ
Ｔ上に形成される第１サイドウォール膜と、この第１サ
イドウォール膜上に形成される窒化膜と、第２サイドウ
ォール膜のエッチングにより形成される第２サイドウォ
ールとを設けるようにしたものである。In order to achieve the above object, the present invention provides: (1) MOs having different lengths of parasitic resistance regions on the same chip.
In a semiconductor device having an S-type FET, a MOS-type FE
A first sidewall film formed on T, a nitride film formed on the first sidewall film, and a second sidewall formed by etching the second sidewall film. Is.
【００１０】（２）同一チップ上に寄生抵抗領域の長さ
の異なるＭＯＳ型ＦＥＴを有する半導体装置の製造方法
において、ゲート電極が形成されたチップ上に第１サイ
ドウォール膜を形成する工程と、長いＬＤＤ層寄生抵抗
領域が形成される側はマスクし、短いＬＤＤ層寄生抵抗
領域が形成される側に第１ソース・ドレイン形成のため
のイオン注入を行う工程と、前記マスクを除去し、前記
第１サイドウォール膜の上に窒化膜及び第２サイドウォ
ール酸化膜を堆積する工程と、前記窒化膜と酸化膜との
エッチングの選択比を利用して第２サイドウォール膜の
みをエッチングし、第２サイドウォールを形成する工程
と、前記短いＬＤＤ層寄生抵抗領域が形成される側はマ
スクし、前記長いＬＤＤ層寄生抵抗領域が形成される側
に第２ソース・ドレイン形成のためのイオン注入を行う
工程とを施すようにしたものである。(2) In a method of manufacturing a semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip, a step of forming a first sidewall film on the chip on which a gate electrode is formed, Masking the side on which the long LDD layer parasitic resistance region is formed, and performing ion implantation for forming the first source / drain on the side on which the short LDD layer parasitic resistance region is formed; and removing the mask, The step of depositing a nitride film and a second sidewall oxide film on the first sidewall film and the etching selectivity of the nitride film and the oxide film are used to etch only the second sidewall film. The step of forming two side walls, the side where the short LDD layer parasitic resistance region is formed is masked, and the second source region is formed on the side where the long LDD layer parasitic resistance region is formed. Is obtained so as to perform a step of performing ion implantation for in-formation.
【００１１】（３）同一チップ上に寄生抵抗領域の長さ
の異なるＭＯＳ型ＦＥＴを有する半導体装置において、
ＭＯＳ型ＦＥＴ上に形成される第１サイドウォール膜
と、この第１サイドウォール膜が残され、この第１サイ
ドウォール膜に選択的に形成されるポリシリコンからな
る第２のサイドウォールとを設けるようにしたものであ
る。(3) In a semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip,
A first sidewall film formed on the MOS type FET and a second sidewall made of polysilicon selectively formed on the first sidewall film are provided. It was done like this.
【００１２】（４）同一チップ上に寄生抵抗領域の長さ
の異なるＭＯＳ型ＦＥＴを有する半導体装置の製造方法
において、ゲート電極が形成されたチップ上に酸化膜か
らなる第１サイドウォール膜を形成する工程と、長いＬ
ＤＤ層寄生抵抗領域が形成される側はマスクし、短いＬ
ＤＤ層寄生抵抗領域が形成される側に第１ソース・ドレ
イン形成のためのイオン注入を行う工程と、前記マスク
を除去し、前記第１サイドウォール膜の上にポリシリコ
ン膜を堆積する工程と、前記ポリシリコン膜と酸化膜と
の選択比を利用して、前記ポリシリコン膜のみをエッチ
ングし、第２サイドウォールを形成する工程と、前記短
いＬＤＤ層寄生抵抗領域が形成される側はマスクし、前
記長いＬＤＤ層寄生抵抗領域が形成される側に第２ソー
ス・ドレイン形成のためのイオン注入を行う工程とを施
すようにしたものである。(4) In a method of manufacturing a semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip, a first sidewall film made of an oxide film is formed on the chip on which a gate electrode is formed. Process and long L
The side where the DD layer parasitic resistance region is formed is masked, and a short L
A step of performing ion implantation for forming the first source / drain on the side where the DD layer parasitic resistance region is formed; a step of removing the mask and depositing a polysilicon film on the first sidewall film. , A step of forming a second sidewall by etching only the polysilicon film by utilizing the selection ratio of the polysilicon film and the oxide film, and a mask on the side where the short LDD layer parasitic resistance region is formed. Then, the step of performing ion implantation for forming the second source / drain is performed on the side where the long LDD layer parasitic resistance region is formed.
【００１３】[0013]
（１）請求項１記載の同一チップ上に寄生抵抗領域の長
さの異なるＭＯＳ型ＦＥＴを有する半導体装置によれ
ば、サイドウォールのエッチング時、ゲート酸化膜及び
シリコン基板上には第１サイドウォール膜及び窒化膜は
エッチングされることなく残されているので、サイドウ
ォールのエッチングによるシリコン表面の欠損を防止す
ることができ、拡散層の抵抗は安定して、低い値となる
ので、高い駆動力を得ることができる。(1) According to the semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip according to claim 1, the first sidewall is formed on the gate oxide film and the silicon substrate during sidewall etching. Since the film and the nitride film are left without being etched, it is possible to prevent the silicon surface from being damaged by the etching of the side wall, and the resistance of the diffusion layer is stable and has a low value. Can be obtained.
【００１４】（２）請求項２記載の同一チップ上に寄生
抵抗領域の長さの異なるＭＯＳ型ＦＥＴを有する半導体
装置の製造方法によれば、サイドウォールのエッチング
時に、第２サイドウォール膜（酸化膜）とＣＶＤ窒化膜
との高い選択比により、第１サイドウォール膜以下のゲ
ート酸化膜及びシリコン基板のエッチングを防止するこ
とができる。(2) According to the method of manufacturing a semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip according to claim 2, the second sidewall film (oxidation) is formed at the time of etching the sidewall. Due to the high selection ratio between the film) and the CVD nitride film, etching of the gate oxide film and the silicon substrate below the first sidewall film can be prevented.
【００１５】従って、同様に安定した低抵抗の拡散層を
形成することが可能となり、高駆動力を有するトランジ
スタを得ることができる。また、この製造方法によれ
ば、窒化膜形成として、低温のＣＶＤを用いるので、熱
窒化膜やＲＴＮとは異なり、ＬＤＤＮ- 層や、既に注入
されている短いＮ-層寄生抵抗側のＮ+ 層の不純物プロ
ファイルに影響を与えることはなく、特性の変動をきた
すことはない。Therefore, it becomes possible to form a stable diffusion layer having a low resistance, and a transistor having a high driving force can be obtained. Further, according to this manufacturing method, since low temperature CVD is used for forming the nitride film, unlike the thermal nitride film and RTN, the LDDN − layer or the already implanted short N − layer N + on the parasitic resistance side is formed . It does not affect the impurity profile of the layer and does not change its characteristics.
【００１６】更に、従来のサイドウォールのエッチング
では、エッチング後、第２ソース・ドレイン層（Ｎ
+ 層）注入のために、インプラマスク膜として薄い酸化
膜を生成するようにしていたが、この製造方法では、第
１サイドウォール膜がエッチングされないので、これを
兼ねることが可能となり、工程の簡略化が可能となる。
また、このマスク酸化の省略は、熱処理の省略であるか
ら、既に注入されているＮ- 層や、Ｎ- 層寄生抵抗領域
の短い側のＮ+ 層の拡散を、従来よりも抑制することが
できる。従って、短チャネル効果抑制も期待できる。Further, in the conventional sidewall etching, after the etching, the second source / drain layer (N
(+ Layer) A thin oxide film was formed as an implantation mask film for implantation, but with this manufacturing method, the first sidewall film is not etched, so it is possible to serve as this, and the process is simplified. Can be realized.
Further, since the omission of the mask oxidation is the omission of the heat treatment, it is possible to suppress the diffusion of the already implanted N − layer or the N + layer on the shorter side of the N − layer parasitic resistance region than in the conventional case. it can. Therefore, suppression of the short channel effect can be expected.
【００１７】（３）請求項３記載の同一チップ上に寄生
抵抗領域の長さの異なるＭＯＳ型ＦＥＴを有する半導体
装置によれば、アクティブ面は、十分厚い（約７００
Å）第１サイドウォールの酸化膜で覆われており、その
上にポリシリコンからなる第２サイドウォールを有する
ようにしたので、シリコン表面の欠損を防止し、拡散層
の抵抗は安定して低い値となり、高い駆動力を得ること
ができる。(3) According to the semiconductor device having the MOS type FETs having different lengths of the parasitic resistance regions on the same chip according to claim 3, the active surface is sufficiently thick (about 700).
Å) Since the first side wall is covered with the oxide film and the second side wall made of polysilicon is formed on the oxide film, the silicon surface is prevented from being damaged and the resistance of the diffusion layer is stable and low. It becomes a value, and a high driving force can be obtained.
【００１８】（４）請求項４記載の同一チップ上に寄生
抵抗領域の長さの異なるＭＯＳ型ＦＥＴを有する半導体
装置の製造方法によれば、サイドウォールのエッチング
時は、第２サイドウォール膜のポリシリコンと、第１サ
イドウォール膜の酸化膜との選択比を利用して、第２サ
イドウォール膜のみをエッチングすることが可能となる
ことから、同様にシリコン表面の欠損を防止することが
できる。また、第１実施例における窒化膜生成を省略で
きるので、工程を簡略化することができる。(4) According to the method of manufacturing a semiconductor device having MOS type FETs having different parasitic resistance regions of different lengths on the same chip, the second sidewall film of the second sidewall film is formed when the sidewalls are etched. Since it is possible to etch only the second sidewall film by utilizing the selection ratio of polysilicon and the oxide film of the first sidewall film, it is possible to prevent the silicon surface from being damaged similarly. . Further, since the nitride film formation in the first embodiment can be omitted, the process can be simplified.
【００１９】[0019]
【実施例】本発明の実施例について図を参照しながら説
明する。図１は本発明の第１実施例を示すＭＯＳ型ＦＥ
Ｔ・Ｎｃｈ型半導体装置の断面図、図２はそのＭＯＳ型
ＦＥＴ・Ｎｃｈ型半導体装置の製造工程断面図である。
この実施例では、図１に示すように、第１サイドウォー
ル膜（酸化膜）２６上に、ＣＶＤ窒化膜２９を形成し、
ソース・ドレイン層形成のためのイオン注入時にも、第
１サイドウォール膜（酸化膜）２６はエッチングされな
い構造となっている。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a MOS type FE showing a first embodiment of the present invention.
FIG. 2 is a sectional view of the T / Nch type semiconductor device, and FIG. 2 is a sectional view of a manufacturing process of the MOS type FET / Nch type semiconductor device.
In this embodiment, as shown in FIG. 1, a CVD nitride film 29 is formed on the first sidewall film (oxide film) 26,
The first sidewall film (oxide film) 26 is not etched even during ion implantation for forming the source / drain layers.
【００２０】以下、本発明の第１実施例を示すＭＯＳ型
ＦＥＴ・Ｎｃｈ型半導体装置の製造方法を図２を参照し
ながら説明する。 （１）まず、図２（Ａ）に示すように、シリコン基板２
１に必要に応じたウェル、フィールド酸化膜２２による
素子分離を行い、約１５０Åのゲート絶縁膜２３、約２
５００Åのポリシリコンを生成する。その後、通常のゲ
ートホトリソ・エッチングによりゲート電極２４を形成
する。次に、ホットキャリア発生の低減を目的として、
31Ｐ+ を３０ＫｅＶ、４×１０13ｉｏｎｓ／ｃｍ2 程度
イオン注入を行い、ＬＤＤＮ- 層２５を形成する。その
後、第１サイドウォール膜としての酸化膜２６（約７０
０Å）を生成し、通常のホトリソ工程を経て、長サイド
ウォール側（Ｎ- 層寄生抵抗領域を長くする必要がある
側）をレジスト２７で覆い、第１ソース・ドレイン層
（Ｎ+ 層）インプラを、75Ａｓ+ 、１１０ＫｅＶ、５×
１０15ｉｏｎｓ／ｃｍ2 程度で行い、第１ソース・ドレ
イン層（Ｎ+ 層）２８を形成する。A method of manufacturing a MOS type FET / Nch type semiconductor device showing the first embodiment of the present invention will be described below with reference to FIG. (1) First, as shown in FIG. 2 (A), a silicon substrate 2
Element isolation by the well and field oxide film 22 as needed, and a gate insulating film 23 of about 150 Å, about 2
Produces 500Å polysilicon. After that, the gate electrode 24 is formed by normal gate photolithography etching. Next, in order to reduce the generation of hot carriers,
Ion implantation of 31 P + at 30 KeV and 4 × 10 13 ions / cm 2 is performed to form an LDDN − layer 25. After that, the oxide film 26 (about 70
0 Å) is generated, the long sidewall side (the side where the N − layer parasitic resistance region needs to be lengthened) is covered with a resist 27 through a normal photolithography process, and the first source / drain layer (N + layer) implant is performed. 75 As + , 110 KeV, 5 ×
The first source / drain layer (N + layer) 28 is formed at about 10 15 ions / cm 2 .
【００２１】（２）次いで、図２（Ｂ）に示すように、
通常のレジスト２７の除去後、第１ソース・ドレイン層
（Ｎ+ 層）２８や、ＬＤＤＮ- 層２５の分布に影響を与
えない低温処理のＣＶＤにより、第１サイドウォール膜
２６の上にＣＶＤ窒化膜２９を１５０Å程度堆積する。 （３）次に、図２（Ｃ）に示すように、第２サイドウォ
ール膜としての酸化膜３０を約２０００Åさらに堆積す
る。(2) Next, as shown in FIG.
After the normal resist 27 is removed, the first source / drain layer (N + layer) 28 and the LDDN − layer 25 are subjected to a low-temperature CVD process to perform CVD nitridation on the first sidewall film 26. The film 29 is deposited on the order of 150Å. (3) Next, as shown in FIG. 2C, an oxide film 30 as a second sidewall film is further deposited by about 2000Å.
【００２２】（４）次に、図２（Ｄ）に示すように、そ
の酸化膜３０を被膜として、酸化膜エッチャーにて、サ
イドウォールエッチングを行い、第２サイドウォール３
１を形成する。サイドウォール長は、０．２μｍ程度と
なる。その後、第１ソース・ドレイン層（Ｎ+ 層）のイ
オン注入とは逆に、レジスト３２が残るようホトリソ工
程を経て、Ｎ- 層寄生抵抗領域を長くすべき所のみに第
２ソース・ドレイン層（Ｎ+ 層）インプラ、75Ａｓ+ を
１１０ＫｅＶ、５×１０15ｉｏｎｓ／ｃｍ2 程度を行
い、第２ソース・ドレイン層（Ｎ+ 層）３３を形成す
る。(4) Next, as shown in FIG. 2D, the oxide film 30 is used as a film to perform sidewall etching with an oxide film etcher to form the second sidewall 3
1 is formed. The sidewall length is about 0.2 μm. Then, contrary to the ion implantation of the first source / drain layer (N + layer), a photolithography process is performed so that the resist 32 remains, and the second source / drain layer is formed only at the place where the N − layer parasitic resistance region should be lengthened. (N + layer) Implanter, 75 As + is applied at 110 KeV and 5 × 10 15 ions / cm 2 to form the second source / drain layer (N + layer) 33.
【００２３】この場合、短いＮ- 層寄生抵抗領域ａ（第
１ソース・ドレインインプラにより形成）は、ソース・
ドレインの片側で約０．１μｍ、長いＮ- 層寄生抵抗領
域ｂ（第２ソース・ドレインインプラにより形成）は、
約０．２３μｍ程度となる。このように構成したので、
ＣＶＤ窒化膜２９及び第１サイドウォール膜としての酸
化膜２６はエッチングされずに残り、アクティブ面、ゲ
ート側面、ゲート上面を均一に覆う。In this case, the short N − layer parasitic resistance region a (formed by the first source / drain implantation) is
A long N − layer parasitic resistance region b (formed by the second source / drain implanter) of about 0.1 μm on one side of the drain is
It is about 0.23 μm. I configured it like this,
The CVD nitride film 29 and the oxide film 26 as the first sidewall film remain without being etched and uniformly cover the active surface, the gate side surface, and the gate upper surface.
【００２４】したがって、短い寄生抵抗領域ａを有する
側のトランジスタの拡散層の表面の欠損をなくし、拡散
層抵抗が増加することのない寄生抵抗領域の長さの異な
るＭＯＳ型半導体装置を得ることができる。図６は本発
明の第２実施例を示すＭＯＳ型ＦＥＴ・Ｎｃｈ型半導体
装置の断面図、図７はそのＭＯＳ型ＦＥＴ・Ｎｃｈ型半
導体装置の製造工程断面図である。Therefore, it is possible to eliminate defects on the surface of the diffusion layer of the transistor on the side having the short parasitic resistance region a and obtain a MOS type semiconductor device having different lengths of the parasitic resistance region without increasing the resistance of the diffusion layer. it can. FIG. 6 is a sectional view of a MOS type FET.Nch type semiconductor device showing a second embodiment of the present invention, and FIG. 7 is a manufacturing process sectional view of the MOS type FET.Nch type semiconductor device.
【００２５】この実施例において、第１サイドウォール
膜としては酸化膜４６、第２サイドウォール膜としては
ポリシリコン膜４９が用いられ、このポリシリコン膜４
９はエッチングされて、第２サイドウォール５０（図６
参照）となるが、第１サイドウォール膜４６は、ほぼエ
ッチングされず、アクティブ面、ゲート側面、ゲート上
面を均一に覆う。In this embodiment, an oxide film 46 is used as the first side wall film, and a polysilicon film 49 is used as the second side wall film.
9 is etched to form the second sidewall 50 (see FIG. 6).
However, the first sidewall film 46 is not substantially etched and uniformly covers the active surface, the gate side surface, and the gate upper surface.
【００２６】以下、本発明の第２実施例を示すＭＯＳ型
ＦＥＴ・Ｎｃｈ型半導体装置の製造方法を図７を参照し
ながら説明する。 （１）まず、図７（Ａ）に示すように、シリコン基板４
１に必要に応じたウェル、フィールド酸化膜４２による
素子分離を行い、約１５０Åのゲート絶縁膜４３、約２
５００Åのポリシリコンを生成する。その後、通常のゲ
ートホトリソ・エッチングによりゲート電極４４を形成
する。次に、ホットキャリア発生の低減を目的として、
31Ｐ+ を３０ＫｅＶ、４×１０13ｉｏｎｓ／ｃｍ2 程度
イオン注入を行い、ＬＤＤＮ- 層４５を形成する。その
後、第１サイドウォール膜としての酸化膜４６（約７０
０Å）を生成し、通常のホトリソ工程を経て、長サイド
ウォール側（Ｎ- 層寄生抵抗領域を長くする必要がある
側）をレジスト４７で覆い、第１ソース・ドレイン層
（Ｎ+ 層）インプラを、75Ａｓ+ 、１１０ＫｅＶ、５×
１０15ｉｏｎｓ／ｃｍ2 程度で行い、第１ソース・ドレ
イン層（Ｎ+ 層）４８を形成する。A method of manufacturing a MOS type FET / Nch type semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG. (1) First, as shown in FIG.
1 separates the well and the field oxide film 42 as required, and the gate insulating film 43 of about 150 Å, about 2
Produces 500Å polysilicon. After that, the gate electrode 44 is formed by normal gate photolithography etching. Next, in order to reduce the generation of hot carriers,
Ion implantation of 31 P + at about 30 KeV and 4 × 10 13 ions / cm 2 is performed to form an LDDN − layer 45. After that, the oxide film 46 (about 70
0 Å) is generated, the long sidewall side (the side where the N − layer parasitic resistance region needs to be lengthened) is covered with a resist 47 through a normal photolithography process, and the first source / drain layer (N + layer) implant is performed. 75 As + , 110 KeV, 5 ×
The first source / drain layer (N + layer) 48 is formed at about 10 15 ions / cm 2 .
【００２７】（２）次に、図７（Ｂ）に示すように、レ
ジスト４７の除去を行った後、第２サイドウォール膜と
してのポリシリコン膜４９を約２０００Å堆積する （３）次いで、図７（Ｃ）に示すように、第２サイドウ
ォールとしてのポリシリコン膜４９を被膜として、ポリ
シリコンエッチャーにて、サイドウォールエッチングを
行い、第２サイドウォール５０を形成する。このサイド
ウォール長は約０．２μｍとなる。その後、第１ソース
・ドレイン層（Ｎ+ 層）インプラとは逆に、レジスト５
１が残るようホトリソ工程を経て、Ｎ- 層寄生抵抗領域
を長くすべき所のみに第２ソース・ドレイン層（Ｎ
+ 層）インプラ、75Ａｓ+ を１１０ＫｅＶ、５×１０15
ｉｏｎｓ／ｃｍ2 程度を行い、第２ソース・ドレイン層
（Ｎ+層）５２を形成する。(2) Next, as shown in FIG. 7B, after removing the resist 47, a polysilicon film 49 as a second sidewall film is deposited by about 2000 liters (3) As shown in FIG. 7C, sidewall etching is performed with a polysilicon etcher using the polysilicon film 49 as the second sidewall as a film to form the second sidewall 50. This sidewall length is about 0.2 μm. After that, in contrast to the first source / drain layer (N + layer) implantation, the resist 5
Through the photolithographic process so that 1 remains, N - layer parasitic resistance region where to be long only in the second source-drain layer (N
+ Layer) Implant, 75 As + at 110 KeV, 5 × 10 15
ions / cm 2 to form the second source / drain layer (N + layer) 52.
【００２８】この場合、短いＮ- 層寄生抵抗領域ａ（第
１ソース・ドレインインプラにより形成）は、ソース・
ドレインの片側で、約０．１μｍ、長いＮ- 層寄生抵抗
領域ｂ（第２ソース・ドレインインプラにより形成）
は、約０．２３μｍ程度となる。なお、本発明は上記実
施例に限定されるものではなく、本発明の趣旨に基づい
て種々の変形が可能であり、これらを本発明の範囲から
排除するものではない。In this case, the short N - layer parasitic resistance region a (formed by the first source / drain implanter) is
About 0.1 μm long on one side of the drain, N − layer parasitic resistance region b (formed by the second source / drain implanter)
Is about 0.23 μm. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００２９】[0029]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、サイドウォールの
エッチング時、ゲート酸化膜及びシリコン基板上には第
１サイドウォール膜及び窒化膜はエッチングされること
なく残されているので、サイドウォールのエッチングに
よるシリコン表面の欠損を防止することができ、拡散層
の抵抗は安定して、低い値となるので、高い駆動力を得
ることができる。As described in detail above, according to the present invention, the following effects can be achieved. (1) According to the first aspect of the invention, when the sidewall is etched, the first sidewall film and the nitride film are left on the gate oxide film and the silicon substrate without being etched. Since it is possible to prevent the silicon surface from being damaged by the etching, and the resistance of the diffusion layer is stable and has a low value, a high driving force can be obtained.
【００３０】（２）請求項２記載の発明によれば、サイ
ドウォールのエッチング時に、第２サイドウォール膜
（酸化膜）とＣＶＤ窒化膜との高い選択比により、第１
サイドウォール膜以下のゲート酸化膜及びシリコン基板
のエッチングを防止することができる。従って、同様に
安定した低抵抗の拡散層を形成することが可能となり、
高駆動力を有するトランジスタを得ることができる。(2) According to the second aspect of the present invention, at the time of etching the side wall, the first side wall film (oxide film) and the CVD nitride film have a high selection ratio.
It is possible to prevent the gate oxide film below the sidewall film and the silicon substrate from being etched. Therefore, it becomes possible to form a stable low resistance diffusion layer as well,
A transistor having high driving force can be obtained.
【００３１】また、この製造方法によれば、窒化膜形成
として、低温のＣＶＤを用いるので、熱窒化膜やＲＴＮ
とは異なり、ＬＤＤＮ- 層や、既に注入されている短い
Ｎ-層寄生抵抗側のＮ+ 層の不純物プロファイルに影響
を与えることはなく、特性の変動をきたすことはない。
更に、従来のサイドウォールのエッチングでは、エッチ
ング後、第２ソース・ドレイン層（Ｎ+ 層）注入のため
に、インプラマスク膜として薄い酸化膜を生成するよう
にしていたが、この製造方法では、第１サイドウォール
膜がエッチングされないので、これを兼ねることが可能
となり、工程の簡略化が可能となる。Further, according to this manufacturing method, since low temperature CVD is used for forming the nitride film, a thermal nitride film or RTN is used.
Unlike the above, it does not affect the impurity profile of the LDDN − layer or the already implanted short N − layer parasitic resistance side N + layer, and does not cause fluctuations in characteristics.
Further, in the conventional sidewall etching, a thin oxide film is formed as an implantation mask film for the implantation of the second source / drain layer (N + layer) after the etching. Since the first sidewall film is not etched, it can also serve as this, and the process can be simplified.
【００３２】また、このマスク酸化の省略は、熱処理の
省略であるから、既に注入されているＮ- 層や、Ｎ- 層
寄生抵抗領域の短い側のＮ+ 層の拡散を従来よりも抑制
することができる。従って、短チャネル効果抑制も期待
できる。 （３）請求項３記載の発明によれば、アクティブ面は、
十分厚い（約７００Å）第１サイドウォールの酸化膜で
覆われており、その上にポリシリコンからなる第２サイ
ドウォールを有するようにしたので、シリコン表面の欠
損を防止し、拡散層の抵抗は安定して低い値となり、高
い駆動力を得ることができる。Further, since the omission of the mask oxidation is the omission of the heat treatment, the diffusion of the already implanted N − layer or the N + layer on the short side of the N − layer parasitic resistance region is suppressed more than before. be able to. Therefore, suppression of the short channel effect can be expected. (3) According to the invention of claim 3, the active surface is
It is covered with a sufficiently thick (about 700 Å) oxide film on the first side wall, and has a second side wall made of polysilicon on it, so that the silicon surface is prevented from being damaged and the resistance of the diffusion layer is reduced. A stable low value can be obtained and a high driving force can be obtained.
【００３３】（４）請求項４記載の発明によれば、サイ
ドウォールのエッチング時は、第２サイドウォール膜の
ポリシリコンと、第１サイドウォール膜の酸化膜との選
択比を利用して、第２サイドウォール膜のみをエッチン
グすることが可能となることから、同様にシリコン表面
の欠損を防止することができる。また、第１実施例にお
ける窒化膜生成を省略できるので、工程を簡略化するこ
とができる。(4) According to the invention described in claim 4, during the etching of the sidewalls, the selectivity of the polysilicon of the second sidewall film and the oxide film of the first sidewall film is utilized, Since it becomes possible to etch only the second sidewall film, it is possible to prevent the silicon surface from being damaged. Further, since the nitride film formation in the first embodiment can be omitted, the process can be simplified.
【図１】本発明の第１実施例を示すＭＯＳ型ＦＥＴ・Ｎ
ｃｈ型半導体装置の断面図である。FIG. 1 is a MOS type FET.N showing a first embodiment of the present invention.
It is a sectional view of a ch-type semiconductor device.
【図２】本発明の第１実施例を示すＭＯＳ型ＦＥＴ・Ｎ
ｃｈ型半導体装置の製造工程断面図である。FIG. 2 is a MOS type FET · N showing a first embodiment of the present invention.
It is a manufacturing process sectional view of a ch-type semiconductor device.
【図３】従来のＭＯＳ型ＦＥＴを有する半導体装置の断
面図である。FIG. 3 is a cross-sectional view of a semiconductor device having a conventional MOS FET.
【図４】従来のＭＯＳ型ＦＥＴを有する半導体装置の要
部製造工程断面図である。FIG. 4 is a sectional view of a main part manufacturing step of a semiconductor device having a conventional MOS FET.
【図５】従来のＭＯＳ型ＦＥＴを有する半導体装置の問
題点説明図である。FIG. 5 is a diagram illustrating a problem of a conventional semiconductor device having a MOS FET.
【図６】本発明の第２実施例を示すＭＯＳ型ＦＥＴ・Ｎ
ｃｈ型半導体装置の断面図である。FIG. 6 is a MOS type FET · N showing a second embodiment of the present invention.
It is a sectional view of a ch-type semiconductor device.
【図７】本発明の第２実施例を示すＭＯＳ型ＦＥＴ・Ｎ
ｃｈ型半導体装置の製造工程断面図である。FIG. 7 is a MOS type FET · N showing a second embodiment of the present invention.
It is a manufacturing process sectional view of a ch-type semiconductor device.
２１，４１ シリコン基板 ２２，４２ フィールド酸化膜 ２３，４３ ゲート絶縁膜 ２４，４４ ゲート電極 ２５，４５ ＬＤＤＮ- 層 ２６，４６ 第１サイドウォール膜（酸化膜） ２７，３２，４７，５１ レジスト ２８，４８ 第１ソース・ドレイン層（Ｎ+ 層） ２９ ＣＶＤ窒化膜 ３０ 第２サイドウォール膜（酸化膜） ３１，５０ 第２サイドウォール ３３，５２ 第２ソース・ドレイン層（Ｎ+ 層） ４９ 第２サイドウォール膜（ポリシリコン膜）21, 41 Silicon substrate 22, 42 Field oxide film 23, 43 Gate insulating film 24, 44 Gate electrode 25, 45 LDDN - layer 26, 46 First sidewall film (oxide film) 27, 32, 47, 51 Resist 28, 48 First Source / Drain Layer (N + Layer) 29 CVD Nitride Film 30 Second Sidewall Film (Oxide Film) 31, 50 Second Sidewall 33, 52 Second Source / Drain Layer (N + Layer) 49 Second Sidewall film (polysilicon film)
Claims (4)
なるＭＯＳ型ＦＥＴを有する半導体装置において、
（ａ）ＭＯＳ型ＦＥＴ上に形成される第１サイドウォー
ル膜と、（ｂ）該第１サイドウォール膜上に形成される
窒化膜と、（ｃ）第２サイドウォール膜のエッチングに
より形成される第２サイドウォールとを有する半導体装
置。1. A semiconductor device having MOS FETs having different lengths of parasitic resistance regions on the same chip,
(A) A first sidewall film formed on the MOS FET, (b) a nitride film formed on the first sidewall film, and (c) formed by etching the second sidewall film. A semiconductor device having a second sidewall.
なるＭＯＳ型ＦＥＴを有する半導体装置の製造方法にお
いて、（ａ）ゲート電極が形成されたチップ上に第１サ
イドウォール膜を形成する工程と、（ｂ）長いＬＤＤ層
寄生抵抗領域が形成される側はマスクし、短いＬＤＤ層
寄生抵抗領域が形成される側に第１ソース・ドレイン形
成のためのイオン注入を行う工程と、（ｃ）前記マスク
を除去し、前記第１サイドウォール膜の上に窒化膜及び
第２サイドウォール酸化膜を堆積する工程と、（ｄ）前
記窒化膜と酸化膜とのエッチングの選択比を利用して第
２サイドウォール膜のみをエッチングし、第２サイドウ
ォールを形成する工程と、（ｅ）前記短いＬＤＤ層寄生
抵抗領域が形成される側はマスクし、前記長いＬＤＤ層
寄生抵抗領域が形成される側に第２ソース・ドレイン形
成のためのイオン注入を行う工程とを施すことを特徴と
する半導体装置の製造方法。2. A method of manufacturing a semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip, wherein (a) a step of forming a first sidewall film on a chip having a gate electrode formed thereon. And (b) a step of masking the side on which the long LDD layer parasitic resistance region is formed, and performing ion implantation for forming the first source / drain on the side on which the short LDD layer parasitic resistance region is formed, ) Utilizing a step of removing the mask and depositing a nitride film and a second sidewall oxide film on the first sidewall film, and (d) an etching selection ratio between the nitride film and the oxide film. Forming a second sidewall by etching only the second sidewall film; and (e) masking the side where the short LDD layer parasitic resistance region is formed, forming the long LDD layer parasitic resistance region. And a step of performing ion implantation for forming the second source / drain on the side to be exposed.
なるＭＯＳ型ＦＥＴを有する半導体装置において、
（ａ）ＭＯＳ型ＦＥＴ上に形成される第１サイドウォー
ル膜と、（ｂ）該第１サイドウォール膜が残され、該第
１サイドウォール膜に選択的に形成されるポリシリコン
からなる第２のサイドウォールとを有する半導体装置。3. A semiconductor device having MOS type FETs having different lengths of parasitic resistance regions on the same chip,
(A) a first side wall film formed on the MOS type FET, and (b) a second side wall made of polysilicon which is left on the first side wall film and is selectively formed on the first side wall film. And a semiconductor device having a sidewall.
なるＭＯＳ型ＦＥＴを有する半導体装置の製造方法にお
いて、（ａ）ゲート電極が形成されたチップ上に酸化膜
からなる第１サイドウォール膜を形成する工程と、
（ｂ）長いＬＤＤ層寄生抵抗領域が形成される側はマス
クし、短いＬＤＤ層寄生抵抗領域が形成される側に第１
ソース・ドレイン形成のためのイオン注入を行う工程
と、（ｃ）前記マスクを除去し、前記第１サイドウォー
ル膜の上にポリシリコン膜を堆積する工程と、（ｄ）前
記ポリシリコン膜と酸化膜との選択比を利用して、前記
ポリシリコン膜のみをエッチングし、第２サイドウォー
ルを形成する工程と、（ｅ）前記短いＬＤＤ層寄生抵抗
領域が形成される側はマスクし、前記長いＬＤＤ層寄生
抵抗領域が形成される側に第２ソース・ドレイン形成の
ためのイオン注入を行う工程とを施すことを特徴とする
半導体装置の製造方法。4. A method of manufacturing a semiconductor device having MOS type FETs having different parasitic resistance regions of different lengths on the same chip, comprising: (a) a first sidewall film made of an oxide film on a chip on which a gate electrode is formed. A step of forming
(B) The side where the long LDD layer parasitic resistance region is formed is masked, and the first side is masked on the side where the short LDD layer parasitic resistance region is formed.
Ion implantation for source / drain formation, (c) removing the mask, depositing a polysilicon film on the first sidewall film, and (d) oxidizing the polysilicon film and the oxide film. A step of etching only the polysilicon film to form a second sidewall by utilizing a selection ratio with respect to the film; and (e) masking the side where the short LDD layer parasitic resistance region is formed and setting the long side. And a step of performing ion implantation for forming the second source / drain on the side where the LDD layer parasitic resistance region is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103571A JPH08298290A (en) | 1995-04-27 | 1995-04-27 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103571A JPH08298290A (en) | 1995-04-27 | 1995-04-27 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298290A true JPH08298290A (en) | 1996-11-12 |
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|---|---|---|---|
| JP7103571A Withdrawn JPH08298290A (en) | 1995-04-27 | 1995-04-27 | Semiconductor device and its manufacture |
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| Country | Link |
|---|---|
| JP (1) | JPH08298290A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096421A1 (en) * | 2002-05-14 | 2003-11-20 | Sony Corporation | Semiconductor device and its manufacturing method, and electronic device |
| KR100422519B1 (en) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | Method for manufacturing of semiconductor device |
-
1995
- 1995-04-27 JP JP7103571A patent/JPH08298290A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7235835B2 (en) | 2002-05-14 | 2007-06-26 | Sony Corporation | Semiconductor device and its manufacturing method, and electronic device |
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| US7884407B2 (en) | 2002-05-14 | 2011-02-08 | Sony Corporation | Semiconductor device, its manufacturing method and electronic apparatus thereof |
| US9748289B2 (en) | 2002-05-14 | 2017-08-29 | Sony Semiconductor Solutions Corporation | Semiconductor device, its manufacturing method and electronic apparatus thereof |
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