JP3186276B2

JP3186276B2 - 温度検知回路およびダイナミック・ランダムアクセス・メモリ装置

Info

Publication number: JP3186276B2
Application number: JP33841092A
Authority: JP
Inventors: 博茂平野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1992-01-21
Filing date: 1992-12-18
Publication date: 2001-07-11
Anticipated expiration: 2016-07-11
Also published as: JPH05266658A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、温度検知回路およびダ
イナミック・ランダムアクセス・メモリ装置に関するも
のである。

【０００２】

【従来の技術】ダイナミック・ランダムアクセス・メモ
リ（以下、ＤＲＡＭと呼ぶ）はメモリセル容量に電荷を
蓄えることによりデータを記憶するものである。この容
量に蓄えられた電荷は時間がたつと、基板等にリークし
データが保持できなくなる。このためある一定時間毎に
再書き込みするリフレッシュ動作が必要である。

【０００３】通常はリフレッシュ動作は外部制御信号を
与えることで行なっている。このリフレッシュ動作を内
部で自動的に発生される内部制御信号で行なわれるよう
にしたものをセルフリフレッシュ機能と呼ぶ。

【０００４】最近、ＤＲＡＭの用途が広がり、特にバッ
テリーバックアップ機能をもったセットに利用するため
にＤＲＡＭの要望が高まりつつある。このような中でセ
ルフリフレッシュ機能を有し、そのセルフリフレッシュ
機能時の消費電力が少ないものが望まれている。ここで
は、従来のセルフリフレッシュ機能を有したＤＲＡＭと
して電子情報通信学会技術研究報告Ｖｏｌ．９１ No.６
４（ＳＤＭ９１−１０〜２２）ｐｐ．５１−５７に掲載
された従来例について図３１の回路概念図と、図３２の
信号波形図とを参照しながら説明する。

【０００５】これらを用いてその動作について簡単に説
明する。プリチャージ信号φＰにより、１ｋビットのダ
ミーメモリセルをプリチャージする。このときφＥが論
理電圧“Ｈ”となり、時間Ｔ１を発生するタイマーが動
作する。このＴ１の間隔でリフレッシュ回数（ＮＣＹ
Ｃ）分のリフレッシュ動作が行われる。この後、信号φ
ＰおよびφＥは論理電圧“Ｌ”にリセットされる。この
ようにリセットされると同時にダミーメモリセルのノー
ドＶＮのリークが始まる。ノードＶＮの電圧がリファレ
ンスレベルＶＲＥＦに達すると、再びφＥ，φＰは論理
電圧“Ｈ”となり、以降同じ動作を繰り返す。このノー
ドＶＮがリークしている期間がＴ２であり、セルフリフ
レッシュ周期時間と呼ぶ。このようにセルフリフレッシ
ュ機能を有したＤＲＡＭは低温になるとセルフリフレッ
シュ周期時間が長くなる。

【０００６】ＤＲＡＭのリフレッシュ動作時の消費電流
Ｉは、動作時に関する消費電流をＩＡＣ、待機時（非動
作時）の消費電流をＩＤＣ、リフレッシュ周期時間をＴ
とすると、Ｉ＝ＩＡＣ／Ｔ＋ＩＤＣで表わされ、リフレ
ッシュ周期時間Ｔを長くするとリフレッシュ動作時の消
費電流Ｉは減少する。

【０００７】この従来のセルフリフレッシュ機能を有し
たＤＲＡＭでは、１ｋビットのダミーメモリセルに蓄え
られた電荷のリーク速度の温度依存性を利用する。低温
になるとセルフリフレッシュ周期時間を長くし、低温時
の消費電流を少なくしようとしたものである。図３３
に、温度とセルフリフレッシュ機能時のセルフリフレッ
シュ周期およびＤＲＡＭとのメモリセルのデータ保持時
間の関係図を示す。ＤＲＡＭのメモリセルのデータ保持
時間は多くのメモリセルのうちのデータ保持時間が最少
となるメモリセルのデータ保持時間で決まる。高温にな
ると非常にデータ保持時間が短くなるメモリセルがあ
る。このため、この図のようにセルフリフレッシュ周期
時間の温度依存性よりデータ保持時間の温度依存性が大
きくなる場合がある。

【０００８】また、特開平３−２０７０８４号には周囲
温度にあわせてリフレッシュ周期を変えることのできる
ダイナミック・ランダムアクセス・メモリ装置が示され
ている。この装置について図３４を参照しながら説明す
る。電源電圧と接地電圧との間に直列に抵抗Ｒ１と温度
可変型抵抗ＶＲ１が接続されている。また同様に電源電
圧と接地電圧との間に抵抗Ｒ２と抵抗Ｒ３と抵抗Ｒ４と
が接続されている。抵抗Ｒ１と温度可変型抵抗ＶＲ１と
の接続点の信号は２つのコンパレータ１、２に入力され
ている。また、抵抗Ｒ２と抵抗Ｒ３との接続点の信号は
ノードＮ１を介してコンパレータ１に、抵抗Ｒ３と抵抗
Ｒ４との接続点からの信号はノードＮ２を介してコンパ
レータ２に入力されている。コンパレータ１、２の出力
はそれぞれ出力Ｓ１、Ｓ２としている。このようにして
２つのコンパレータ１、２によって出力された、出力Ｓ
１は６０℃を、主力Ｓ２は４０℃の検知信号として用い
る検出部３が提案されている。

【０００９】

【発明が解決しようとする課題】このような従来のセル
フリフレッシュ機能を有したＤＲＡＭでは、図３３にも
示したように、セルフリフレッシュ周期時間の温度依存
性よりデータ保持時間の温度依存性が大きくなる。この
図では７５℃以上では、セルフリフレッシュ周期時間の
ほうがデータ保持時間より長くなりリフレッシュ不良と
なるという課題があった。

【００１０】また、セルフリフレッシュ周期を容量に蓄
えられた電荷のリーク速度によって決めるためセルフリ
フレッシュ周期が製造上のばらつきにより大きく変動す
るという課題があった。

【００１１】さらに、上記特開平３−２０７０８４号の
従来技術の構成では、４０℃と６０℃を検知するのにＲ
２≠Ｒ３≠Ｒ４（＝Ｒ１）のように異なる抵抗値の抵抗
を作る必要がある。しかし、このように異なる抵抗値を
作成する場合、抵抗値に合わせて抵抗の形状を異ならせ
るためには高精度の製造技術が必要である。このため通
常は抵抗Ｒ２，Ｒ３、温度可変型抵抗ＶＲ１の抵抗値を
補正する抵抗値補正回路が必要となる。また、ノードＮ
１，Ｎ２には抵抗Ｒ２，Ｒ３，Ｒ４とでなる１つの基準
電位発生部からそれぞれ２つの基準電位を発生させてい
る。これを２つのコンパレータ１、２に入力している。
このためノードＮ１，Ｎ２に電流を流し基準電位を変動
させるコンパレータには使用できない。

【００１２】上記問題点を鑑み本発明の目的は、製造上
のばらつきの少ない温度検知回路を得ることができる温
度検知回路を提供することである。

【００１３】またこの回路を利用することで低温時のセ
ルフリフレッシュ機能時のリフレッシュ周期をある基準
リフレッシュ周期の整数倍と長くでき、また広い温度範
囲で最適なリフレッシュ周期のセルフリフレッシュ機能
を果たし、低温時の消費電力が少ないＤＲＡＭを提供す
ることができる。

【００１４】また、低温時のＣＢＲリフレッシュ時にリ
フレッシュを行なわない周期を有するようにすることに
より、消費電力が大幅に低減することにある。

【００１５】また、デバイスの温度を高くする機能によ
り、これらのデバイスの各温度での検査を容易に行なう
ことができる検査方法を提供することにある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の温度検知回路は、複数個の否定回路で構成
され、前記否定回路が遅延時間の温度依存性が大きい第
１の遅延回路と、前記第１の遅延回路から出力される第
１の出力信号と、前記否定回路が遅延時間の温度依存性
が小さい第２の遅延回路と、前記第２の遅延回路から出
力される第２の出力信号とを備え、前記第１，２の出力
信号が出力される順番を温度検知信号として検知する。

【００１７】上記課題を解決するために、本発明の温度
検知回路は、複数個の否定回路で構成され、前記否定回
路が遅延時間の温度依存性が大きい第１の遅延回路と、
前記第１の遅延回路から出力される第１の出力信号と、
前記否定回路が遅延時間の温度依存性が小さい第２の遅
延回路と、前記第２の遅延回路から出力される第２の出
力信号とを備え、前記第１，２の出力信号が出力される
順番を温度検知信号として検知し、前記第１の遅延回路
が前記否定回路の出力ノードに温度依存性の大きな抵抗
値をもつ抵抗体を介して容量負荷が接続されている。

【００１８】上記課題を解決するために、本発明の温度
検知回路は、共通の電源電圧と接地電圧を備え、前記電
源電圧と前記接地電圧との間に直列に接続された第１の
抵抗体と第２の抵抗体、同じく前記電源電圧と前記接地
電圧との間に直列に接続された第３の抵抗体と第４の抵
抗体を備え、前記第１の抵抗体と第４の抵抗体が同じ材
料で形成された抵抗体で、前記第２の抵抗体と第３の抵
抗体が同じ材料で形成された抵抗体で、前記第１の抵抗
体と前記第２の抵抗体の接続点と前記第３の抵抗体と前
記第４の抵抗体の接続点との電位差を検知する。

【００１９】上記課題を解決するために、本発明の温度
検知回路は、共通の電源電圧と接地電圧を備え、前記電
源電圧と前記接地電圧との間に直列に接続された第１の
抵抗体と第２の抵抗体と、前記電源電圧と前記接地電圧
との間に直列に接続された第３の抵抗体と第４の抵抗体
と、前記電源電圧と前記接地電圧との間に接続された信
号増幅回路とを備え、前記第１の抵抗体と前記第２の抵
抗体はスイッチングトランジスタを介して前記電源電圧
と前記接地電圧との間に接続され、前記第３の抵抗体と
前記第４の抵抗体はスイッチングトランジスタを介して
前記電源電圧と前記接地電圧との間に接続され、前記信
号増幅回路はスイッチングトランジスタを介して前記電
源電圧と前記接地電圧との間に接続され、前記第１の抵
抗体と第３の抵抗体が同じ材料で形成された抵抗体で、
前記第２の抵抗体と第４の抵抗体が異なる材料で形成さ
れた抵抗体で、前記第１の抵抗体と前記第２の抵抗体の
接続点と前記第３の抵抗体と前記第４の抵抗体の接続点
との電位差を前記信号増幅回路を用いて検知する。

【００２０】上記課題を解決するために、本発明のダイ
ナミック・ランダムアクセス・メモリ装置は、共通の電
源電圧と接地電圧を備え、前記電源電圧と前記接地電圧
との間に直列に接続された第１の抵抗体と第２の抵抗体
と、前記電源電圧と前記接地電圧との間に直列に接続さ
れた第３の抵抗体と第４の抵抗体と、前記電源電圧と前
記接地電圧との間に接続された信号増幅回路とを備え、
前記第１の抵抗体と前記第２の抵抗体はスイッチングト
ランジスタを介して前記電源電圧と前記接地電圧との間
に接続され、前記第３の抵抗体と前記第４の抵抗体はス
イッチングトランジスタを介して前記電源電圧と前記接
地電圧との間に接続され、前記信号増幅回路はスイッチ
ングトランジスタを介して前記電源電圧と前記接地電圧
との間に接続され、前記第１の抵抗体と第３の抵抗体が
同じ材料で形成された抵抗体で、前記第２の抵抗体と第
４の抵抗体が異なる材料で形成された抵抗体で、前記第
１の抵抗体と前記第２の抵抗体の接続点と前記第３の抵
抗体と前記第４の抵抗体の接続点との電位差を前記信号
増幅回路を用いて検知する温度検知回路とセルフリフレ
ッシュ機能を有し、前記温度検知回路の温度検知信号に
より、低温時のセルフリフレッシュのリフレッシュ周期
を長くする機能を有する。

【００２１】上記課題を解決するために、本発明のダイ
ナミック・ランダムアクセス・メモリ装置は、共通の電
源電圧と接地電圧を備え、前記電源電圧と前記接地電圧
との間に直列に接続された第１の抵抗体と第２の抵抗体
と、前記電源電圧と前記接地電圧との間に直列に接続さ
れた第３の抵抗体と第４の抵抗体と、前記電源電圧と前
記接地電圧との間に接続された信号増幅回路とを備え、
前記第１の抵抗体と前記第２の抵抗体はスイッチングト
ランジスタを介して前記電源電圧と前記接地電圧との間
に接続され、前記第３の抵抗体と前記第４の抵抗体はス
イッチングトランジスタを介して前記電源電圧と前記接
地電圧との間に接続され、前記信号増幅回路はスイッチ
ングトランジスタを介して前記電源電圧と前記接地電圧
との間に接続され、前記第１の抵抗体と第３の抵抗体が
同じ材料で形成された抵抗体で、前記第２の抵抗体と第
４の抵抗体が異なる材料で形成された抵抗体で、前記第
１の抵抗体と前記第２の抵抗体の接続点と前記第３の抵
抗体と前記第４の抵抗体の接続点との電位差を前記信号
増幅回路を用いて検知する温度検知回路とＣＢＲリフレ
ッシュ機能を有し、前記温度検知回路の温度検知信号に
より、低温時のＣＢＲリフレッシュ時にリフレッシュを
行なわない周期を有する。

【００２２】

【作用】本発明の温度検知回路を利用したＤＲＡＭによ
ると、製造上のばらつきの少ない温度検知回路が得ら
れ、この回路を利用することで低温時のセルフリフレッ
シュ機能時のリフレッシュ周期をある基準リフレッシュ
周期の整数倍と長くできる。

【００２３】また広い温度範囲で最適なリフレッシュ周
期のセルフリフレッシュ機能を果たし、低温時の消費電
力を低減することができる。

【００２４】また、低温時のＣＢＲリフレッシュ時にリ
フレッシュを行なわない周期を有するようにすることに
より、消費電力が大幅に低減される。

【００２５】また、デバイスの温度を高くする機能によ
り、これらのデバイスの各温度での検査を容易に行なう
ことができる。

【００２６】

【実施例】本発明の温度検知回路の第１の実施例につい
て、図１から図４を参照しながら説明する。この温度検
知回路は、複数個の否定回路で構成された遅延時間の温
度依存性が大きい遅延回路の出力信号と、遅延時間の温
度依存性が小さい遅延回路の出力信号とから出力される
順番を温度検知信号として検知する。

【００２７】図１は、本発明の温度検知回路の第１の実
施例の回路図である。図２は、図１の回路で使用されて
いるＮ型Ｗｅｌｌ（以下、Ｎ−Ｗｅｌｌという）抵抗値
とポリシリコン抵抗値の温度依存性を示す。図３は、図
１の回路のＮ−Ｗｅｌｌ抵抗を用いた否定回路の半導体
素子の断面図である。図４は、図１の回路図の信号波形
図である。

【００２８】１１，１２は遅延回路、Ｑｐ１１〜Ｑｐ１
６はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１１〜Ｑｎ
１６はＮチャネル型ＭＯＳトランジスタ、Ｃ１１〜Ｃ１
２は容量、ＲＰＳ１１〜ＲＰＳ１２はポリシリコン抵
抗、ＲＮＷ１１〜ＲＮＷ１２はＮ−Ｗｅｌｌ抵抗、ＶＣ
Ｃは電源電圧、ＶＳＳは接地電圧、ＶＢＢは基板電圧、
Ｐ４１〜Ｐ４３は期間、／ＤＴＣ，ＴＨＤ１，ＴＨＤ
２，Ｎ１０〜Ｎ１９は信号名である。

【００２９】図１の遅延回路１１は８段の否定回路で構
成されている。２段目の否定回路はＰチャネル型ＭＯＳ
トランジスタＱｐ１２およびＮチャネル型ＭＯＳトラン
ジスタＱｎ１２と、Ｑｐ１２のソースに接続されたポリ
シリコン抵抗ＲＰＳ１１とＱｎ１２のソースに接続され
たＲＰＳ１２とで構成されている。これらのポリシリコ
ン抵抗ＲＰＳ１１，ＲＰＳ１２は図２の破線で示すよう
に抵抗値の温度依存性が小さい。

【００３０】図２は本回路で使用しているポリシリコン
抵抗とＮ−Ｗｅｌｌ抵抗の抵抗値の温度依存性を示して
いる。図２から分かるようにポリシリコン抵抗は温度依
存性が小さく、温度が２５℃から１００℃になっても抵
抗値は１．０６倍程度にしかならない。これに対してＮ
−Ｗｅｌｌ抵抗は温度依存性が大きく、温度が２５℃か
ら１００℃になると抵抗値は１．５４倍となる。ちなみ
に、ポリシリコン抵抗の不純物濃度は１×１０²⁰ｃｍ^-3
程度で、Ｎ−Ｗｅｌｌ抵抗の不純物濃度は１×１０¹⁶ｃ
ｍ^-3程度である。このため遅延回路１１を構成する８段
の否定回路でなる遅延回路１１の遅延時間の温度依存性
もまた小さくなる。

【００３１】これに対して図１の遅延回路１２は３段の
否定回路と、それにつづけて３段と並列の１段との否定
回路に接続されている。２段目の否定回路はＰチャネル
型ＭＯＳトランジスタＱｐ１５とＮチャネル型ＭＯＳト
ランジスタＱｎ１５、そのＱｐ１５のソースに接続され
たＮ−Ｗｅｌｌ抵抗ＲＮＷ１１とＱｎ１５のソースに接
続されたＮ−Ｗｅｌｌ抵抗ＲＮＷ１２とで構成されてい
る。

【００３２】これらのＮ−Ｗｅｌｌ抵抗ＲＮＷ１１，Ｒ
ＮＷ１２は図２の実線で示すように抵抗値の温度依存性
が大きい。このため、３段の否定回路とそれにつづて３
段と並列の１段の否定回路からなる遅延回路１２の遅延
時間の温度依存性は大きい。このためＮ−Ｗｅｌｌ抵抗
ＲＮＷ１１、ＲＮＷ１２の抵抗値が高くなるにしたがっ
て、電荷を容量Ｃ１２に蓄積あるいは放電するのに要す
る時間が長くなり遅延時間も長くなる。

【００３３】図３に遅延回路１２のＰチャネル型ＭＯＳ
トランジスタＱｐ１５とＮチャネル型ＭＯＳトランジス
タＱｎ１５、およびＮ−Ｗｅｌｌ抵抗ＲＮＷ１１とＲＮ
Ｗ１２で構成された２段目の否定回路が形成された半導
体素子の断面図を示す。

【００３４】ここで、上記遅延回路１１および遅延回路
１２に温度検知制御信号／ＤＴＣを入力する。その出力
信号Ｎ１１〜Ｎ１３のうち信号Ｎ１１と信号Ｎ１２の遅
延関係の検知信号が温度検知信号ＴＨＤ１であり、信号
Ｎ１１と信号Ｎ１３の遅延関係の検知信号が温度検知信
号ＴＨＤ２である。

【００３５】信号Ｎ１４、Ｎ１７は信号Ｎ１１から、信
号Ｎ１５は信号Ｎ１２から、信号Ｎ１６は信号Ｎ１３か
ら生成されるパルス信号である。これらの信号Ｎ１４〜
Ｎ１７をフリップフロップ回路により生成したものが温
度検知信号ＴＨＤ１、ＴＨＤ２である。

【００３６】ここでは、図４の信号波形図のように、温
度が４０℃以下である期間Ｐ４１のとき信号Ｎ１１〜Ｎ
１３の遅延関係は信号Ｎ１３、信号Ｎ１２、信号Ｎ１１
の順番となる。その時の温度検知信号ＴＨＤ１は論理電
圧“Ｌ”、温度検知信号ＴＨＤ２は論理電圧“Ｌ”であ
る。

【００３７】温度が４０℃以上かつ６０℃以下である期
間Ｐ４２のとき信号Ｎ１１〜Ｎ１３の遅延関係は信号Ｎ
１３、信号Ｎ１１、信号Ｎ１２の順番となる。その時の
温度検知信号ＴＨＤ１は論理電圧“Ｈ”、温度検知信号
ＴＨＤ２は論理電圧“Ｌ”である。

【００３８】温度が６０℃以上である期間Ｐ４３のとき
信号Ｎ１１〜Ｎ１３の遅延関係は信号Ｎ１３、信号Ｎ１
３、信号Ｎ１２の順番となる。その時の温度検知信号Ｔ
ＨＤ１は論理電圧“Ｈ”、温度検知信号ＴＨＤ２は論理
電圧“Ｈ”である。

【００３９】このように、温度検知信号ＴＨＤ１，ＴＨ
Ｄ２で温度４０℃と温度６０℃を境として、３つの温度
帯を検知することができる温度検知回路を実現してい
る。

【００４０】この温度検知回路の特徴は、ポリシリコン
抵抗およびＮ−Ｗｅｌｌ抵抗という温度依存性の製造上
のばらつきの少ない材料を用いて構成した回路であり、
半導体素子に対して安定して使用することができる。ポ
リシリコンの不純物濃度は１×１０²⁰ｃｍ^-3と高い。電
子の移動度はこの不純物濃度に依存するため抵抗値の温
度依存性はきわめて小さくなる。これに対して、Ｎ−Ｗ
ｅｌｌの不純物濃度は１×１０¹⁶ｃｍ^-3と低い。この場
合、電子の移動度は不純物濃度に対する依存性以外に格
子振動の影響を受ける。このため、抵抗値の温度依存性
が大きくなる。このような抵抗値の温度依存性のばらつ
きは、不純物を注入した時の注入による不純物濃度のば
らつきによるばらつきと比べて、ほとんど無視できる程
度に小さい。ポリシリコンはその膜厚のばらつきによ
り、またＮ−Ｗｅｌｌはイオン注入によるばらつきによ
り、その抵抗値は±１０％程度ばらつく。しかし抵抗値
のばらつきは本実施例ではヒューズを切断することで補
正できる。

【００４１】また、温度検知信号ＴＨＤ１，ＴＨＤ２を
デジタル信号として取り出すことにより後に示すＤＲＡ
Ｍやマイクロプロセッサーの様なデジタル信号処理を行
うデバイス等への利用が容易となる。

【００４２】次に、本発明の温度検知回路の第２の実施
例について、図５を参照しながら説明する。この温度検
知回路は、上記第１の実施例と同様に、遅延回路の遅延
時間の温度依存性を利用するものである。図には、遅延
時間の温度依存性の大きな遅延回路１２の回路図のみを
示してある。

【００４３】Ｑｐ５４〜Ｑｐ５６はＰチャネル型ＭＯＳ
トランジスタ、Ｑｎ５４〜Ｑｎ５６はＮチャネル型ＭＯ
Ｓトランジスタ、Ｃ５２は容量、ＲＮＷ５１はＮ−Ｗｅ
ｌｌ抵抗、ＶＣＣは電源電圧、ＶＳＳは接地電圧、／Ｄ
ＴＣ，Ｎ１２〜Ｎ５１は信号名である。

【００４４】遅延回路１２は３段の否定回路とそれにつ
づく３段と並列な１段の否定回路とから構成されてい
る。２段目の否定回路のＰチャネル型ＭＯＳトランジス
タＱｐ５５とＮチャネル型ＭＯＳトランジスタＱｎ５５
との両者のドレインにＮ−Ｗｅｌｌ抵抗ＲＮＷ５１を介
して容量Ｃ５１が接続されている。

【００４５】Ｎ−Ｗｅｌｌ抵抗ＲＮＷ５１は第１の実施
例と同様に温度依存性が大きい。第１の実施例と異なる
点は、Ｎ−Ｗｅｌｌ抵抗ＲＮＷ５１の抵抗値が高くなっ
てきた時に、容量Ｃ５１に電荷が充分蓄積あるいは放電
されていなくても、信号Ｎ５１の電荷は容量Ｃ５１にす
ぐ蓄積あるいは放電させることができる。これによっ
て、遅延時間を短くすることができる。

【００４６】この温度検知回路１２の特徴は、第１の実
施例と同様にポリシリコン抵抗やＮ−Ｗｅｌｌ抵抗とい
う製造上の温度依存性による抵抗値のばらつきが少ない
材料を用いて構成されており、半導体素子にこの回路を
用いた場合、安定して使用することができる。

【００４７】また、上記第１の実施例の温度が高くなる
と遅延時間が長くなる遅延回路１２と第２の実施例の温
度が高くなると遅延時間が短くなる遅延回路１２を併用
して温度検知回路を構成することもできる。

【００４８】例えば、上記図５の遅延回路を利用して、
図６に遅延回路１１を第１の実施例の遅延回路１１と置
き換えた第３の実施例の回路を示す。この構成の回路で
は、温度が高くなると、図６の遅延回路１１の遅延時間
は短くなり、第１の実施例の遅延回路１２による遅延時
間が長くなる。このため、小さな温度変化に対しても感
度よく温度検知を行なうことができるという効果があ
る。

【００４９】次に、本発明の温度検知回路の第４の実施
例について、図７を参照しながら説明する。この温度検
知回路１２は、上記第１あるいは第２の実施例と同様
に、遅延回路１２の遅延時間の温度依存性を利用するも
のであるが、遅延時間の温度依存性の大きな遅延回路１
２の遅延時間を制御信号により可変できるようにしたも
のである。ここでは、遅延回路１２の回路図のみが示さ
れている。

【００５０】Ｑｐ６４〜ＱＰ６９はＰチャネル型ＭＯＳ
トランジスタ、Ｑｎ６４〜Ｑｎ６７はＮチャネル型ＭＯ
Ｓトランジスタ、Ｃ６２〜Ｃ６３は容量、ＲＮＷ６１〜
ＲＮＷ６４はＮ−Ｗｅｌｌ抵抗、ＶＣＣは電源電圧、Ｖ
ＳＳは接地電圧、／ＤＴＣ，Ｎ１２〜Ｎ１３，ＳＷ６１
〜ＳＷ６２は信号名である。

【００５１】遅延回路１２は３段の否定回路とそれにつ
づく３段と並列な１段の否定回路とに接続されている。
２段目の否定回路では、Ｐチャネル型ＭＯＳトランジス
タＱｐ６５のソースに、Ｎ−Ｗｅｌｌ抵抗ＲＮＷ６１と
Ｐチャネル型ＭＯＳトランジスタＱｐ６７のドレインが
接続されている。また、Ｎチャネル型ＭＯＳトランジス
タＱｎ６５のソースに、Ｎ−Ｗｅｌｌ抵抗ＲＮＷ６２と
Ｎチャネル型ＭＯＳトランジスタＱｎ６７のドレインが
接続されている。さらに、Ｐチャネル型ＭＯＳトランジ
スタＱｐ６７のソースにＮ−Ｗｅｌｌ抵抗ＲＮＷ６３が
接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ６７の
ソースにＮ−Ｗｅｌｌ抵抗ＲＮＷ６４が接続されてい
る。

【００５２】Ｑｐ６７のゲートには信号ＳＷ６１が、Ｑ
ｐ６７のゲートにはＳＷ６１の反転信号が入力されてい
る。信号ＳＷ６１には、ゲートが電源電圧ＶＣＣである
Ｑｎ６８のドレインが接続されている。Ｑｐ６５のドレ
インとＱｎ６５のドレインとが接続されている。この接
続されたノードには容量Ｃ６２と、ゲートがＳＷ６２で
あるＱｎ６９を介して容量Ｃ６３が接続されている。Ｓ
Ｗ６２には、ゲートが電源電圧ＶＣＣであるＱｎ６６の
ドレインが接続されている。

【００５３】通常は信号ＳＷ６１は倫理電圧“Ｌ”であ
る。このため、Ｐチャネル型ＭＯＳトランジスタＱｐ６
７とＮチャネル型ＭＯＳトランジスタＱｎ６７とは共に
オフしている。信号ＳＷ６１を論理電圧“Ｈ”に変化さ
せると、Ｐチャネル型ＭＯＳトランジスタＱｐ６７とＮ
チャネル型ＭＯＳトランジスタＱｎ６７とは共にオンす
る。このようにして容量Ｃ６２への電荷の蓄積、放電を
早く行うことができる。すなわち、信号ＳＷ６１を論理
電圧“Ｈ”にすることにより、遅延回路１２の遅延時間
は短くなる。

【００５４】また通常、信号ＳＷ６２は論理電圧“Ｌ”
である。このため、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ６９はオフしている。次に信号ＳＷ６２を論理電圧
“Ｈ”に変化させると、Ｎチャネル型ＭＯＳトランジス
タＱｎ６９がオンする。このため前述の２段目の否定回
路の負荷容量は、容量Ｃ６２とＣ６３との両方となり、
結果的に負荷が大きくなる。すなわち、信号ＳＷ６２を
論理電圧“Ｈ”にすることで、遅延回路１２の遅延時間
は長くなる。このように、信号ＳＷ６１，ＳＷ６２を用
いることで、遅延回路１２の遅延時間を制御することが
できる。

【００５５】この温度検知回路１２の特徴は、温度検知
に必要な遅延時間を制御信号ＳＷ６１，ＳＷ６２で変え
る点である。すなわち検知する温度を変えることができ
る。これは、例えば温度依存性とそのばらつきが大きく
なるデータ保持時間に対応させて、温度検知回路１２か
ら温度補償をあたえようとする際に、検知する温度を変
えることができる。このため各半導体素子に適した温度
補償をあたえることができる。

【００５６】次に、本発明の温度検知回路の第５の実施
例について、図８を参照しながら説明する。

【００５７】この温度検知回路は、上記第４の実施例に
対して、信号ＳＷ６１のノードをヒューズＦ６１を介し
て電源電圧ＶＣＣに接続する。さらに、信号ＳＷ６２の
ノードをヒューズＦ６２を介して電源電圧ＶＣＣに接続
している。これによって信号ＳＷ６１、ＳＷ６２の論理
電圧がヒューズＦ６１、Ｆ６２を切断するかしないかに
よって決定される。ヒューズＦ６１が切断されていない
場合、信号ＳＷ６１の論理電圧は“Ｈ”である。ヒュー
ズＦ６１が切断された場合、信号ＳＷ６１の論理電圧は
“Ｌ”である。信号ＳＷ６２の論理電圧についても同様
である。

【００５８】本発明の異なる材料で形成された抵抗の抵
抗値の違いを検出する回路を有したＤＲＡＭの回路図と
その温度検知回路の模式図を図９（ａ）（ｂ）に示す。
さらに温度検知回路の第６の実施例について、図９
（ａ）の回路図と図１０との信号波形図を参照しながら
説明する。

【００５９】この回路の概略は、第１の抵抗と第２の抵
抗が電源電圧と接地電圧との間に直列に接続されてい
る。また第３の抵抗と第４の抵抗が電源電圧と接地電圧
との間に直列に接続されている。第１の抵抗と第３の抵
抗とは同じ材料で形成された抵抗である。これに対して
第２の抵抗と第４の抵抗とは異なる材料で形成された抵
抗である。第１の抵抗と第２の抵抗の接続点と、第３の
抵抗体と第４の抵抗の接続点との電位差を検知すること
により第２の抵抗と第４の抵抗の抵抗値の違いを検出す
る。ここで、第２の抵抗の抵抗値を温度依存性の大きな
材料で構成し、第４の抵抗の抵抗値を温度依存性の小さ
い材料で構成しておく。これによって第１の抵抗と第２
の抵抗との接続点と、第３の抵抗と第４の抵抗との接続
点との電位差を検知した信号を温度検知信号として出力
する温度検知回路としている。

【００６０】上記で説明した概略において、第１の抵抗
がポリシリコンで形成された抵抗ＲＰＰ７１である。第
２の抵抗がＮ−Ｗｅｌｌで形成された抵抗ＲＮＷ７１で
ある。第３の抵抗がポリシリコンで形成された抵抗ＲＰ
Ｐ７２である。第４の抵抗がポリシリコンで形成された
抵抗ＲＰＰ７３である。第１の抵抗と第２の抵抗との接
続点と、第３の抵抗と第４の抵抗との接続点との電位差
を増幅する回路が信号増幅回路７１である。

【００６１】Ｑｐ，Ｑｐ７１〜Ｑｐ７５はＰチャネル型
ＭＯＳトランジスタ、Ｑｎ，Ｑｎ７１〜Ｑｎ７８はＮチ
ャネル型ＭＯＳトランジスタ、ＶＣＣは電源電圧、ＶＳ
Ｓは接地電圧、／ＤＴＣ，Ｎ７１〜Ｎ７６，ＴＤＨ３は
信号名である。

【００６２】抵抗ＲＰＰ７１と抵抗ＲＮＷ７１の接続点
と、抵抗ＲＰＰ７２と抵抗ＲＰＰ７３の接続点との電位
差を図９（ａ）を参照しながら具体的に説明する。例え
ば４０℃の温度を検知する回路として動作させようとす
ると、４０℃で抵抗ＲＮＷ７１、ＲＰＰ７１、ＲＰＰ７
２、ＲＰＰ７３の抵抗値をすべて５０００Ωに設定す
る。ここでもし温度が５０℃となると前述した図２の温
度と抵抗値の関係から、抵抗ＲＮＷ７１、ＲＰＰ７１、
ＲＰＰ７２、ＲＰＰ７３の抵抗値はそれぞれ５３２４
Ω、５０２５Ω、５０２５Ω、５０２５Ωとなる。この
時、電源電圧ＶＣＣが４Ｖであれば、ノードＮ７６は１
９４２ｍＶ、ノードＮ７７は２０００ｍＶとなる。その
電位差５８ｍＶは信号増幅回路７１で増幅され、温度検
知信号ＴＤＨ３が論理電圧“Ｈ”となって取り出され
る。また同様に温度が３０℃となると、抵抗ＲＮＷ７
１、ＲＰＰ７１、ＲＰＰ７２、ＲＰＰ７３の抵抗値はそ
れぞれ４７２２Ω、４９５１Ω、４９５１Ω、４９５１
Ωとなる。この時、電源電圧ＶＣＣが４Ｖであれば、ノ
ードＮ７６は２０４７ｍＶ、ノードＮ７７は２０００ｍ
Ｖとなる。その電位差４７ｍＶは信号増幅回路７１で増
幅され、温度検知信号ＴＤＨ３が論理電圧“Ｌ”となっ
て取り出される。ここで信号増幅回路７１が精度よく増
幅できる電位差（増幅感度）は１５ｍＶ程度であるの
で、この時の検知温度の誤差は±３℃程度となる。

【００６３】次にこの回路の動作について説明する。ま
ず、信号／ＤＴＣ（Ｎ７１）が論理電圧“Ｈ”であると
き、信号Ｎ７１，Ｎ７３は論理電圧“Ｈ”で、信号Ｎ７
２，Ｎ７４は論理電圧“Ｌ”である。

【００６４】Ｐチャネル型ＭＯＳトランジスタＱｐ７１
〜Ｑｐ７３、Ｎチャネル型ＭＯＳトランジスタＱｎ７１
〜Ｑｎ７３はすべてオフしている。このため信号増幅回
路７１、ポリシリコン抵抗ＲＰＰ７１〜ＲＰＰ７２と、
Ｎ−Ｗｅｌｌ抵抗ＲＮＷ７１には、電源電圧ＶＣＣから
接地電圧ＶＳＳに向かう貫通電流は流れない。また、信
号Ｎ７５は論理電圧“Ｌ”で、信号Ｎ７８と信号ＴＤＨ
３は現状の論理電圧を保持したままである。

【００６５】次に、信号／ＤＴＣ（Ｎ７１）が論理電圧
“Ｌ”となると、まず、信号Ｎ７１が論理電圧“Ｌ”、
信号Ｎ７２が論理電圧“Ｈ”となる。この際、信号Ｎ７
６，Ｎ７７は、電源電圧ＶＣＣがポリシリコン抵抗ＲＰ
Ｐ７１〜ＲＰＰ７２とＮ−Ｗｅｌｌ抵抗ＲＮＷ７１とで
抵抗分割された電位となる。その後、信号Ｎ７３が論理
電圧“Ｌ”、信号Ｎ７４が論理電圧“Ｈ”となると、信
号増幅回路７１が動作する。これによって信号Ｎ７６，
Ｎ７７の電位は増幅される。

【００６６】さらに、信号Ｎ７５に論理電圧“Ｌ”のパ
ルス信号があたえられると、信号Ｎ７７の論理電圧が信
号Ｎ７８に伝えられ固定する。すなわち、信号ＴＤＨ３
も信号Ｎ７８と同じ論理電圧となる。ここで、信号ＴＤ
Ｈ３が論理電圧“Ｌ”であれば、Ｎ−Ｗｅｌｌ抵抗ＲＮ
Ｗ７１の抵抗値のほうがポリシリコン抵抗ＲＰＰ７２の
抵抗値よりも小さい。信号ＴＤＨ３が論理電圧“Ｈ”で
あれば、Ｎ−Ｗｅｌｌ抵抗ＲＮＷ７１の抵抗値のほうが
ポリシリコン抵抗ＲＰＰ７２の抵抗値よりも大きいこと
が検出できる。これは図２で示したようにＮ−Ｗｅｌｌ
抵抗の温度依存性は大きく高温になると抵抗値が大きく
なる。これに対して、ポリシリコン抵抗の温度依存性は
小さい。この特性を利用し、信号ＴＤＨ３の論理電圧を
温度検知信号とする温度検知回路とした。

【００６７】図１０では、期間Ｐ７１のほうが期間Ｐ７
２よりも温度が低くなっている。この抵抗値の違いを検
出する回路を有したＤＲＡＭ、あるいは、温度検知回路
の特徴は、温度検知回路の第１の実施例と同様に、ポリ
シリコン抵抗とＮ−Ｗｅｌｌ抵抗との温度依存性の点
と、製造上のばらつきの少ない材料を用いて構成した回
路である。

【００６８】以上のように半導体素子に安定して使用す
ることができる。また温度検知信号をデジタル信号とし
て取り出すことができるので、多くの種類の半導体素子
へ利用することができる。また、異なる抵抗体の抵抗値
が持つ温度依存性を簡単に求めることができる。

【００６９】ここでは４０℃の温度を検知する場合の具
体的な抵抗値等について示したが、この回路を複数個準
備することで、同様に６０℃の温度を検知する回路をも
設計できる。すなわち複数の温度を検知することができ
る。

【００７０】さらに、図９（ｂ）は、図９（ａ）の構成
をより分かりやすくするために示した模式図である。す
なわち、電源電圧ＶＣＣと接地電圧ＶＳＳの間に抵抗Ｒ
２と抵抗Ｒ１とスイッチングトランジスタとが直列に接
続されている。同様に、電源電圧ＶＣＣと接地電圧ＶＳ
Ｓの間に抵抗Ｒ４と抵抗Ｒ３とスイッチングトランジス
タとが直列に接続されている。これらのトランジスタに
は共通の制御信号Ｎ７２がゲートに接続されている。抵
抗Ｒ２と抵抗Ｒ１との接続点からノードＮ７６が、抵抗
Ｒ４と抵抗Ｒ３との接続点からノードＮ７７がコンパレ
ータ７１に入力されている。またコンパレータ７１には
別に制御信号Ｎ７３，Ｎ７４が接続されている。このよ
うにしてコンパレータ７１から出力される信号の出力Ｓ
１は、４０℃の温度を検知する温度検知回路である。同
様の構成によって６０℃の温度を検知する温度検知回路
が並列に設けられている。ここでは抵抗Ｒ２を温度依存
性の大きい抵抗（Ｎ−Ｗｅｌｌ）とし、抵抗Ｒ１，Ｒ
３，Ｒ４を温度依存性の小さい抵抗（ポリシリコン）と
すると、４０℃の温度検知回路では、Ｒ１＝Ｒ２＝Ｒ３
＝Ｒ４と設定すればよい。このため従来の技術の図３４
で示した温度検知回路とは異なり、抵抗Ｒ１，Ｒ３，Ｒ
４は、同じ材料で同じ形状の抵抗を使用することができ
る。このためこれらの抵抗を形成する際の製造上のばら
つきが少ない。また抵抗値のばらつきを補正するための
抵抗補正回路は抵抗Ｒ２のみに形成すればよい。また、
４０℃と６０℃との温度検知回路はそれぞれ独立してい
るので、比較するノードＮ７６，Ｎ７７に向けてコンパ
レータ７１から電流を流すような構成の回路を使用でき
る。また、スイッチングトランジスタは制御信号Ｎ７２
によって制御される。このため電源電圧ＶＣＣと接地電
位ＶＳＳとの間に流れる電流を必要な時だけに流せ、ま
たコンパレータ７１もまた制御信号Ｎ７３，Ｎ７４によ
って必要な時だけ動作させることによって低消費電力の
温度検知回路を実現できる。

【００７１】次に、本発明の温度検知回路の第７の実施
例について、図１１の回路図を参照しながら説明する。
この温度検知回路は、上記の温度検知回路の第６の実施
例に対して、第２の抵抗と第４の抵抗の抵抗値とがそれ
ぞれが可変できる。回路動作的には温度検知回路の第６
の実施例と同じである。

【００７２】ここでは、第２の抵抗をＮ−Ｗｅｌｌ抵抗
ＲＮＷ７１，ＲＮＷ７４で構成し、Ｎ−Ｗｅｌｌ抵抗Ｒ
ＮＷ７４と並列にヒューズＦ８１を接続している。この
ヒューズＦ８１を切断するかしないかで第２の抵抗の抵
抗値を変えることができる。同様に、第４の抵抗をポリ
シリコン抵抗ＲＰＰ７２，ＲＰＰ７４で構成し、ポリシ
リコン抵抗ＲＰＰ７４と並列にヒューズＦ８２を接続し
ている。このヒューズＦ８２を切断するかしないかで第
４の抵抗の抵抗値を変える。

【００７３】この温度検知回路の第７の実施例の特徴
は、第６の実施例の温度検知回路で述べた効果のほか
に、Ｎ−Ｗｅｌｌ抵抗やポリシリコン抵抗の抵抗値が設
計目標値からずれている場合であっても、その抵抗値を
容易に変更することができる。このため設計目標の抵抗
値を持つ回路を容易に構成することができる。通常の抵
抗値では製造上±１０％程度のばらつきが一般に生じ
る。

【００７４】次に、本発明の温度検知回路の第８の実施
例について、図１２の回路図を参照しながら説明する。

【００７５】この温度検知回路は、上記第７の実施例に
対して、ノードＮ７６とノードＮ７７とでの負荷のアン
バランスをなくすために、次のように構成されている。
ノードＮ７６とノードＮ９８とをＮチャネル型ＭＯＳト
ランジスタＱｎ９４を介して接続している。また、ノー
ドＮ９８の１段の否定回路の出力がＰチャネル型ＭＯＳ
トランジスタＱｐ９５のゲートとＮチャネル型ＭＯＳト
ランジスタＱｎ９５のゲートに接続されている。さら
に、Ｑｐ９５のドレインとＱｎ９５のドレインとがノー
ドＮ７６であり、Ｑｐ９５のソースが電源電圧ＶＣＣで
Ｑｎ９５のソースが接地電圧ＶＳＳ、さらに、Ｑｐ９５
のゲートに接続された１段の否定回路の出力を信号／Ｔ
ＨＤ３としている。このように、ノードＮ７６とノード
Ｎ７７との負荷のアンバランスをなくすことにより、信
号増幅回路７１がノードＮ７６とノードＮ７７とのより
小さな電位差でも正確に増幅できる。

【００７６】次に、本発明の温度検知回路の第９の実施
例について、図１３の回路図を参照しながら説明する。

【００７７】この温度検知回路は、上記第７の実施例に
対して、信号増幅回路７１が増幅する電位差を大きくす
るために、ポリシリコン抵抗ＲＰＰ７３をＮ−Ｗｅｌｌ
抵抗ＲＮＷ７２に置き換えてある。

【００７８】実際の増幅感度の向上について具体的に示
すと、例えば４０℃の温度検知回路とするとき、４０℃
で抵抗ＲＮＷ７１、ＲＮＷ７２、ＲＰＰ７１、ＲＰＰ７
２の抵抗値をすべて５０００Ωに設定する。ここでもし
温度が５０℃となると前述した図２の温度と抵抗値の関
係より、抵抗ＲＮＷ７１、ＲＮＷ７２、ＲＰＰ７１、Ｒ
ＰＰ７２の抵抗値はそれぞれ５３２４Ω、５３２４Ω、
５０２５Ω、５０２５Ωとなる。電源電圧ＶＣＣが４Ｖ
であると、ノードＮ７６は１９４２ｍＶ、ノードＮ７７
は２０５８ｍＶとなる。この時の電位差１１６ｍＶを信
号増幅回路７１で増幅して温度検知信号ＴＤＨ３が論理
電圧“Ｈ”として取り出される。また同様に温度が３０
℃となると、抵抗ＲＮＷ７１、ＲＮＷ７２、ＲＰＰ７
１、ＲＰＰ７２の抵抗値はそれぞれ４７２２Ω、４７２
２Ω、４９５１Ω、４９５１Ωとなる。電源電圧ＶＣＣ
が４Ｖであれば、ノードＮ７６は２０４７ｍＶ、ノード
Ｎ７７は１９５３ｍＶとなる。その電位差９４ｍＶを信
号増幅回路７１で増幅して温度検知信号ＴＤＨ３が論理
電圧“Ｌ”として取り出される。これは、前述の温度検
知回路の第５の実施例と比べると２倍の電位差が得ら
れ、信号増幅回路７１の増幅は安定して行なうことがで
きる。

【００７９】次に、本発明の温度検知回路の第６の実施
例や第７の実施例の回路で使用されるている抵抗の抵抗
値をヒューズを切断することで実現しようとした時使用
される、その抵抗の補正値を決定するための抵抗値補正
用のモニター回路について図１４の回路図を参照しなが
ら説明する。

【００８０】この回路はデバイスの端子ＰＡＤ１と接地
電圧ＶＳＳとの間にポリシリコン抵抗ＲＰＰ９１が接続
されている。また、デバイスの端子ＰＡＤ２と接地電圧
ＶＳＳとの間にＮ−ｗｅｌｌ抵抗ＲＮＷ９１が接続され
ている。また、端子ＰＡＤ１、端子ＰＡＤ２は、内部回
路（ここでは否定回路を構成するＭＯＳトランジスタの
ゲート）に接続されている。この回路では、端子ＰＡＤ
１にある電圧を印加する。その時、端子ＰＡＤ１に流れ
る電流を測定してポリシリコン抵抗ＲＰＰ９１の抵抗値
を求める。同様に、端子ＰＡＤ２にある電圧を印加し、
その時に端子ＰＡＤ２に流れる電流を測定してＮ−ｗｅ
ｌｌ抵抗ＲＮＷ９１の抵抗値を求める。そして、この求
められた抵抗値の値によって前述の第６の実施例や第７
の実施例の温度検知回路のポリシリコン抵抗やＮ−ｗｅ
ｌｌ抵抗の抵抗値をヒューズを切断することによって適
当な値に切り換える。この図１３の回路のポリシリコン
抵抗ＲＰＰ９１、Ｎ−ｗｅｌｌ抵抗ＲＮＷ９１の形状
は、前述の第６の実施例や第７の実施例の温度検知回路
で用いたポリシリコン抵抗やＮ−ｗｅｌｌ抵抗と同じ形
状のものを使用する。

【００８１】上記回路を用いて抵抗値を求め、この値に
温度検知回路の抵抗値を補正する。このようにすれば、
各デバイスに応じた補正を行うことができる。

【００８２】次に、本発明のセルフリフレッシュ機能を
有するＤＲＡＭの第１の実施例について、図１５〜図１
９を参照しながら説明する。

【００８３】ＤＲＡＭは、内部に形成されたキャパシタ
に電荷を蓄えるか、蓄えないかでデータ記憶（保持）を
行う。このキャパシタに蓄えられた電荷は長時間たつと
失われる。このため、ある一定時間ごとにキャパシタに
電荷の再書き込み行うリフレッシュ動作が必要である。
ＤＲＡＭの内部に内部タイマー回路を形成し、自動的に
リフレッシュ動作を行なえる機能を持たせたものを、特
にセルフリフレッシュ機能という。

【００８４】ここで説明するＤＲＡＭは上記で説明した
温度検知回路を使用し、低温のときにセルフリフレッシ
ュ周期時間を長くする。これによって従来のＤＲＡＭと
比べて低温時にセルフリフレッシュ動作させた時に発生
する消費電力量を低減させることができる。図１５〜図
１７は本発明のセルフリフレッシュ機能を実現するため
の回路図である。図１８はこの回路の信号波形図であ
る。

【００８５】９１は発振回路、９２は分周器回路（カウ
ンタ回路）、ＱｐはＰチャネル型ＭＯＳトランジスタ、
ＱｎはＮチャネル型ＭＯＳトランジスタ、ＶＣＣは電源
電圧、ＶＳＳは接地電圧、Ｐ１０１〜Ｐ１０３は期間、
／ＤＴＣ，ＴＨＤ１，ＴＨＤ２，ＣＳＥＬＦ，ＯＳＣ
ｎ，／ＯＳＣｎ，／ＯＳＣＳＥＬＦ，／ＲＧ０，／ＲＡ
Ｓ，Ｎ９１は信号名である。

【００８６】図１５の発振回路９１は信号ＣＳＥＬＦを
入力とし、信号ＯＳＣＯ，／ＯＳＣＯを出力する。発振
回路９１は信号ＣＳＥＬＦが論理電圧“Ｌ”のときは停
止している。また信号ＯＳＣ０は論理電圧“Ｌ”、信号
／ＯＳＣ０は論理電圧“Ｌ”に固定されている。

【００８７】セルフリフレッシュ機能を動作させた場
合、信号ＣＳＥＬＦが論理電圧“Ｈ”になり発振回路９
１が動作しはじめる。信号ＯＳＣ０，／ＯＳＣ０は図１
８のようにある周期をもった信号を発生する。この信号
が１つ目の分周期回路（カウンタ回路）９２に入力され
１／２の周期に分周される。分周器回路９２からは信号
ＯＳＣ１，／ＯＳＣ１が出力される。同様にして、信号
ＯＳＣ１，／ＯＳＣ１，ＯＳＣ２，／ＯＳＣ２，ＯＳＣ
３，／ＯＳＣ３が図１８のように出力される。

【００８８】図１６に、この分周器回路（カウンタ回
路）９２の回路図が示されている。信号ＣＳＥＬＦが論
理電圧“Ｈ”のときにこの分周器回路９２が動作する。

【００８９】次に、上記で説明した温度検知回路から出
力される温度検知信号ＴＨＤ１，ＴＨＤ２からある周期
をもった発振信号ＯＳＣ１，／ＯＳＣ１，ＯＳＣ２，／
ＯＳＣ２，ＯＳＣ３，／ＯＳＣ３のうちのいずれかの周
期を持つ信号がセルフリフレッシュの周期信号／ＯＳＣ
ＳＥＬＦとして選択される。この選択を行なうのがスイ
ッチ回路９４で図１７に示されている。さらにセルフリ
フレッシュ周期信号／ＯＳＣＳＥＬＦの立ち上がり時
に、１ショットの論理信号”Ｌ”のパルス信号を発生さ
せるようにしたものがノードＮ９１である。また、スイ
ッチング回路９５によりセルフリフレッシュ機能動作時
と非動作時の選択が行われる。

【００９０】セルフリフレッシュ機能が動作する時に
は、信号ＣＳＥＬＦが論理電圧“Ｈ”である。このため
信号Ｎ９１と同相の信号が信号／ＲＧ０として出力され
る。この信号／ＲＧ０がリフレッシュ制御信号となる。

【００９１】ここでは図１８の信号波形図で示すよう
に、温度が４０℃以下である期間Ｐ１０１のとき、セル
フリフレッシュ周期は信号ＯＳＣ３，／ＯＳＣ３の周期
となる。また温度が４０℃以上かつ６０℃以下である期
間Ｐ１０２のときは、セルフリフレッシュ周期は信号Ｏ
ＳＣ２，／ＯＳＣ２の周期となる。さらに温度が６０℃
以上である期間Ｐ１０３のときは、セルフリフレッシュ
周期は信号ＯＳＣ１，／ＯＳＣ１の周期となる。

【００９２】このように温度検知信号ＴＨＤ１，ＴＨＤ
２は温度４０℃と温度６０℃を境として、３つの温度帯
でセルフリフレッシュ周期が変わる。このように３つの
温度帯に合わせたセルフリフレッシュ機能を果たすＤＲ
ＡＭが実現されている。

【００９３】ちなみにセルフリフレッシュ機能を動作さ
せないときには、信号ＣＳＥＬＦが論理電圧“Ｌ”であ
る。この時発振回路９１は動作せず、信号／ＯＳＣＳＥ
ＬＦ、信号Ｎ９１は論理電圧“Ｈ”状態である。また信
号／ＲＧ０には外部制御信号／ＲＡＳと同相の信号が出
力される。

【００９４】図１９がこのセルフリフレッシュ機能を有
するＤＲＡＭの温度と、セルフリフレッシュ機能の動作
時のセルフリフレッシュ周期およびＤＲＡＭのメモリセ
ルのデータ保持時間の関係図である。これから分かるよ
うに２５℃以上から１００℃の範囲でメモリセルのデー
タ保持時間のほうがセルフリフレッシュ周期時間より短
くなることはなくリフレッシュ不良は起こらない。

【００９５】このセルフリフレッシュ機能を有するＤＲ
ＡＭの特徴は、製造上のばらつきの少ない温度検知回路
を搭載している。このため低温時にセルフリフレッシュ
機能を動作させる時のリフレッシュ周期をある基準リフ
レッシュ周期の整数倍に長くできる。このため広い温度
範囲で最適なリフレッシュ周期のセルフリフレッシュ機
能が実現され、低温時には、セルフリフレッシュの周期
を長くすることができるため、消費電力を低減すること
ができる。従来例のＤＲＡＭに比べ高温時のリフレッシ
ュ不良も起こりにくく、かつ、低温時のセルフリフレッ
シュ機能時の消費電力を低減しバッテリーの寿命を長く
することができる。

【００９６】次に、本発明のＣＢＲ（ＣＡＳＢｅｆｏ
ｒｅＲＡＳ）リフレッシュ機能を有するＤＲＡＭの一
実施例について、図２０〜図２３を参照しながら説明す
る。

【００９７】通常は外部制御信号と外部から与えるリフ
レッシュアドレス信号で、その外部制御信号でリフレッ
シュ動作を行なわせる。ＣＢＲリフレッシュ機能は、外
部制御信号と内部で自動的に発生される内部アドレス信
号とで、その内部アドレスのリフレッシュ動作を行なう
ものである。前記のセルフリフレッシュ機能がリフレッ
シュ周期も内部で自動発生させるのに対して、ＣＢＲリ
フレッシュ機能はリフレッシュ周期は外部制御信号でコ
ントロールする。このＤＲＡＭには上記で説明した温度
検知回路を使用している。

【００９８】本実施例では、低温のときにＣＢＲリフレ
ッシュを行なわないような周期をつくる。この動作によ
って従来のＤＲＡＭに比べ、低温時にＣＢＲリフレッシ
ュ機能を動作させることによる消費電力が必要でない。

【００９９】図２０〜図２２が本発明の第２の実施例で
あるＣＢＲリフレッシュ機能を実現するための回路図で
ある。図２３はＣＢＲリフレッシュ機能とするための信
号波形図を示したものである。

【０１００】１２１はＣＢＲ検知回路、１２２は分周器
回路（カウンタ回路）、１２３はＣＢＲカウンタ回路
群、ＱｐはＰチャネル型ＭＯＳトランジスタ、ＱｎはＮ
チャネル型ＭＯＳトランジスタ、ＶＣＣは電源電圧、Ｖ
ＳＳは接地電圧、Ｐ１３１〜Ｐ１３２は期間、ＴＨＤ
１，ＴＨＤ２，／ＲＧ０，／ＲＡＳ，／ＣＡＳ，ＦＧ
ｎ，／ＦＧｎ，／ＦＧＢ，Ａｎ，／Ａｎ，は信号名であ
る。

【０１０１】ＣＢＲリフレッシュ機能が動作するのは、
信号／ＣＡＳを論理電圧”Ｌ”にした後に、信号／ＲＡ
Ｓを論理電圧”Ｌ”にする時である。ＣＢＲ検知回路１
２１は、外部制御信号／ＲＡＳと／ＣＡＳとが入力さ
れ、信号ＦＧ１と／ＦＧ１とが出力されている。図２０
のＣＢＲ検知回路１２１はＣＢＲリフレッシュ機能が動
作する時になると、信号ＦＧ１が論理電圧“Ｈ”とな
る。

【０１０２】また、信号／ＦＧ１は論理電圧“Ｌ”とな
る。これらの信号ＦＧ１と／ＦＧ１とが、１つ目の分周
器回路（カウンタ回路）１２２に入力され１／２の周期
に分周される。この分周器回路１２２から信号ＦＧ２と
／ＦＧ２とが出力される。同様にして、信号ＦＧ３と／
ＦＧ３とが出力される。

【０１０３】次に、上記で説明した温度検知回路から出
力される温度検知信号ＴＨＤ１とＴＨＤ２とは、信号Ｆ
Ｇ１，／ＦＧ１，ＦＧ２，／ＦＧ２，ＦＧ３と／ＦＧ３
のうちいずれかの信号を選択し、ＣＢＲリフレッシュの
基準信号／ＦＧＢとする。この選択はスイッチ回路９６
によって行なわれる。スイッチ回路９６の回路図を図２
２に示す。

【０１０４】ＣＢＲリフレッシュ動作時には、信号ＦＧ
１が論理電圧”Ｈ”であるため図２０のノードＮ１５１
は論理電圧”Ｈ”である。そこで、この信号／ＦＧＢと
同相で４段分遅延した信号／ＲＧ０がリフレッシュの信
号として出力される。

【０１０５】このリフレッシュの信号はＣＢＲカウンタ
回路群１２３の分周器回路１２２に入力され内部アドレ
ス信号Ａｎ，／Ａｎ（ｎ＝０，１，２，３，４）を生成
している。図２１に、この分周器回路１２２の回路図が
示されている。

【０１０６】温度が４０℃以下のとき、ＣＢＲリフレッ
シュ周期は信号ＦＧ１と／ＦＧ１とが１／４に分周され
た信号ＦＧ３と／ＦＧ３とを基準とした信号／ＲＧ０と
なる。ＣＢＲリフレッシュ機能の４回に１回の割合でリ
フレッシュが行なわれる。

【０１０７】温度が４０℃以上かつ６０℃以下の範囲で
あるときは、ＣＢＲリフレッシュ周期は信号ＦＧ１と／
ＦＧ１とが１／２に分周された信号ＦＧ２と／ＦＧ２と
を基準とした信号／ＲＧ０となる。ＣＢＲリフレッシュ
機能の２回に１回の割合でリフレッシュが行なわれる。

【０１０８】温度が６０℃以上のときは、ＣＢＲリフレ
ッシュ周期は信号ＦＧ１と／ＦＧ１とを基準とした信号
／ＲＧ０となりそれぞれのＣＢＲリフレッシュ機能が動
作する時にリフレッシュが行なわれる。

【０１０９】このように、温度検知信号ＴＨＤ１とＴＨ
Ｄ２で温度４０℃と温度６０℃を境として、３つの温度
帯でＣＢＲリフレッシュ機能を動作させる。このように
して、リフレッシュを行なう周期の回数を変えるＣＢＲ
リフレッシュ機能を有するＤＲＡＭが実現できる。

【０１１０】ＣＢＲリフレッシュ機能によって複数回に
１回の割合でリフレッシュを行なうと、リフレッシュ回
数はＤＲＡＭの消費電力と比例関係にあるため消費電力
が少なくて済む。すなわちＤＲＡＭのデータ保持時間の
値に応じて、リフレッシュ回数を減らせば減らす程、消
費電力が少なくできる。

【０１１１】図２３の期間Ｐ１３１はノーマルモードで
信号／ＲＡＳを論理電圧“Ｌ”としたのちに、信号／Ｃ
ＡＳを論理電圧“Ｌ”とする。期間Ｐ１３２がＣＢＲリ
フレッシュ機能時で信号／ＣＡＳを論理電圧“Ｌ”とし
たのちに、信号／ＲＡＳを論理電圧“Ｌ”としている。

【０１１２】このＣＢＲリフレッシュ機能を有するＤＲ
ＡＭの特徴は、上記のセルフリフレッシュ機能を有する
ＤＲＡＭの場合と同様でＣＢＲリフレッシュ機能が低温
時に動作する際、ＣＢＲリフレッシュを行なわない周期
をつくる。これによって従来のＤＲＡＭに比べＣＢＲリ
フレッシュ機能を動作させた時の消費電力分だけ低減さ
せることができる。よってバッテリーの寿命を長くする
ことができるということである。

【０１１３】次に、前述のセルフリフレッシュ機能また
はＣＢＲリフレッシュ機能を搭載したＤＲＡＭにおい
て、温度検知信号による制御機能の有無の切り換え回路
を有するＤＲＡＭの第３の実施例について、図２４を参
照しながら説明する。ＤＲＡＭの温度検知信号による制
御機能の有無の切り換え回路の回路図を図２４に示して
いる。

【０１１４】この回路は、温度検知信号ＴＨＤ１と制御
信号ＳＷ１４１との論理和を信号ＴＨＤ１Ｓとし信号Ｓ
Ｗ１４１はゲートが電源電圧ＶＣＣであるＮチャネル型
ＭＯＳトランジスタＱｎを介して接地電圧ＶＳＳに接続
されている。同様に、温度検知信号ＴＨＤ２と制御信号
ＳＷ１４２との論理和を信号ＴＨＤ２Ｓとし信号ＳＷ１
４２はゲートが電源電圧ＶＣＣであるＮチャネル型ＭＯ
ＳトランジスタＱｎを介して接地電圧ＶＳＳに接続され
ている。

【０１１５】このように温度検知信号ＴＨＤ１，ＴＨＤ
２と信号ＳＷ１４１，ＳＷ１４２とから信号ＴＨＤ１
Ｓ，ＴＨＤ２Ｓを生成する。この信号ＴＨＤ１Ｓ，ＴＨ
Ｄ２Ｓを上記セルフリフレッシュ機能またはＣＢＲリフ
レッシュ機能を有するＤＲＡＭの回路図の信号ＴＨＤ
１，ＴＨＤ２と置き換える。

【０１１６】通常、信号ＳＷ１４１，ＳＷ１４２は論理
電圧“Ｌ”状態で、信号ＴＨＤ１，ＴＨＤ２と信号ＴＨ
Ｄ１Ｓ，ＴＨＤ２Ｓとはそれぞれ同じ論理電圧である。
信号ＳＷ１４１，ＳＷ１４２を論理電圧“Ｈ”状態にす
ると、信号ＴＨＤ１Ｓ，ＴＨＤ２Ｓはそれぞれ論理電圧
“Ｈ”に固定される。

【０１１７】このＤＲＡＭは、信号ＳＷ１４１、ＳＷ１
４２の制御により従来のような温度検知信号による制御
機能の無いＤＲＡＭをも容易に製造することである。

【０１１８】また、ここでは３つの温度帯で制御してい
るものを、図２４のＳＷ１４１を論理電圧”Ｈ”、ＳＷ
１４２を論理電圧”Ｌ”とすることにより、２つの温度
帯での制御に容易にできる。

【０１１９】次に、前述のセルフリフレッシュ機能また
はＣＢＲリフレッシュ機能を搭載したＤＲＡＭにおい
て、温度検知信号による制御機能の有無の切り換え回路
を有するＤＲＡＭの第４の実施例について、図２５を参
照しながら説明する。

【０１２０】この回路は、図２４に対して、信号ＳＷ１
４１と電源電圧ＶＣＣがヒューズＦ１９１を介して接続
され、信号ＳＷ１４２と電源電圧ＶＣＣがヒューズＦ１
９２を介して接続されている。これにより、信号ＳＷ１
４１とＳＷ１４２との制御をヒューズの切断有無によっ
て行えるようにしてある。

【０１２１】次に、この半導体素子の温度を高くする機
能を有したＤＲＡＭの一実施例について、図２６を参照
しながら説明する。図２６は従来のＤＲＡＭに図２６の
半導体素子の温度を高くする機能をもつ回路を付加した
ＤＲＡＭである。この半導体素子の温度を高くするため
の機能をもつ回路は、図２６のように一般回路１５１の
間に両端が接地電圧ＶＳＳと信号ＨＴＭに接続された抵
抗体で構成されている。この接地電圧ＶＳＳと信号ＨＴ
Ｍとの間に電流を流すことによりＤＲＡＭの温度を高く
することができる。

【０１２２】ここでは、抵抗体で構成された回路にして
いるが、通常の回路の電源電圧を高電圧にすることによ
り消費電力を多くして半導体素子の温度を高くする機能
を実現することもできる。

【０１２３】この機能を有することにより半導体素子を
検査する際、従来検査装置に備えられていた温度制御装
置、例えばプローバのホットチャック等を必要とせず
に、半導体素子を高温で検査することができる。また、
各半導体素子ごとにその温度を制御できる。この際、各
半導体素子の面積は、ウエハのそれの比べて小さいた
め、温度を上下させる時間が短くてすむ。例えば、プロ
ーバのホットチャックでは、全体を高温にした場合、温
度を下げるのに時間がかかる。特に上記で示したような
温度検知信号の制御をもつ半導体素子では、複数の温度
条件での検査が短時間で行える。

【０１２４】次に、本発明の温度検知回路を用いた応用
例の遅延回路について、図２７及び図２８を参照しなが
ら説明する。

【０１２５】図２７は入力信号ＩＮ１の否定信号を出力
信号ＯＵＴ１として出力する。入力信号ＩＮ１はＮチャ
ネル型ＭＯＳトランジスタＱｎ２７１、Ｑｎ２７２、Ｑ
ｎ２７３とＰチャネル型ＭＯＳトランジスタＱｐ２７
１、Ｑｐ２７２、Ｑｐ２７３とのすべてのゲートに接続
されている。また、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ２７１、Ｑｎ２７２、Ｑｎ２７３とＰチャネル型ＭＯ
ＳトランジスタＱｐ２７１、Ｑｐ２７２、Ｑｐ２７３と
のすべてのドレインが接続されて出力信号ＯＵＴ１とな
っている。また、出力信号ＯＵＴ１と接地電圧ＶＳＳと
の間には容量Ｃ２７が接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ２７１のソースは電源電圧ＶＣＣ
に接続され、Ｐチャネル型ＭＯＳトランジスタＱｐ２７
１のソースは接地電圧ＶＳＳに接続されている。Ｎチャ
ネル型ＭＯＳトランジスタＱｎ２７２のソースと接地電
圧ＶＳＳとの間にはＮチャネル型ＭＯＳトランジスタＱ
ｎ２７２が接続され、そのゲートは温度検知信号ＴＨＤ
１に接続されている。Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ２７２のソースと電源電圧ＶＣＣとの間にはＰチャ
ネル型ＭＯＳトランジスタＱｐ２７２が接続され、その
ゲートは温度検知信号ＴＨＤ１の否定信号に接続されて
いる。Ｎチャネル型ＭＯＳトランジスタＱｎ２７３のソ
ースと接地電圧ＶＳＳとの間にはＮチャネル型ＭＯＳト
ランジスタＱｎ２７３が接続され、そのゲートは温度検
知信号ＴＨＤ２に接続されている。Ｐチャネル型ＭＯＳ
トランジスタＱｐ２７３のソースと電源電圧ＶＣＣとの
間にはＰチャネル型ＭＯＳトランジスタＱｐ２７２が接
続され、そのゲートは温度検知信号ＴＨＤ２の否定信号
に接続されている。

【０１２６】この回路の動作について簡単に説明する。
温度が４０℃以下のときＴＨＤ１、ＴＨＤ２は共に論理
電圧“Ｌ”で、温度が４０℃以上６０℃以下のときＴＨ
Ｄ１は論理電圧“Ｈ”、ＴＨＤ２は論理電圧“Ｌ”で、
温度が６０℃以上のときＴＨＤ１、ＴＨＤ２は共に論理
電圧“Ｈ”である。ＴＨＤ１、ＴＨＤ２の論理電圧
“Ｈ”のときは、論理電圧“Ｌ”の時より図２７で示し
た否定回路の駆動能力が向上し、入力信号ＩＮ１から出
力信号ＯＵＴ１までの遅延時間が短くなり、温度と入力
信号ＩＮ１から出力信号ＯＵＴ１までの遅延時間の関係
は、図２８のようになり、温度検知回路が動作しない場
合（例えばＴＨＤ１、ＴＨＤ２が共に論理電圧“Ｌ”）
に比べて、入力信号ＩＮ１から出力信号ＯＵＴ１までの
遅延時間の温度依存性が小さくなる回路を実現できる。

【０１２７】次に、本発明の温度検知回路を用いた応用
例の基板電圧検知回路ついて、図２９及び図３０を参照
しながら説明する。

【０１２８】図２９は基板電圧ＶＢＢの電圧レベルを検
知するもので、基板電圧ＶＢＢが検知電位より低い電位
のときは出力信号ＯＵＴ２は論理電圧“Ｌ”、検知電位
より高い電位のときは出力信号ＯＵＴ２は論理電圧
“Ｈ”を出力する回路である。出力信号ＯＵＴ２と電源
電圧ＶＣＣとの間にはＰチャネル型ＭＯＳトランジスタ
Ｑｐ２９１、Ｑｐ２９２、Ｑｐ２９３が接続され、Ｐチ
ャネル型ＭＯＳトランジスタＱｐ２９１のゲートは接地
電圧ＶＳＳに、Ｐチャネル型ＭＯＳトランジスタＱｐ２
９２のゲートは温度検知信号ＴＨＤ１に、Ｐチャネル型
ＭＯＳトランジスタＱｐ２９３のゲートは温度検知信号
ＴＨＤ２に接続されている。また、出力信号ＯＵＴ２の
ドレインはＮチャネル型ＭＯＳトランジスタＱｎ２９２
に接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２９
２のゲートは接地電圧ＶＳＳに接続されている。Ｎチャ
ネル型ＭＯＳトランジスタＱｎ２９２のソースはＮチャ
ネル型ＭＯＳトランジスタＱｎ２９１のドレインとゲー
トに接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２
９１のソースは基板電圧ＶＢＢと接続されている。

【０１２９】回路動作について簡単に説明すると、温度
が４０℃以下のときＴＨＤ１、ＴＨＤ２は共に論理電圧
“Ｌ”である。この時Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ２９２、Ｑｎ２９３がともにオンしている。このた
め、基板電圧検知電位は−２．０Ｖとなる。

【０１３０】次に、温度が４０℃以上６０℃以下のとき
ＴＨＤ１は論理電圧“Ｈ”、ＴＨＤ２は論理電圧“Ｌ”
である。この時、Ｎチャネル型ＭＯＳトランジスタＱｎ
２９２はオフ、Ｎチャネル型ＭＯＳトランジスタＱｎ２
９３はオンしている。このため、基板電圧検知電位は−
１．６Ｖとなる。

【０１３１】さらに、温度が６０℃以上のときＴＨＤ
１、ＴＨＤ２は共に論理電圧“Ｈ”である。この時、Ｎ
チャネル型ＭＯＳトランジスタＱｎ２９２、Ｑｎ２９３
がともにオフしている。このため、基板電圧検知電位は
−１．２Ｖとなる。

【０１３２】温度と基板電圧検知電位の関係は、図３０
のように、高温時に基板電圧検知電位が高くなる。この
ように、高温時に基板電圧検知電位が高くすることによ
り、ＤＲＡＭを高温時に動作させて、ポーズタイムを短
くすることができる。

【０１３３】

【発明の効果】上記説明したように、本発明の温度検知
回路を利用したＤＲＡＭでは、製造上のばらつきの少な
い温度検知回路により、低温時のセルフリフレッシュ機
能時のリフレッシュ周期をある基準リフレッシュ周期の
整数倍と長くでき、広い温度範囲で最適なリフレッシュ
周期のセルフリフレッシュ機能とすることができる。低
温時に消費電力が大幅に低減されたデバイスを供給でき
るという大きな効果が得られる。

【図面の簡単な説明】

【図１】本発明の温度検知回路の第１の実施例の回路図

【図２】Ｎ−Ｗｅｌｌ抵抗値とポリシリコン抵抗値の温
度依存性を示す図

【図３】Ｎ−Ｗｅｌｌ抵抗を用いた否定回路の断面構成
図

【図４】本発明の温度検知回路の第１の実施例の信号波
形図

【図５】本発明の温度検知回路の第２の実施例の回路図

【図６】本発明の温度検知回路の第３の実施例の回路図

【図７】本発明の温度検知回路の第４の実施例の回路図

【図８】本発明の温度検知回路の第５の実施例の回路図

【図９】本発明のＤＲＡＭと温度検知回路の第６の実施
例の回路図

【図１０】本発明のＤＲＡＭと温度検知回路の第６の実
施例の信号波形図

【図１１】本発明の温度検知回路の第７の実施例の回路
図

【図１２】本発明の温度検知回路の第８の実施例の回路
図

【図１３】本発明の温度検知回路の第９の実施例の回路
図

【図１４】本発明の温度検知回路の抵抗値補正用のモニ
ター回路図

【図１５】本発明の温度検知回路を応用したＤＲＡＭの
第１の実施例の回路図

【図１６】本発明の温度検知回路を応用したＤＲＡＭの
第１の実施例の回路図

【図１７】本発明の温度検知回路を応用したＤＲＡＭの
第１の実施例の回路図

【図１８】本発明の温度検知回路を応用したＤＲＡＭの
第１の実施例の信号波形図

【図１９】本発明の温度検知回路を応用したＤＲＡＭ別
の温度とデータ保持時間の関係図

【図２０】本発明の温度検知回路を応用したＤＲＡＭの
第２の実施例の回路図

【図２１】本発明の温度検知回路を応用したＤＲＡＭの
第２の実施例の回路図

【図２２】本発明の温度検知回路を応用したＤＲＡＭの
第２の実施例の回路図

【図２３】本発明の温度検知回路を応用したＤＲＡＭの
信号波形図

【図２４】本発明のＤＲＡＭの第３の実施例の回路図

【図２５】本発明のＤＲＡＭの第４の実施例の回路図

【図２６】本発明のデバイスの温度を高くする機能を有
したＤＲＡＭの一実施例

【図２７】本発明のデバイスの温度を高くする機能を有
したＤＲＡＭの回路例

【図２８】温度と入力信号から出力信号までの遅延時間
の関係を示す図

【図２９】本発明の温度検知回路を用いた応用例の基板
電圧検知回路図

【図３０】温度と基板電圧検知電位の関係を示す図

【図３１】従来のセルフリフレッシュ機能を有したＤＲ
ＡＭの一実施例の回路図

【図３２】従来のセルフリフレッシュ機能を有したＤＲ
ＡＭの一実施例の信号波形図

【図３３】従来のセルフリフレッシュ機能を有したＤＲ
ＡＭの温度とデータ保持時間の関係図

【図３４】従来の温度検知回路を説明する回路図

【符号の説明】

１１，１２遅延回路９０，１２０温度検知回路９１発振回路９２，１２２分周器回路（カウンタ回路）１２１ＣＢＲ検知回路１２３ＣＢＲカウンタ回路群１５１一般回路

Claims

(57)【特許請求の範囲】

【請求項１】複数個の否定回路で構成され、前記否定
回路が遅延時間の温度依存性が大きい第１の遅延回路
と、前記第１の遅延回路から出力される第１の出力信号
と、前記否定回路が遅延時間の温度依存性が小さい第２
の遅延回路と、前記第２の遅延回路から出力される第２
の出力信号とを備え、前記第１，２の出力信号が出力さ
れる順番を温度検知信号として検知することを特徴とす
る温度検知回路。
【請求項２】前記第１の遅延回路がＰチャネル型ＭＯ
ＳトランジスタまたはＮチャネル型ＭＯＳトランジスタ
であり、前記トランジスタのソースまたはドレインに温
度依存性の大きな抵抗値をもつ抵抗体を有することを特
徴とする請求項１記載の温度検知回路。
【請求項３】前記抵抗値が可変できる回路を有するこ
とを特徴とする請求項２記載の温度検知回路。
【請求項４】複数個の否定回路で構成され、前記否定
回路が遅延時間の温度依存性が大きい第１の遅延回路
と、前記第１の遅延回路から出力される第１の出力信号
と、前記否定回路が遅延時間の温度依存性が小さい第２
の遅延回路と、前記第２の遅延回路から出力される第２
の出力信号とを備え、前記第１，２の出力信号が出力さ
れる順番を温度検知信号として検知し、前記第１の遅延
回路が前記否定回路の出力ノードに温度依存性の大きな
抵抗値をもつ抵抗体を介して容量負荷が接続されている
ことを特徴とする温度検知回路。
【請求項５】前記抵抗値および前記容量負荷量が可変
できる回路を有することを特徴とする請求項４記載の温
度検知回路。
【請求項６】共通の電源電圧と接地電圧を備え、前記
電源電圧と前記接地電圧との間に直列に接続された第１
の抵抗体と第２の抵抗体、同じく前記電源電圧と前記接
地電圧との間に直列に接続された第３の抵抗体と第４の
抵抗体を備え、前記第１の抵抗体と第４の抵抗体が同じ
材料で形成された抵抗体で、前記第２の抵抗体と第３の
抵抗体が同じ材料で形成された抵抗体で、前記第１の抵
抗体と前記第２の抵抗体の接続点と前記第３の抵抗体と
前記第４の抵抗体の接続点との電位差を検知することを
特徴とする温度検知回路。
【請求項７】前記第１の抵抗体と前記第２の抵抗体が
スイッチングトランジスタを介して前記電源電圧と前記
接地電圧との間に直列に接続され、前記第３の抵抗体と
前記第４の抵抗体がスイッチングトランジスタを介して
前記電源電圧と前記接地電圧との間に直列に接続され、
前記第１の抵抗体と第４の抵抗体が同じ材料で形成され
た抵抗体で、前記第２の抵抗体と第３の抵抗体が同じ材
料で形成された抵抗体で、前記第１の抵抗体と前記第２
の抵抗体の接続点と前記第３の抵抗体と前記第４の抵抗
体の接続点との電位差を検知することを特徴とする請求
項６記載の温度検知回路。
【請求項８】前記第２の抵抗体と第３の抵抗体の抵抗
値が温度依存性の大きな抵抗体で、前記第１の抵抗体と
第４の抵抗体との抵抗値が温度依存性の小さな抵抗体
で、前記第１の抵抗体と前記第２の抵抗体の接続点と前
記第３の抵抗体と前記第４の抵抗体の接続点との電位差
を温度検知信号として検知することを特徴とする請求項
７記載の温度検知回路。
【請求項９】共通の電源電圧と接地電圧を備え、前記
電源電圧と前記接地電圧との間に直列に接続された第１
の抵抗体と第２の抵抗体と、前記電源電圧と前記接地電
圧との間に直列に接続された第３の抵抗体と第４の抵抗
体と、前記電源電圧と前記接地電圧との間に接続された
信号増幅回路とを備え、前記第１の抵抗体と前記第２の
抵抗体はスイッチングトランジスタを介して前記電源電
圧と前記接地電圧との間に接続され、前記第３の抵抗体
と前記第４の抵抗体はスイッチングトランジスタを介し
て前記電源電圧と前記接地電圧との間に接続され、前記
信号増幅回路はスイッチングトランジスタを介して前記
電源電圧と前記接地電圧との間に接続され、前記第１の
抵抗体と第３の抵抗体が同じ材料で形成された抵抗体
で、前記第２の抵抗体と第４の抵抗体が異なる材料で形
成された抵抗体で、前記第１の抵抗体と前記第２の抵抗
体の接続点と前記第３の抵抗体と前記第４の抵抗体の接
続点との電位差を前記信号増幅回路を用いて検知するこ
とを特徴とする温度検知回路。
【請求項１０】請求項９記載の温度検知回路を複数個
備え、前記複数個の温度検知回路によって複数の温度を
検知することを特徴とする温度検知回路。
【請求項１１】前記第２の抵抗体の抵抗値が温度依存
性の大きな抵抗体で、前記第４の抵抗体の抵抗値が温度
依存性の小さな抵抗体で、前記第１の抵抗体と前記第２
の抵抗体の接続点と前記第３の抵抗体と前記第４の抵抗
体の接続点との電位差を温度検知信号として検知するこ
とを特徴とする請求項９記載の温度検知回路。
【請求項１２】前記第２の抵抗体または前記第４の抵
抗体の抵抗値を可変できる回路を有することを特徴とす
る請求項１１記載の温度検知回路。
【請求項１３】共通の電源電圧と接地電圧を備え、前
記電源電圧と前記接地電圧との間に直列に接続された第
１の抵抗体と第２の抵抗体と、前記電源電圧と前記接地
電圧との間に直列に接続された第３の抵抗体と第４の抵
抗体と、前記電源電圧と前記接地電圧との間に接続され
た信号増幅回路とを備え、前記第１の抵抗体と前記第２
の抵抗体はスイッチングトランジスタを介して前記電源
電圧と前記接地電圧との間に接続され、前記第３の抵抗
体と前記第４の抵抗体はスイッチングトランジスタを介
して前記電源電圧と前記接地電圧との間に接続され、前
記信号増幅回路はスイッチングトランジスタを介して前
記電源電圧と前記接地電圧との間に接続され、前記第１
の抵抗体と第３の抵抗体が同じ材料で形成された抵抗体
で、前記第２の抵抗体と第４の抵抗体が異なる材料で形
成された抵抗体で、前記第１の抵抗体と前記第２の抵抗
体の接続点と前記第３の抵抗体と前記第４の抵抗体の接
続点との電位差を前記信号増幅回路を用いて検知する温
度検知回路とセルフリフレッシュ機能を有し、前記温度
検知回路の温度検知信号により、低温時のセルフリフレ
ッシュのリフレッシュ周期を長くする機能を有すること
を特徴とするダイナミック・ランダムアクセス・メモリ
装置。
【請求項１４】共通の電源電圧と接地電圧を備え、前
記電源電圧と前記接地電圧との間に直列に接続された第
１の抵抗体と第２の抵抗体と、前記電源電圧と前記接地
電圧との間に直列に接続された第３の抵抗体と第４の抵
抗体と、前記電源電圧と前記接地電圧との間に接続され
た信号増幅回路とを備え、前記第１の抵抗体と前記第２
の抵抗体はスイッチングトランジスタを介して前記電源
電圧と前記接地電圧との間に接続され、前記第３の抵抗
体と前記第４の抵抗体はスイッチングトランジスタを介
して前記電源電圧と前記接地電圧との間に接続され、前
記信号増幅回路はスイッチングトランジスタを介して前
記電源電圧と前記接地電圧との間に接続され、前記第１
の抵抗体と第３の抵抗体が同じ材料で形成された抵抗体
で、前記第２の抵抗体と第４の抵抗体が異なる材料で形
成された抵抗体で、前記第１の抵抗体と前記第２の抵抗
体の接続点と前記第３の抵抗体と前記第４の抵抗体の接
続点との電位差を前記信号増幅回路を用いて検知する温
度検知回路とＣＢＲリフレッシュ機能を有し、前記温度
検知回路の温度検知信号により、低温時のＣＢＲリフレ
ッシュ時にリフレッシュを行なわない周期を有すること
を特徴とするダイナミック・ランダムアクセス・メモリ
装置。