JP3185276B2 - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はバイポーラ型半導体装置
およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】バイポーラトランジスタの持つ高速動作
および高駆動能力を充分に引き出すためには、トランジ
スタの各電極の引き出し寄生抵抗および各電極間の寄生
容量を極力小さくすることが必要である。2. Description of the Related Art In order to sufficiently exploit the high-speed operation and high driving capability of a bipolar transistor, it is necessary to minimize the parasitic resistance of each electrode of the transistor and the parasitic capacitance between each electrode.
【０００３】従来のバイポーラトランジスタは図４に示
すように、Ｐ+ 型ポリシリコン５がベース引き出し電極
として用いられ、エミッタ引き出し電極１０はベース引
き出し電極５と第１の絶縁膜７および第５の絶縁膜１７
を介してセルフアラインに形成されている。As shown in FIG. 4, a conventional bipolar transistor uses P + type polysilicon 5 as a base lead electrode, and an emitter lead electrode 10 is formed of a base lead electrode 5, a first insulating film 7 and a fifth insulating film. Membrane 17
Are formed in a self-aligned manner.
【０００４】近年、ベース引き出し部の抵抗を低減する
ため、タングステンシリサイドやモリブデンシリサイド
などとポリシリコンとを積層した構造（以下ポリサイド
構造またはポリサイドと記す）が提案されている。In recent years, to reduce the resistance of the base lead portion, a structure in which tungsten silicide, molybdenum silicide, or the like and polysilicon are stacked (hereinafter referred to as a polycide structure or polycide) has been proposed.
【０００５】[0005]
【発明が解決しようとする課題】ベース引き出し電極に
ポリシリコンを用いた場合、シート抵抗を低減するには
ポリシリコン膜厚を厚くする必要がある。これを厚くす
るとエミッタ開口のアスペクト比が大きくなり同時にエ
ミッタ抵抗も高くなるので、高速動作・高駆動能力を実
現することが難しくなる。When polysilicon is used for the base lead-out electrode, it is necessary to increase the thickness of the polysilicon in order to reduce the sheet resistance. If the thickness is increased, the aspect ratio of the emitter opening increases, and at the same time, the emitter resistance also increases. Therefore, it is difficult to realize high-speed operation and high driving capability.
【０００６】一方、ベース引き出し電極にポリサイドを
用いるということが試みられている。リアクティブイオ
ンエッチングによりポリサイドをエッチングしてエミッ
タ開口を形成する。このときバイポーラトランジスタの
ベース領域の表面が露出してリアクティブイオンエッチ
ングによりダメージを受ける。このダメージが原因とな
って、ベース領域に形成されるエミッタ・ベース接合の
表面再結合電流が増大し、バイポーラトランジスタの電
流増幅率が低下するという問題があった。On the other hand, attempts have been made to use polycide for the base lead electrode. The polycide is etched by reactive ion etching to form an emitter opening. At this time, the surface of the base region of the bipolar transistor is exposed and is damaged by reactive ion etching. Due to this damage, there is a problem that the surface recombination current of the emitter-base junction formed in the base region increases and the current amplification factor of the bipolar transistor decreases.
【０００７】この表面再結合電流はベース引き出し電極
にポリサイドを用いた際に特に顕著に見られる。実際の
エッチング時間に比例してバイポーラトランジスタの特
性が劣化するという信頼性上に重大な問題が生じてい
る。This surface recombination current is particularly noticeable when polycide is used for the base extraction electrode. There is a serious problem in reliability that the characteristics of the bipolar transistor deteriorate in proportion to the actual etching time.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体装置は、
一導電型シリコン基板上の逆導電型エピタキシャル層の
表面に、一導電型ベース領域を囲んで一導電型外部ベー
ス領域が形成され、前記一導電型ベース領域の内側に逆
導電型エミッタ領域が形成され、前記外部ベース領域表
面にベース引き出し用の一導電型の第１の導電膜が形成
され、前記第１の導電膜上に、第２の導電膜の上に絶縁
膜が重なった２層膜が形成され、前記２層膜の端面に絶
縁性の第１の側壁が形成され、前記第１の導電膜の上面
が前記２層膜および前記第１の側壁で完全に覆われてい
て、前記第１の導電膜の端面および前記第１の側壁に接
して形成された絶縁性の第２の側壁の表面および前記エ
ミッタ領域表面に逆導電型の第３の導電膜が形成された
バイポーラトランジスタを含むものである。According to the present invention, there is provided a semiconductor device comprising:
On the surface of the reverse conductivity type epitaxial layer on the one conductivity type silicon substrate, a one conductivity type external base region is formed surrounding the one conductivity type base region, and a reverse conductivity type emitter region is formed inside the one conductivity type base region. Forming a first conductive type first conductive film on the surface of the external base region for drawing out a base; insulating on the first conductive film and on the second conductive film ;
A two-layer film in which the films overlap is formed, and the end face of the two-layer film is cut off.
An edge first side wall is formed, and an upper surface of the first conductive film is formed.
Is completely covered with the two-layer film and the first side wall.
Contacting the end surface of the first conductive film and the first side wall.
And a bipolar transistor in which a third conductive film of the opposite conductivity type is formed on the surface of the insulating second side wall and the surface of the emitter region.
【０００９】また第１の導電膜および第３の導電膜が、
ポリシリコンおよびアモルファスファスシリコンのうち
の１つであり、第２の導電膜が高融点金属および高融点
金属とシリコンとの化合物のうちの１つである。The first conductive film and the third conductive film are
The second conductive film is one of polycrystalline silicon and amorphous fuzzy silicon, and the second conductive film is one of a compound of high-melting-point metal and silicon.
【００１０】本発明の半導体装置の製造方法は、一導電
型シリコン基板の一主面上に逆導電型埋込層を形成した
のち、全面に逆導電型エピタキシャル層を成長する工程
と、選択酸化法により素子分離領域を形成したのち、逆
導電型コレクタ引き上げ部を形成する工程と、全面に一
導電型ポリシリコンを堆積したのち、シリサイド層を堆
積する工程と、全面に第１の絶縁膜を堆積したのち、ベ
ース引き出し電極予定領域を覆うレジストをマスクとし
て前記第１の絶縁膜および前記シリサイド層をエッチン
グする工程と、全面に第２の絶縁膜を堆積してからエッ
チバックして前記第１の絶縁膜および前記シリサイド層
に側壁を形成する工程と、前記第１の絶縁膜および前記
第２の絶縁膜をマスクとして前記一導電型ポリシリコン
をエッチングする工程と、一導電型の真性ベース領域を
形成したのち、全面に第３の絶縁膜を形成してからエッ
チバックして前記第２の絶縁膜および前記一導電型ポリ
シリコンに側壁を形成する工程と、全面に逆導電型ポリ
シリコンを形成してからパターニングしてエミッタ引き
出し電極を形成する工程とを含むものである。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a reverse conductivity type buried layer on one main surface of a one conductivity type silicon substrate and then growing a reverse conductivity type epitaxial layer over the entire surface is provided. Forming an element isolation region by a method, forming a reverse conductivity type collector pull-up portion, depositing one conductivity type polysilicon on the entire surface, and then depositing a silicide layer, and forming a first insulating film on the entire surface. After the deposition, a step of etching the first insulating film and the silicide layer using a resist covering a base lead electrode planned region as a mask; and depositing a second insulating film over the entire surface and etching back the first insulating film to form the first insulating film. Forming sidewalls on the insulating film and the silicide layer, and etching the one-conductivity-type polysilicon using the first insulating film and the second insulating film as masks Forming a one-conductivity-type intrinsic base region, forming a third insulating film on the entire surface, and etching back to form sidewalls on the second insulating film and the one-conductivity-type polysilicon. And forming a reverse conducting type polysilicon on the entire surface and then patterning to form an emitter extraction electrode.
【００１１】[0011]
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。FIG. 1 (a) shows a first embodiment of the present invention.
This will be described with reference to FIGS.
【００１２】図１（ｃ）に示すように、Ｎ型エピタキシ
ャル層４内に形成された外部ベース領域１３に接続した
Ｐ+ 型ポリシリコン５とシリサイド層６とを堆積したベ
ース引き出し電極が形成されている。またエミッタ拡散
領域１６上にエミッタ引き出し電極が形成されている。
さらにベース引き出し電極とエミッタ引き出し電極１０
は絶縁膜７，８，９によって絶縁されている。As shown in FIG. 1C, a base lead electrode formed by depositing a P + type polysilicon 5 and a silicide layer 6 connected to an external base region 13 formed in the N type epitaxial layer 4 is formed. ing. An emitter lead-out electrode is formed on the emitter diffusion region 16.
Further, a base extraction electrode and an emitter extraction electrode 10
Are insulated by the insulating films 7, 8, 9.
【００１３】このバイポーラトランジスタはつぎのよう
にして形成される。This bipolar transistor is formed as follows.
【００１４】はじめに図１（ａ）に示すように、Ｐ型半
導体基板１上に砒素などの不純物を導入してＮ+ 型埋込
層２を形成し、Ｎ型エピタキシャル層３を成長し、選択
酸化法により素子分離領域４を形成する。つぎにイオン
注入によりＮ+ 型コレクタ領域１５を形成し、さらにＣ
ＶＤにより厚さ８０〜１５０ｎｍのポリシリコンを形成
したのちボロンなどのＰ型不純物をドープしてＰ+ 型ポ
リシリコン５を形成する。つぎに厚さ５０〜１５０ｎｍ
のタングステンまたはモリブデンなどの高融点金属とシ
リコンとの化合物６（以下シリサイドと記す）を形成
し、厚さ１５０〜２００ｎｍの二酸化シリコンまたは窒
化シリコンからなる第１の絶縁膜７を堆積する。つぎに
フォトレジスト（図示せず）をマスクとして第１の絶縁
膜７およびシリサイド層６を異方性エッチングによりパ
ターニングしてから厚さ５０〜２００ｎｍの二酸化シリ
コンまたは窒化シリコンからなる第２の絶縁膜８を堆積
する。First, as shown in FIG. 1A, an N + -type buried layer 2 is formed by introducing an impurity such as arsenic on a P-type semiconductor substrate 1, and an N-type epitaxial layer 3 is grown. The element isolation region 4 is formed by an oxidation method. Next, an N + type collector region 15 is formed by ion implantation,
After forming polysilicon having a thickness of 80 to 150 nm by VD, a P + -type polysilicon 5 is formed by doping with a P-type impurity such as boron. Next, a thickness of 50 to 150 nm
Then, a compound 6 (hereinafter referred to as silicide) of a high melting point metal such as tungsten or molybdenum and silicon is formed, and a first insulating film 7 made of silicon dioxide or silicon nitride having a thickness of 150 to 200 nm is deposited. Next, using a photoresist (not shown) as a mask, the first insulating film 7 and the silicide layer 6 are patterned by anisotropic etching, and then a second insulating film made of silicon dioxide or silicon nitride having a thickness of 50 to 200 nm. 8 is deposited.
【００１５】つぎに図１（ｂ）に示すように、異方性エ
ッチングにより第１の絶縁膜７およびシリサイド層６の
側壁に第２の絶縁膜８を残す。つぎに異方性エッチング
により第１および第２の絶縁膜７，８をマスクとしてＰ
+ 型ポリシリコン５をパターニングする。つぎにイオン
注入などにより真性ベース領域１４を形成したのち、厚
さ１００〜２００ｎｍの二酸化シリコンまたは窒化シリ
コンからなる第３の絶縁膜９を堆積し、異方性エッチン
グを行なって第２の絶縁膜８およびＰ+ 型ポリシリコン
５に側壁９を残す。Next, as shown in FIG. 1B, the second insulating film 8 is left on the side walls of the first insulating film 7 and the silicide layer 6 by anisotropic etching. Next, P is formed by anisotropic etching using the first and second insulating films 7 and 8 as a mask.
The + type polysilicon 5 is patterned. Next, after the intrinsic base region 14 is formed by ion implantation or the like, a third insulating film 9 made of silicon dioxide or silicon nitride having a thickness of 100 to 200 nm is deposited, and anisotropically etched to form a second insulating film. The sidewalls 9 are left on the 8 and P + type polysilicon 5.
【００１６】つぎに図１（ｃ）に示すように、ポリシリ
コンを堆積してからＮ型不純物をドーピングしたのちパ
ターニングしてエミッタ引き出し電極１０を形成する。
つぎにＣＶＤにより第４の絶縁膜１１を堆積してからコ
ンタクトを開口し電極１２を形成することにより素子部
が完成する。Next, as shown in FIG. 1 (c), an emitter lead-out electrode 10 is formed by depositing polysilicon, doping with N-type impurities, and then patterning.
Next, a fourth insulating film 11 is deposited by CVD, a contact is opened, and an electrode 12 is formed, thereby completing an element portion.
【００１７】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIGS.
【００１８】はじめに図２（ａ）に示すように、Ｐ型半
導体基板１上にＮ+ 型埋込層２を形成し、Ｎ型エピタキ
シャル層３を成長したのち、選択酸化法により素子分離
領域４を形成する。つぎにイオン注入によりＮ+ 型コレ
クタ領域１５を形成し、ＣＶＤにより厚さ８０〜１５０
ｎｍのポリシリコンを堆積し、ボロンなどのＰ型不純物
をドープしてＰ+ 型ポリシリコン５を堆積する。First, as shown in FIG. 2A, an N + -type buried layer 2 is formed on a P-type semiconductor substrate 1 and an N-type epitaxial layer 3 is grown. To form Next, an N + type collector region 15 is formed by ion implantation, and a thickness of 80 to 150 is formed by CVD.
nm of polysilicon is deposited, and a P + -type polysilicon 5 is deposited by doping a P-type impurity such as boron.
【００１９】つぎに厚さ５０〜１５０ｎｍのタングステ
ンまたはモリブデンのシリサイド層６を堆積し、厚さ１
５０〜２００ｎｍの二酸化シリコンまたは窒化シリコン
からなる第１の絶縁膜７を堆積する。つぎにフォトレジ
スト（図示せず）をマスクとして第１の絶縁膜７および
シリサイド層６を異方性エッチングによりパターニング
する。つぎにアンモニアおよび過酸化水素の混合液でシ
リサイド層６を５０〜１００ｎｍサイドエッチングす
る。Next, a tungsten or molybdenum silicide layer 6 having a thickness of 50 to 150 nm is deposited.
A first insulating film 7 of 50 to 200 nm made of silicon dioxide or silicon nitride is deposited. Next, using a photoresist (not shown) as a mask, the first insulating film 7 and the silicide layer 6 are patterned by anisotropic etching. Next, the silicide layer 6 is side-etched by 50 to 100 nm with a mixed solution of ammonia and hydrogen peroxide.
【００２０】つぎに図２（ｂ）に示すように、第１の絶
縁膜７をマスクとしてＰ+ 型ポリシリコン５を異方性エ
ッチングしてから、イオン注入により真性ベース領域１
４を形成する。つぎに厚さ１５０〜２００ｎｍの第５の
絶縁膜１７を堆積し、異方性エッチングを行なって第１
の絶縁膜７、シリサイド層６およびＰ+ 型ポリシリコン
５の側壁１７を形成する。Next, as shown in FIG. 2B, the P + type polysilicon 5 is anisotropically etched using the first insulating film 7 as a mask, and then the intrinsic base region 1 is ion-implanted.
4 is formed. Next, a fifth insulating film 17 having a thickness of 150 to 200 nm is deposited and anisotropically etched to form a first insulating film 17.
The insulating film 7, the silicide layer 6, and the side wall 17 of the P + type polysilicon 5 are formed.
【００２１】第１の実施例ではＰ+ 型ポリシリコン５の
エミッタ開口の幅がマスクサイズよりもかなり狭くなる
のに対し、第２の実施例ではマスクサイズに近い幅に開
口できるという利点がある。エミッタスリットのアスペ
クト比を小さくしてエミッタ抵抗を低減できる。In the first embodiment, the width of the emitter opening of the P + -type polysilicon 5 is considerably smaller than the mask size, whereas in the second embodiment, there is an advantage that the opening can be made close to the mask size. . The emitter resistance can be reduced by reducing the aspect ratio of the emitter slit.
【００２２】いずれもベース引き出し電極にポリシリコ
ンを用いているがアモルファスシリコンを用いることも
できる。またベース引き出し電極のポリシリコン上に高
融点金属とシリコンとの化合物を形成する代わりに高融
点金属を形成することもできる。In each case, polysilicon is used for the base lead electrode, but amorphous silicon can also be used. Also, instead of forming a compound of a refractory metal and silicon on the polysilicon of the base lead electrode, a refractory metal can be formed.
【００２３】[0023]
【発明の効果】エミッタ開口を形成するときリアクティ
ブイオンエッチングによるエミッタ・ベース接合の表面
再結合電流が、ポリシリコンよりもポリサイドを用いた
とき著しい。そこでポリサイドのエッチングを２段階に
し、シリサイドを側壁絶縁膜で覆うか、またはシリサイ
ドの上面を覆う絶縁膜よりもサイドエッチングすること
により、ベース領域のシリコン基板へのダメージを減少
させた。When the emitter opening is formed, the surface recombination current of the emitter-base junction by the reactive ion etching is more remarkable when polycide is used than polysilicon. Thus, the polycide is etched in two stages, and the silicide is covered with a side wall insulating film or side-etched from the insulating film covering the upper surface of the silicide, thereby reducing damage to the silicon substrate in the base region.
【００２４】その結果、図３（ａ）に示す従来の電流・
電圧特性に比べて、図３（ｂ）に示す本発明の電流・電
圧特性は表面再結合電流が増大するのを防いでいること
がわかる。ベース引き出し電極にポリサイドを用いるこ
とにより、ベース引き出し電極の抵抗をさらに低減する
ことができる。As a result, the conventional electric current shown in FIG.
It can be seen that the current-voltage characteristics of the present invention shown in FIG. 3B prevent the surface recombination current from increasing, as compared with the voltage characteristics. By using polycide for the base extraction electrode, the resistance of the base extraction electrode can be further reduced.
【図１】本発明の第１の実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す断面図である。FIG. 2 is a sectional view showing a second embodiment of the present invention.
【図３】（ａ）は従来のポリサイド引き出し電極を用い
たバイポーラトランジスタの電流・電圧特性を示すグラ
フである。（ｂ）は本発明のバイポーラトランジスタの
電流・電圧特性を示すグラフである。FIG. 3A is a graph showing current-voltage characteristics of a conventional bipolar transistor using a polycide extraction electrode. (B) is a graph showing current-voltage characteristics of the bipolar transistor of the present invention.
【図４】従来のバイポーラトランジスタを示す断面図で
ある。FIG. 4 is a cross-sectional view showing a conventional bipolar transistor.
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込層 ３ Ｎ型エピタキシャル層 ４ 素子分離領域 ５ Ｐ+ 型ポリシリコン ６ シリサイド層 ７ 第１の絶縁膜 ８ 第２の絶縁膜 ９ 第３の絶縁膜 １０ エミッタ引き出し電極 １１ 第４の絶縁膜 １２ 電極 １３ 外部ベース領域 １４ 真性ベース領域 １５ Ｎ+ 型コレクタ領域 １６ エミッタ拡散領域 １７ 第５の絶縁膜REFERENCE SIGNS LIST 1 P-type semiconductor substrate 2 N + -type buried layer 3 N-type epitaxial layer 4 element isolation region 5 P + -type polysilicon 6 silicide layer 7 first insulating film 8 second insulating film 9 third insulating film 10 emitter Lead electrode 11 Fourth insulating film 12 Electrode 13 External base region 14 Intrinsic base region 15 N + type collector region 16 Emitter diffusion region 17 Fifth insulating film
Claims (3)
タキシャル層の表面に、一導電型ベース領域を囲んで一
導電型外部ベース領域が形成され、前記一導電型ベース
領域の内側に逆導電型エミッタ領域が形成され、前記外
部ベース領域表面にベース引き出し用の一導電型の第１
の導電膜が形成され、前記第１の導電膜上に、第２の導
電膜の上に絶縁膜が重なった２層膜が形成され、前記２
層膜の端面に絶縁性の第１の側壁が形成され、前記第１
の導電膜の上面が前記２層膜および前記第１の側壁で完
全に覆われていて、前記第１の導電膜の端面および前記
第１の側壁に接して形成された絶縁性の第２の側壁の表
面および前記エミッタ領域表面に逆導電型の第３の導電
膜が形成されたバイポーラトランジスタを含む半導体装
置。A first conductivity type external base region surrounding the one conductivity type base region on a surface of the opposite conductivity type epitaxial layer on the one conductivity type silicon substrate, and a reverse conductivity type inside the one conductivity type base region; An emitter region is formed, and a first conductive type first electrode for extracting a base is provided on a surface of the external base region.
Is formed on the first conductive film , a two-layer film is formed on the second conductive film , and an insulating film is formed on the second conductive film.
An insulating first side wall is formed on an end face of the layer film, and the first
The upper surface of the conductive film is completely completed by the two-layer film and the first side wall.
Completely covered with the end face of the first conductive film and the
Table of insulating second side wall formed in contact with the first side wall
A semiconductor device including a bipolar transistor in which a third conductive film of a reverse conductivity type is formed on a surface and a surface of the emitter region.
リシリコンおよびアモルファスファスシリコンのうちの
１つであり、第２の導電膜が高融点金属および高融点金
属とシリコンとの化合物のうちの１つである請求項１記
載の半導体装置。2. The method according to claim 1, wherein the first conductive film and the third conductive film are one of polysilicon and amorphous facsimile silicon, and the second conductive film is a refractory metal or a compound of refractory metal and silicon. 2. The semiconductor device according to claim 1, which is one of the following.
電型埋込層を形成したのち、全面に逆導電型エピタキシ
ャル層を成長する工程と、選択酸化法により素子分離領
域を形成したのち、逆導電型コレクタ引き上げ部を形成
する工程と、全面に一導電型ポリシリコンを堆積したの
ち、シリサイド層を堆積する工程と、全面に第１の絶縁
膜を堆積したのち、ベース引き出し電極予定領域を覆う
レジストをマスクとして前記第１の絶縁膜および前記シ
リサイド層をエッチングする工程と、全面に第２の絶縁
膜を堆積してからエッチバックして前記第１の絶縁膜お
よび前記シリサイド層に側壁を形成する工程と、前記第
１の絶縁膜および前記第２の絶縁膜をマスクとして前記
一導電型ポリシリコンをエッチングする工程と、一導電
型の真性ベース領域を形成したのち、全面に第３の絶縁
膜を堆積してからエッチバックして前記第２の絶縁膜お
よび前記一導電型ポリシリコンに側壁を形成する工程
と、全面に逆導電型ポリシリコンを形成してからパター
ニングしてエミッタ引き出し電極を形成する工程とを含
む半導体装置の製造方法。3. A step of forming a reverse conductivity type buried layer on one main surface of a one conductivity type silicon substrate, and then growing a reverse conductivity type epitaxial layer on the entire surface, and forming an element isolation region by a selective oxidation method. Then, a step of forming a reverse conductivity type collector pull-up portion, a step of depositing one conductivity type polysilicon over the entire surface, and then depositing a silicide layer, and a step of depositing a first insulating film over the entire surface, and then forming a base extraction electrode Etching the first insulating film and the silicide layer using a resist covering a region as a mask; and depositing a second insulating film on the entire surface and then etching back to deposit the first insulating film and the silicide layer on the entire surface. Forming a side wall; etching the one conductivity type polysilicon using the first insulating film and the second insulating film as a mask; Forming a third insulating film on the entire surface and then etching back to form sidewalls on the second insulating film and the one-conductivity-type polysilicon; Forming and then patterning to form an emitter extraction electrode.
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