JP3184362B2 - Failure detection device for electronic control unit - Google Patents
Failure detection device for electronic control unitInfo
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Description
【0001】[0001]
【産業上の利用分野】本願発明は、マイクロコンピュー
タを使用した電子制御ユニットの故障検出装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a failure detecting device for an electronic control unit using a microcomputer.
【0002】[0002]
【従来の技術】最近では、路面状態に応じて車両の制動
力を確実に得ることを目的としてアンチロックブレーキ
システム(ABS)の採用が多くなってきている。2. Description of the Related Art In recent years, an antilock brake system (ABS) has been increasingly used for the purpose of reliably obtaining a braking force of a vehicle according to a road surface condition.
【0003】このアンチロックブレーキシステムは、例
えば各車輪の車輪速を検出する車輪速センサと、油圧ア
クチュエータと、該油圧アクチュエータによって駆動さ
れるブレーキホイールシリンダと、上記車輪速センサの
出力信号を基に車速および路面状態に応じて適切な制動
力が得られるようにアクチュエータの制御を行うアンチ
ロックブレーキ・コントロールユニット(ABS電子制
御ユニット)とから構成されている。This antilock brake system is based on, for example, a wheel speed sensor for detecting the wheel speed of each wheel, a hydraulic actuator, a brake wheel cylinder driven by the hydraulic actuator, and an output signal of the wheel speed sensor. An antilock brake control unit (ABS electronic control unit) that controls the actuator so that an appropriate braking force is obtained according to the vehicle speed and the road surface condition.
【0004】ところで、このような電子制御システムに
おける上記電子制御ユニットは、常に正常な制御動作が
確保されなければならない。Incidentally, the electronic control unit in such an electronic control system must always ensure a normal control operation.
【0005】そこで、従来から例えば英国特許第156
9313号に示されるように一般に上記電子制御ユニッ
トには障害監視回路を備えた故障診断装置が設けられて
いる。Therefore, conventionally, for example, British Patent No. 156
As shown in No. 9313, generally, the electronic control unit is provided with a failure diagnosis device provided with a failure monitoring circuit.
【0006】該故障診断装置は、上記電子制御ユニット
に対し、例えばウオッチドッグタイマなどの制御ユニッ
ト正常時には常に一定の周期の監視信号(ウオッチドッ
グパルス)を発生する監視信号発生手段を設け、該監視
信号の変化を監視することによって当該制御ユニットの
故障判定を行うようにしている。[0006] The failure diagnosis device is provided with a monitoring signal generating means for constantly generating a monitoring signal (watchdog pulse) having a fixed period when the control unit such as a watchdog timer is normal. The failure of the control unit is determined by monitoring a change in the signal.
【0007】しかし、該故障診断装置自体も異常状態を
呈する可能性があることから、さらに該故障診断装置に
対しても、その異常を検出する異常検出装置が設けられ
ている。However, since the failure diagnosis device itself may exhibit an abnormal state, the failure diagnosis device is further provided with an abnormality detection device for detecting the abnormality.
【0008】該異常検出装置は、上記従来例の場合、例
えば上記電子制御ユニットの異常を示す疑似フェイル信
号を形成し、該疑似フェイル信号を上記故障診断装置の
フェイル判定回路に入力して同フェイル判定回路が正常
に作動するか否かを判定することによって行っている。In the case of the above-mentioned conventional example, the abnormality detecting device forms, for example, a pseudo-fail signal indicating an abnormality of the electronic control unit, and inputs the pseudo-fail signal to a failure judging circuit of the failure diagnosis device. This is performed by determining whether the determination circuit operates normally.
【0009】[0009]
【発明が解決しようとする課題】しかし、上記のように
異常状態を示す疑似信号を形成する検出システムでは、
どうしても異常検出装置自体の構成およびそのアルゴリ
ズムが相当に複雑になるとともに異常検出に長い時間が
かかる問題がある。However, in the detection system for forming a pseudo signal indicating an abnormal state as described above,
Inevitably, the configuration of the abnormality detection device itself and its algorithm become considerably complicated, and there is a problem that it takes a long time to detect the abnormality.
【0010】[0010]
【課題を解決するための手段】本願の請求項1,2各項
記載の発明は、各々上記の問題を解決することを目的と
してなされたものであって、それぞれ次のように構成さ
れている。Means for Solving the Problems The inventions described in claims 1 and 2 of the present application have been made for the purpose of solving the above problems, respectively, and are constituted as follows. .
【0011】(1) 請求項1記載の発明の構成 該発明の電子制御ユニットの故障検出装置は、マイクロ
コンピュータを備えて構成された一対の電子制御ユニッ
トと、該一対の電子制御ユニットの各々に設けられた一
定周期で所定の監視信号を発生する監視信号発生手段
と、該各監視信号発生手段より供給される監視信号の変
化に基いて上記一対の電子制御ユニットの各々の故障を
判定する故障判定手段と、当該システムへの電源投入
後、上記故障判定手段に入力される上記各監視信号発生
手段からの監視信号を各々所定時間遅延させる第1、第
2の遅延手段を有し、該遅延時間内における上記故障判
定手段の判定出力から当該故障判定手段の異常を検出す
る異常検出手段とを備えてなる電子制御ユニットの故障
検出装置において、上記第1、第2の遅延手段は、相互
に直列に接続され、先ず第1の遅延手段で一方側電子制
御ユニットの監視信号発生手段からの監視信号を遅延さ
せた後、次に第2の遅延手段で他方側電子制御ユニット
の監視信号発生手段からの監視信号を遅延させるように
構成されていることを特徴としている。 (1) Configuration of the invention according to claim 1 The failure detection device for an electronic control unit according to the present invention includes a pair of electronic control units each including a microcomputer and a pair of electronic control units. A monitoring signal generating means for generating a predetermined monitoring signal at a predetermined period provided; and a fault for determining a fault in each of the pair of electronic control units based on a change in the monitoring signal supplied from each monitoring signal generating means. Determining means, and first and second delay means for respectively delaying a monitoring signal from each of the monitoring signal generating means input to the failure determining means for a predetermined time after power-on to the system; A failure detection unit for detecting an abnormality of the failure determination unit from a determination output of the failure determination unit within a time period. The second delay means are connected in series with each other. First, the first delay means delays the monitoring signal from the monitoring signal generating means of the one-side electronic control unit, and then the second delay means causes the other one to delay. It is characterized in that the monitoring signal from the monitoring signal generating means of the electronic control unit is delayed.
【0012】(2) 請求項2記載の発明の構成 該発明の電子制御ユニットの故障検出装置は、上記請求
項1記載の発明の構成を前提とし、同構成における上記
電子制御ユニットは、車両用アンチロックブレーキ制御
ユニットであることを特徴としている。[0012] (2) a failure detecting device for an electronic control unit for configuration the invention of a second aspect of the present invention, the above claims,
Based on the configuration of the invention of claim 1, wherein said electronic control unit in the arrangement is characterized in that an anti-lock brake control unit for a vehicle.
【0013】[0013]
【作用】本願の請求項1,2各項記載の発明は、上記の
構成に対応して各々次のような作用を奏する。According to the first and second aspects of the present invention, the following functions are provided in correspondence with the above-described configuration.
【0014】(1) 請求項1記載の発明の作用 該発明の電子制御ユニットの故障検出装置では、マイク
ロコンピュータを備えて構成された一対の電子制御ユニ
ットと、該一対の電子制御ユニットの各々に設けられた
一定周期で所定の監視信号を発生する監視信号発生手段
と、該各監視信号発生手段より供給される監視信号の変
化に基いて上記一対の電子制御ユニットの各々の故障を
判定する故障判定手段と、当該システムへの電源投入
後、上記故障判定手段に入力される上記各監視信号発生
手段からの監視信号を各々所定時間遅延させる第1、第
2の遅延手段を有し、該遅延時間内における上記故障判
定手段の判定出力から当該故障判定手段の異常を検出す
る異常検出手段とを備えてなる電子制御ユニットの故障
検出装置において、上記第1、第2の遅延手段が、相互
に直列に接続され、先ず第1の遅延手段で一方側電子制
御ユニットの監視信号発生手段からの監視信号を遅延さ
せた後、次に第2の遅延手段で他方側電子制御ユニット
の監視信号発生手段からの監視信号を遅延させるように
なっている。 (1) Operation of the invention according to claim 1 In the failure detection device for an electronic control unit according to the present invention, a pair of electronic control units each including a microcomputer and each of the pair of electronic control units are provided. A monitoring signal generating means for generating a predetermined monitoring signal at a predetermined period provided; and a fault for determining a fault in each of the pair of electronic control units based on a change in the monitoring signal supplied from each monitoring signal generating means. Determining means, and first and second delay means for respectively delaying a monitoring signal from each of the monitoring signal generating means input to the failure determining means for a predetermined time after power-on to the system; A failure detection unit for detecting an abnormality of the failure determination unit from a determination output of the failure determination unit within a time period. Second delay means are connected in series with each other. First, the first delay means delays the monitoring signal from the monitoring signal generating means of the one-side electronic control unit, and then the second delay means delays the monitoring signal from the other. The monitoring signal from the monitoring signal generating means of the side electronic control unit is delayed.
【0015】したがって、例えば2組の電子制御ユニッ
トの各々について、上記所定時間前後において監視信号
が正常に出力されていないにも拘わらず故障判定出力が
正常判定出力状態を示したり、又その逆となったような
場合には、当該故障判定手段が異常であると、極めて容
易に検出することができる。Therefore, for example, for each of the two sets of electronic control units, the failure determination output indicates a normal determination output state despite the monitoring signal not being output normally before and after the predetermined time, and vice versa. In such a case, it can be very easily detected that the failure determination means is abnormal.
【0016】しかも、該異常検出は、当該制御システム
への電源が投入されてから所定時間前後の制御開始初期
の極めて短い時間で速やかになされる。Moreover, the abnormality is detected promptly within a very short period of time at the beginning of the control start, which is about a predetermined time after the power to the control system is turned on.
【0017】(2) 請求項2記載の発明の作用 該発明の電子制御ユニットの故障検出装置では、上記請
求項1記載の発明の構成を前提とし、同構成における上
記電子制御ユニットが、車両用アンチロックブレーキ制
御ユニットにより構成されている。 (2) Operation of the invention according to claim 2 In the failure detection device for an electronic control unit according to the invention ,
On the premise of the configuration of the invention according to claim 1 , the electronic control unit in the configuration is configured by a vehicle antilock brake control unit.
【0018】したがって、該車両用アンチロックブレー
キ制御ユニットにおいて上記請求項1の発明と全く同様
の作用を得ることができる。Accordingly, the antilock brake control unit for a vehicle can obtain exactly the same operation as that of the first aspect of the present invention.
【0019】[0019]
【発明の効果】以上の結果、本願発明の電子制御ユニッ
トの故障検出装置によると、敢えて従来のような異常状
態を示す疑似信号を形成するまでもなく、電源ON時の
初期動作に連動して極めて短時間で故障判定手段の異常
を検出することができ、アルゴリズムも簡略化できる。As described above, according to the electronic control unit failure detecting apparatus of the present invention, it is not necessary to form a false signal indicating an abnormal state as in the prior art. An abnormality of the failure determination means can be detected in a very short time, and the algorithm can be simplified.
【0020】[0020]
【実施例】(1) 第1実施例 本実施例は、本願発明を例えば自動車のアンチロックブ
レーキ制御用ABS電子制御ユニットの故障検出システ
ムに適用して構成されている。Embodiment (1) First Embodiment This embodiment is configured by applying the present invention to, for example, a failure detection system of an ABS electronic control unit for controlling an antilock brake of an automobile.
【0021】そして、図1〜図6は、同本願発明の第1
実施例に係るABS電子制御ユニットの故障検出(診断)
装置の構成および作用を示している。FIGS. 1 to 6 show the first embodiment of the present invention.
Failure detection (diagnosis) of the ABS electronic control unit according to the embodiment
2 shows the configuration and operation of the device.
【0022】先ず図1は、同装置を備えた車両用ABS
システムの全体的な構成を示すものである。該ABSシ
ステムは、例えば図示のように、第1のABS電子制御
ユニットCPU1と第2のABS電子制御ユニットCP
U2との2組のABS電子制御ユニットを備えて構成さ
れており、それらが全く同様にして車輪速センサ9の出
力を基に車速、路面状態に応じてABSアクチュエータ
(各ホイールシリンダへの油圧制御用アクチュエータ)用
の増減圧ソレノイド19を通電又は非通電制御するよう
になっている。First, FIG. 1 shows an ABS for a vehicle provided with the same device.
This shows the overall configuration of the system. The ABS system comprises, for example, a first ABS electronic control unit CPU 1 and a second ABS electronic control unit CP, as shown in the figure.
U 2 2 pairs of which is configured with an ABS electronic control unit and they speed based on the output of the wheel speed sensor 9 in the same manner, ABS actuator according to road conditions
The energizing or de-energizing of the pressure increasing / decreasing solenoid 19 for (hydraulic control actuator for each wheel cylinder) is controlled.
【0023】第1、第2のABS電子制御ユニットCP
U1,CPU2は、マイクロコンピュータにより構成され
ており、各々定電圧電源回路20より例えば5(V)の動
作電源が供給されるようになっている。そして、その入
力インターフェース回路部には、上記車輪速センサ9か
らの車輪速検出信号S1、後述するフェイルセーフリレ
ー(以下、F/Sリレーと略称する)7のON,OFF状
態モニター信号S2(F/Sリレーモニター信号:図3の
(e)および図4の(e))、F/Sリレー駆動モニター信号
(ウオッチドッグモニタ信号,F/Sリレー駆動信号:図
3の(d)および図4(d))S3が各々入力されるようになっ
ている。First and second ABS electronic control units CP
The U 1 and the CPU 2 are constituted by microcomputers, and are supplied with an operating power of, for example, 5 (V) from the constant voltage power supply circuit 20. The input interface circuit section includes a wheel speed detection signal S 1 from the wheel speed sensor 9 and an ON / OFF state monitor signal S 2 of a fail-safe relay (hereinafter abbreviated as F / S relay) 7 described later. ( F / S relay monitor signal:
(e) and FIG. 4 (e)), F / S relay drive monitor signal
(Watchdog monitor signal, F / S relay drive signal: figure (d) and FIG. 3 4 (d)) so that the S 3 are respectively inputted.
【0024】また、その出力インターフェース回路部か
らは、各々上記増減圧ソレノイド19を駆動するための
増減圧ソレノイド駆動信号S4,S4、図示しないウオッ
チドッグパルス発生回路(ウオッチドッグタイマー)から
のウオッチドッグパルス(異常監視信号)S5,S5(図3の
(b)および図4の(b))、F/SリレーON・OFF信号
S6,S6(図3の(c)および図4の(c)が各々出力されるよ
うになっている。From the output interface circuit section, pressure increasing / decreasing solenoid drive signals S 4 , S 4 for driving the pressure increasing / decreasing solenoid 19 are respectively provided, and a watch dog pulse generating circuit (watch dog timer) (not shown) is provided. Dog pulse (abnormality monitoring signal) S 5 , S 5 (FIG. 3
(b) and FIG. 4 (b)), F / S relay ON / OFF signals S 6 and S 6 (FIG. 3 (c) and FIG. 4 (c)) are respectively output.
【0025】両ABS電子制御ユニットCPU1,CPU
2からの増減圧ソレノイド駆動信号S4,S4は、各々第4
のAND回路17に入力される。第4のAND回路17
の出力端子は、上記増減圧ソレノイド19のアース側に
挿入された増減圧ソレノイド駆動トランジスタ18のベ
ース部に対して接続されており、上記第1、第2のAB
S電子制御ユニットCPU1,CPU2からの2組の増減
圧駆動信号S4,S4の論理積出力S4′によって同増減圧
ソレノイド駆動トランジスタ18をON,OFFするよ
うになっている。増減圧ソレノイド19は、上記F/S
リレー7のリレー接点7aを介して車載電源Eに接続さ
れており、上記F/Sリレー7のリレー接点7aがON
の状態において上記増減圧ソレノイド駆動トランジスタ
18がONになった時にのみ通電されて上記ABSアク
チュエータの減圧作動制御を行う。Both ABS electronic control units CPU 1 , CPU
The pressure increasing / decreasing solenoid drive signals S 4 and S 4 from the second
Is input to the AND circuit 17. Fourth AND circuit 17
Output terminal is connected to the base of a pressure increasing / decreasing solenoid driving transistor 18 inserted on the ground side of the pressure increasing / decreasing solenoid 19, and is connected to the first and second ABs.
The increasing / decreasing solenoid drive transistor 18 is turned on / off by the logical product output S 4 ′ of the two sets of increasing / decreasing drive signals S 4 , S 4 from the S electronic control units CPU 1 , CPU 2 . The pressure increasing / decreasing solenoid 19 is connected to the F / S
The relay contact 7a of the relay 7 is connected to the vehicle power supply E via the relay contact 7a, and the relay contact 7a of the F / S relay 7 is turned on.
In this state, power is supplied only when the pressure increasing / decreasing solenoid drive transistor 18 is turned ON to control the pressure decreasing operation of the ABS actuator.
【0026】また、F/Sリレー7は、上記リレー接点
7aと該リレー接点7aをON,OFF作動するリレーコ
イル7bとから構成されていて、該リレーコイル7bはF
/Sリレー駆動トランジスタ6のON動作により駆動
(通電)されるようになっている。一方、該F/Sリレー
駆動トランジスタ6は、図2に拡大して詳細に示すよう
な故障検出回路10からのF/Sリレー駆動信号S5
(ウオッチドッグモニタ信号:図3の(d)、図4の(d)参
照)によってON,OFF制御されるようになっている。The F / S relay 7 is composed of the relay contact 7a and a relay coil 7b for turning the relay contact 7a ON / OFF.
Driven by ON operation of / S relay drive transistor 6
(Power supply). On the other hand, the F / S relay drive transistor 6 is provided with an F / S relay drive signal S5 from the failure detection circuit 10 as shown in detail in FIG.
(Watchdog monitor signal: see (d) of FIG. 3 and (d) of FIG. 4) so that ON / OFF control is performed.
【0027】すなわち、図2中、先ず符号T1は上記第
1のABS電子制御ユニットCPU1側のF/Sリレー
駆動信号モニタ端子(ウオッチドッグモニタ端子)、T2
は同じく第1のABS電子制御ユニットCPU1側ウオ
ッチドッグパルス発生回路(ウオッチドッグタイマー)か
らの第1のウオッチドッグパルスが入力される第1のウ
オッチドッグパルス入力端子、T3は同じく第1のAB
S電子制御ユニットCPU1からのF/SリレーON・
OFF信号入力端子、T4は第2のABS電子制御ユニ
ットCPU2側ウオッチドッグパルス発生回路(ウオッチ
ドッグタイマー)からの第2のウオッチドッグパルスが
入力される第2のウオッチドッグパルス入力端子、T5
は同じく第2のABS電子制御ユニットCPU2からの
F/SリレーON・OFF信号入力端子、T6は同じく
第2のABS電子制御ユニットCPU2側のF/Sリレ
ー駆動信号モニタ端子(ウオッチドッグモニタ端子)であ
る。That is, in FIG. 2, first, reference numeral T 1 denotes an F / S relay drive signal monitor terminal (watch dog monitor terminal) of the first ABS electronic control unit CPU 1 , and T 2.
Also the first watchdog pulse input terminal to which the first watchdog pulse from the first ABS electronic control unit CPU 1 side watchdog pulse generating circuit (watchdog timer) is input, T 3 is also the first AB
F / S relay ON from S electronic control unit CPU 1
An OFF signal input terminal T 4 is a second watch dog pulse input terminal to which a second watch dog pulse is input from a second ABS electronic control unit CPU 2 side watch dog pulse generation circuit (watch dog timer), T Five
The same second ABS electronic control unit F / S relay ON · OFF signal input terminal, T 6 is also a second of ABS electronic control unit CPU 2 side F / S relay drive signal monitor terminal (watchdog from CPU 2 Monitor terminal).
【0028】次に符号1は、図3又は図4に示されるよ
うに、イグニッションスイッチIGSWがONになった
後、上記制御ユニットのマイクロコンピュータの動作/
出力が保証されるまでの時間t1が経過した時点で上記第
1のウオッチドッグパルス入力端子T2を介して入力さ
れるウオッチドッグパルスS5(図3又は図4の(b)参照)
を所定回数(2パルス)カウントした時にH出力を発生す
るウオッチドッグ信号遅延手段としての第1のウオッチ
ドッグパルスカウンタ、2は同じく所定パルス(1パル
ス)分のウオッチドッグ信号遅延手段としての第2のウ
オッチドッグパルスカウンタ、3は上記第1のウオッチ
ドッグパルスカウンタ1の出力と第2のウオッチドッグ
パルスとの論理積をとる第1のAND回路、4は上記第
1、第2のABS電子制御ユニットCPU1,CPU2か
らのF/SリレーON・OFF信号の論理積をとる第2
のAND回路、5は上記第2のウオッチドッグパルスカ
ウンタ2の出力と第2のAND回路4の出力との論理積
をとる第3のAND回路である。Next, as shown in FIG. 3 or FIG. 4, after the ignition switch IGSW is turned on, the operation of the microcomputer of the control unit will be described.
Watchdog pulse S 5 inputted output via the watchdog pulse input terminal T 2 of the time t 1 is the time in the first course to be guaranteed (in FIG. 3 or see FIG. 4 (b))
A first watchdog pulse counter as a watchdog signal delay means for generating an H output when a predetermined number of pulses ( two pulses) are counted, and a second watchdog signal delay means as a watchdog signal delay means for a predetermined pulse ( one pulse). Is a first AND circuit which takes the logical product of the output of the first watchdog pulse counter 1 and the second watchdog pulse, and 4 is the first and second ABS electronic control. A second logical AND of the F / S relay ON / OFF signals from the units CPU 1 and CPU 2
And 5, a third AND circuit for calculating the logical product of the output of the second watchdog pulse counter 2 and the output of the second AND circuit 4.
【0029】そして、上記各部が相互に図示のように接
続されて本実施例の故障検出装置が構成されている。The above components are connected to each other as shown in the drawing to constitute the failure detection device of this embodiment.
【0030】先ず図1の回路において、今イグニッショ
ンスイッチIGSWが投入されると、上記第1、第2の
ABS電子制御ユニットCPU1,CPU2の各ウオッチ
ドッグパルス発生回路に各々対応した第1、第2のウオ
ッチドッグパルス入力端子T2,T4には、それぞれ図3
(b),図4(b)に示すような所定周期の第1、第2のウオ
ッチドッグパルス(S5,S5)が上述のようにt1時間経過
した時点で入力される。そして、これにより該第1、第
2の各ウオッチドッグパルスは第1のウオッチドッグパ
ルスカウンタ1および第2のAND回路4に各々供給入
力される。また、これと全く同時に上記第1、第2のF
/SリレーON・OFF信号入力端子T3,T5には各々
図3(c),図4(c)に示すF/SリレーのON・OFF信
号が入力される。このF/SリレーのON・OFF信号
は、図3(c),図4(c)に示すように、ON状態でH(ハ
イ)、OFF状態でL(ロウ)の信号となっている。First, in the circuit shown in FIG. 1, when the ignition switch IGSW is turned on, the first and second ABS electronic control units CPU 1 and CPU 2 correspond to the first and second watch dog pulse generating circuits respectively corresponding to the watch dog pulse generating circuits. FIG. 3 shows the second watchdog pulse input terminals T 2 and T 4 respectively.
(b), the first predetermined period as shown in FIG. 4 (b), the second watchdog pulse (S 5, S 5) is input at the time of the lapse of t 1 hour as described above. As a result, the first and second watchdog pulses are supplied to the first watchdog pulse counter 1 and the second AND circuit 4, respectively. At the same time, the first and second F
The ON / OFF signals of the F / S relay shown in FIGS. 3C and 4C are input to the / S relay ON / OFF signal input terminals T 3 and T 5 , respectively. As shown in FIGS. 3C and 4C, the ON / OFF signal of the F / S relay is H (high) in the ON state and L (low) in the OFF state.
【0031】上記第1のウオッチドッグパルスカウンタ
1は、上述の如く上記入力された第1のABS電子制御
ユニットCPU1側第1のウオッチドッグパルス信号を
先ず所定時間遅延させる機能を有し、上述のように入力
される図3(b)、図4(b)のウオッチドッグパルスを所定
数(2パルス)カウントした後に初めてH(ハイ)出力を発
生し、上記第1のABS電子制御ユニットCPU1から
供給される第1のウオッチドッグパルスの供給開始より
所定時間遅延したH(ハイ)出力を形成する。The first watchdog pulse counter 1 has a function of first delaying the input first watchdog pulse signal on the first ABS electronic control unit CPU 1 side for a predetermined time as described above. Figure 3 is inputted to as in (b), however, given the watchdog pulse shown in FIG. 4 (b)
Number (2 pulses) generated for the first time H (high) output after counting, from the start of supply of the first watchdog pulse supplied from said first ABS electronic control unit CPU 1
An H (high) output delayed by a predetermined time is formed.
【0032】該カウント出力は、上記第1のAND回路
3の上記第2のウオッチドッグパルスが入力される端子
に対する他方側入力端子に供給入力される。The count output is supplied to the other input terminal of the first AND circuit 3 with respect to the terminal to which the second watchdog pulse is input.
【0033】そして、同第1のAND回路3は、上記第
2のウオッチドッグパルス入力端子T4から供給される
第2のABS電子制御ユニットCPU2側第2のウオッ
チドッグパルスと上記第1のウオッチドッグパルスカウ
ンタ1の出力との論理積をとり、両入力が共にH(ハイ)
レベルの時にH出力のパルス信号を発生して上記第2の
ウオッチドッグパルスカウンタ2に入力する。The first AND circuit 3 is configured to connect the second watchdog pulse supplied from the second watchdog pulse input terminal T 4 to the second ABS electronic control unit CPU 2 side with the first watchdog pulse. Logical AND with the output of the watchdog pulse counter 1 and both inputs are H (high)
At the time of the level, a pulse signal of H output is generated and input to the second watchdog pulse counter 2.
【0034】第2のウオッチドッグパルスカウンタ2
は、上記第1のAND回路3の論理積出力パルスを入力
し、上記第1のウオッチドッグパルスカウンタ1と同様
に、それを所定数(1パルス)カウントした時にH(ハイ)
出力を発生して第3のAND回路5の一方の入力端子に
供給入力する。Second watchdog pulse counter 2
Is, when the AND output pulse of the first AND circuit 3 is inputted and, as in the case of the first watchdog pulse counter 1, when the pulse is counted by a predetermined number ( one pulse ), H (high) is output.
An output is generated and supplied to one input terminal of the third AND circuit 5.
【0035】他方、上記第2のAND回路4は、上述の
如く上記第1のABS電子制御ユニットCPU1からの
F/SリレーON・OFF信号(図3(c)、図4(c))と第
2のABS電子制御ユニットCPU2からのF/Sリレ
ーON・OFF信号(図3(c),図4(c))との論理積をと
り、両信号が共にH(ハイ)出力の時にH(ハイ)出力を発
生して上記第3のAND回路5の他方側入力端子に同期
信号として供給する。On the other hand, the second AND circuit 4 outputs the F / S relay ON / OFF signal from the first ABS electronic control unit CPU1 as described above (FIGS. 3 (c) and 4 (c)). AND of the F / S relay ON / OFF signal (FIGS. 3 (c) and 4 (c)) from the second ABS electronic control unit CPU2, and both signals are H (high) output. At the time, an H (high) output is generated and supplied to the other input terminal of the third AND circuit 5 as a synchronization signal.
【0036】第3のAND回路5は、上記両入力の論理
積をとり、上記両入力が図4の(c),(d)に示すように遅
延期間t 2 内において共にH(ハイ)入力の時(ウオッチド
ッグモニタのON固着時)にH(ハイ)出力を発生して、
上記F/Sリレー駆動信号モニタ端子T1,T6に供給す
るとともに上記F/Sリレー駆動トランジスタ6をON
にする。この結果、ウオッチドッグモニタ回路の異常が
判定されるとともに上記F/Sリレー7のリレーコイル
7bが通電されて、対応するリレー接点7aがOFFにな
り、上記ABSアクチュエータの増減圧ソレノイド19
が通電不可能な状態となる(フエイルセーフ)。The third AND circuit 5 calculates the logical product of the two inputs, and the two inputs are delayed as shown in FIGS. 4 (c) and 4 (d).
Generates a H (high) output are both H in the postponed between t 2 (High) when the input (when ON sticking watchdog monitor)
The F / S relay drive signal is supplied to the F / S relay drive signal monitor terminals T 1 and T 6 and the F / S relay drive transistor 6 is turned on.
To As a result, the abnormality of the watchdog monitor circuit is determined, the relay coil 7b of the F / S relay 7 is energized, the corresponding relay contact 7a is turned off, and the pressure increasing / decreasing solenoid 19 of the ABS actuator is turned on.
Becomes incapable of energizing (fail safe).
【0037】以上のように、本実施例のABS電子制御
ユニットの故障検出装置の構成では、先ず第1のAND
回路3の論理積入力として、上記第1、第2の両ABS
電子制御ユニットCPU1,CPU2の各ウオッチドッグ
パルスを入力するようにするとともに、第1のABS電
子制御ユニットCPU1からのウオッチドッグパルスに
ついては第1のウオッチドッグパルスカウンタ1による
遅延出力を入力するようにし、さらに、その論理積出力
を第2のウオッチドッグパルスカウンタ2で遅延させた
上でウオッチドッグモニタ信号を形成するようにしてい
る。従って、ABS電子制御ユニット(CPU1又はCP
U2)のウオッチドッグパルスの入力がないにも拘わら
ず、モニタ信号がON固着していれば、必ず第3のAN
D回路3の出力はH(ハイ)出力となって異常が検出され
るようになっている。As described above, in the configuration of the failure detection device for the ABS electronic control unit of this embodiment, first, the first AND
As the logical product input of the circuit 3, the first and second ABSs are used.
Each of the watchdog pulses of the electronic control units CPU 1 and CPU 2 is input, and a delay output by the first watchdog pulse counter 1 is input for the watchdog pulse from the first ABS electronic control unit CPU 1. Then, the AND output is delayed by the second watchdog pulse counter 2 to form a watchdog monitor signal. Therefore, the ABS electronic control unit (CPU 1 or CP
If there is no input of the watchdog pulse of U 2 ) and the monitor signal is stuck ON, the third AN
The output of the D circuit 3 becomes an H (high) output and an abnormality is detected.
【0038】従って、該構成では、例えば上記遅延時間
内であって本来監視信号が正常に出力されていないにも
拘わらず故障判定出力が正常判定出力状態を示したよう
な場合には、当該故障判定手段が異常であると、極めて
容易に検出することができる。Therefore, in this configuration, for example, if the failure determination output indicates a normal determination output state within the delay time and the monitor signal is not normally output, If the determination means is abnormal, it can be detected very easily.
【0039】しかも、該異常検出は、当該制御システム
への電源が投入されてから所定時間内の制御開始初期の
極めて短い時間で速やかになされる。Further, the abnormality is detected promptly within a very short time from the start of control within a predetermined time after the power supply to the control system is turned on.
【0040】また、該構成では、例えば上記所定の遅延
時間経過後であって本来監視信号が正常に出力されてい
るにも拘わらず故障判定出力が異常判定出力状態を示し
たような場合には、やはり当該故障判定手段が異常であ
ると、極めて容易に検出することができる。Further, in this configuration, for example, when the failure determination output indicates an abnormality determination output state after the elapse of the predetermined delay time and the monitor signal is normally output normally. If the failure determination means is abnormal, it can be detected very easily.
【0041】しかも、該異常検出は、当該制御システム
への電源が投入されてから上記所定時間経過後の制御開
始初期の極めて短い時間で速やかになされる。Further, the abnormality detection is quickly performed within a very short period of time at the beginning of the control after the predetermined time elapses after the power supply to the control system is turned on.
【0042】その結果、このABS電子制御ユニットの
故障検出装置によると、敢えて従来のような異常状態を
示す疑似信号を形成するまでもなく、電源ON時の初期
動作に連動して極めて短時間で故障判定手段の異常を検
出することができようになり、アルゴリズムも簡略化で
きる。As a result, according to the ABS electronic control unit failure detecting device, it is not necessary to form a false signal indicating an abnormal state as in the prior art, but in a very short time in conjunction with the initial operation at power-on. An abnormality of the failure determination means can be detected, and the algorithm can be simplified.
【0043】なお、以上の実施例における上記第1、第
2のウオッチドッグパルスカウンタ1,2は、例えば抵
抗およびコンデンサによって形成される第1、第2の積
分フィルタ回路によって構成しても良い。The first and second watchdog pulse counters 1 and 2 in the above embodiment may be constituted by first and second integration filter circuits formed by, for example, resistors and capacitors.
【0044】その場合、該第1、第2の各積分フィルタ
回路は、例えば図6に示すように上記所定のパルス数N
のカウントに要する時間t2(図5参照)と同様の積分時間
t2をしきい値(時定数CR)として設定し、該しきい値t2
(CR)を越えるとH(ハイ)出力を発生するようにすれば
上記と全く同様の遅延作用を実現することができる。In this case, each of the first and second integration filter circuits is, for example, as shown in FIG.
Integration time similar to the time t 2 (see FIG. 5) required for counting
t 2 is set as a threshold value (time constant CR), and the threshold value t 2
When the output exceeds (CR), an H (high) output is generated, so that exactly the same delay action as described above can be realized.
【0045】(2) 第2実施例 次に、図7は本願発明の第2実施例に係るABS電子制
御ユニットの故障検出装置の構成を示している。(2) Second Embodiment Next, FIG. 7 shows a configuration of a failure detection device for an ABS electronic control unit according to a second embodiment of the present invention.
【0046】本実施例では、先ず上記第1、第2の両A
BS電子制御ユニットCPU1,CPU2の各ウオッチド
ッグパルス出力を各々上述の第1実施例のものと同様の
第1、第2のパルスカウンタ(又は積分フィルタ回路)2
1,22を介して遅延させた後に第1のAND回路23
に入力して、それらの論理積をとり、該論理積出力を上
記第1実施例と同様の第3のAND回路25に第2のA
ND回路24の論理積出力とともに入力する。第2のA
ND回路24は上記第1実施例の場合と同様に上記第
1、第2の各ABS電子制御ユニットCPU1,CPU2
からのF/SリレーON,OFFモニター信号の論理積
信号を出力するようになっている。In this embodiment, first, the first and second A
Each of the watchdog pulse outputs of the BS electronic control units CPU 1 and CPU 2 is output to the first and second pulse counters (or integrating filter circuits) 2 similar to those of the first embodiment.
The first AND circuit 23 after delaying via
To obtain a logical product of them, and outputs the logical product to a third AND circuit 25 similar to that of the first embodiment to obtain a second A.
It is input together with the logical product output of the ND circuit 24. Second A
The ND circuit 24 includes the first and second ABS electronic control units CPU 1 and CPU 2 as in the case of the first embodiment.
And outputs a logical product signal of the F / S relay ON / OFF monitor signal from the controller.
【0047】そして、上記第3のAND回路25は、上
記第1実施例同様第1、第2の各AND回路23,24
の論理積出力の論理積をとり、その出力で上述の第1実
施例の場合と同様にF/Sリレーの駆動モニター信号
(ウオッチドッグモニター信号)を形成するとともにF/
Sリレー駆動トランジスタ26を駆動(その駆動トラン
ジスタをON又はOFF)するようになっている。The third AND circuit 25 includes first and second AND circuits 23 and 24 as in the first embodiment.
The logical product of the logical product output of the F / S relays is obtained, and the output is used as in the case of the first embodiment.
(Watchdog monitor signal) and F /
The S-relay drive transistor 26 is driven (the drive transistor is turned on or off).
【0048】すなわち、該構成では、第1のAND回路
23の論理積入力として、第1、第2の両ABS電子制
御ユニットCPU1,CPU2の各ウオッチドッグパルス
の第1、第2のパルスカウンタ21,22による遅延出
力を入力するようにしており、ウオッチドッグモニタ回
路がON固着していれば必ず第3のAND回路25の出
力は上記遅延期間内においてもH(ハイ)出力となる。従
って、上記第1実施例と同様の作用効果を得ることがで
きる。That is, in this configuration, the first and second pulses of the respective watchdog pulses of the first and second ABS electronic control units CPU 1 and CPU 2 are inputted as the logical product input of the first AND circuit 23. The delay outputs of the counters 21 and 22 are input, and the output of the third AND circuit 25 is always H (high) even during the delay period if the watchdog monitor circuit is fixed to ON. Therefore, the same operation and effect as those of the first embodiment can be obtained.
【0049】(3) 第3実施例 次に、図8は本願発明の第3実施例に係るABS電子制
御ユニットの故障検出装置の構成を示している。(3) Third Embodiment Next, FIG. 8 shows a configuration of a failure detection device for an ABS electronic control unit according to a third embodiment of the present invention.
【0050】本実施例では、先ず上記第1、第2の両A
BS電子制御ユニットCPU1,CPU2の各ウオッチド
ッグパルス出力を各々上述の第1、第2実施例のものと
同様の第1、第2のパルスカウンタ(又は積分フィルタ
回路)21,22を介して遅延させた後に上記第1、第2
の両ABS電子制御ユニットCPU1,CPU2からのF
/SリレーON・OFF信号とともにAND回路13に
入力するようになっていてる。In this embodiment, first, the first and second A
The output of each watchdog pulse of the BS electronic control units CPU 1 and CPU 2 is passed through first and second pulse counters (or integrating filter circuits) 21 and 22 similar to those of the first and second embodiments, respectively. After the first and second
From both ABS electronic control units CPU 1 and CPU 2
The signal is input to the AND circuit 13 together with the / S relay ON / OFF signal.
【0051】そして、同第3のAND回路25は、それ
ら4組の出力の論理積をとり、その出力で上述の第1、
第2実施例の場合と同様にウオッチドッグモニタ信号を
形成するとともにF/Sリレー駆動用トランジスタ16
をON又はOFFするようになっている。The third AND circuit 25 calculates the logical product of the four sets of outputs, and outputs the logical product of the first and second outputs.
As in the case of the second embodiment, a watchdog monitor signal is formed and the F / S relay driving transistor 16 is formed.
Is turned ON or OFF.
【0052】すなわち、該構成では、AND回路13の
論理積入力として、第1、第2の両ABS電子制御ユニ
ットCPU1,CPU2の各ウオッチドッグパルスの第
1、第2のパルスカウンタ11,12を介した遅延出力
並びにF/SリレーのON/OFF信号を合わせて入力
するようにしており、ウオッチドッグモニタ回路がON
固着していれば必ず上記遅延期間内においてもAND回
路13の出力はH(ハイ)出力となる。つまり、各ABS
電子制御ユニットCPU1,CPU2のF/SリレーのO
N,OFFモニタ信号がH(ハイ)出力であれば、AND
回路13の論理積出力は必ずH(ハイ)となって異常であ
ることを示す。That is, in this configuration, as the logical product input of the AND circuit 13, the first and second pulse counters 11 of the respective watchdog pulses of the first and second ABS electronic control units CPU 1 and CPU 2 are used. 12 and the ON / OFF signal of the F / S relay are input together, and the watchdog monitor circuit is turned on.
If it is fixed, the output of the AND circuit 13 will always be H (high) even during the delay period. That is, each ABS
O of F / S relay of electronic control units CPU 1 and CPU 2
If the N, OFF monitor signal is H (high) output, AND
The logical product output of the circuit 13 always becomes H (high), indicating that it is abnormal.
【0053】またその結果、F/Sリレーの駆動トラン
ジスタはON作動してF/SリレーはOFFになる(フ
エイルセーフ)。As a result, the driving transistor of the F / S relay is turned on and the F / S relay is turned off (fail safe).
【図1】図1は、本願発明の第1実施例に係るABS電
子制御ユニットの故障検出装置の構成を示すロジック回
路図である。FIG. 1 is a logic circuit diagram showing a configuration of a failure detection device for an ABS electronic control unit according to a first embodiment of the present invention.
【図2】図2は、同装置の要部の構成を示すロジック回
路図である。FIG. 2 is a logic circuit diagram showing a configuration of a main part of the device.
【図3】図3は、同装置の正常動作時の回路動作を示す
タイムチャートである。FIG. 3 is a time chart showing a circuit operation during a normal operation of the device.
【図4】図4は、同装置の異常検出時の回路動作を示す
タイムチャートである。FIG. 4 is a time chart illustrating a circuit operation when an abnormality is detected in the device.
【図5】図5は、同装置の第1、第2のウオッチドッグ
パルスカウンタの遅延動作を示す動作特性図である。FIG. 5 is an operation characteristic diagram showing a delay operation of first and second watchdog pulse counters of the device.
【図6】図6は、同装置のウオッチドッグパルスカウン
タに代えた積分フィルタ回路の遅延動作を示す動作特性
図である。FIG. 6 is an operation characteristic diagram showing a delay operation of the integration filter circuit instead of the watchdog pulse counter of the device.
【図7】図7は、本願発明の第2実施例に係るABS電
子制御ユニットの故障検出装置の要部の構成を示すロジ
ック回路図である。FIG. 7 is a logic circuit diagram showing a configuration of a main part of a failure detection device for an ABS electronic control unit according to a second embodiment of the present invention.
【図8】図8は、本願発明の第3実施例に係るABS電
子制御ユニットの故障検出装置の要部の構成を示すロジ
ック回路図である。FIG. 8 is a logic circuit diagram showing a configuration of a main part of a failure detection device for an ABS electronic control unit according to a third embodiment of the present invention.
1は第1のウオッチドッグパルスカウンタ、2は第2の
ウオッチドッグパルスカウンタ、3は第1のAND回
路、4は第2のAND回路、5は第3のAND回路、6
はF/Sリレー駆動トランジスタ、7はF/Sリレー、
9は車輪速センサ、11は第1のウオッチドッグパルス
カウンタ、12は第2のウオッチドッグパルスカウン
タ、13は第1のAND回路、14は第2のAND回
路、15は第3のAND回路、21は第1のウオッチド
ッグパルスカウンタ、22は第2のウオッチドッグパル
スカウンタ、23は第1のAND回路、24は第2のA
ND回路、25は第3のAND回路である。1 is a first watchdog pulse counter, 2 is a second watchdog pulse counter, 3 is a first AND circuit, 4 is a second AND circuit, 5 is a third AND circuit, 6
Is an F / S relay drive transistor, 7 is an F / S relay,
9 is a wheel speed sensor, 11 is a first watchdog pulse counter, 12 is a second watchdog pulse counter, 13 is a first AND circuit, 14 is a second AND circuit, 15 is a third AND circuit, 21 is a first watchdog pulse counter, 22 is a second watchdog pulse counter, 23 is a first AND circuit, and 24 is a second A
The ND circuit 25 is a third AND circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 誠司 広島県安芸郡府中町新地3番1号 マツ ダ株式会社内 (56)参考文献 特開 平3−231336(JP,A) 特開 昭62−72038(JP,A) 特開 平2−250124(JP,A) 特開 平1−103750(JP,A) 特開 平3−95636(JP,A) 特開 昭54−56740(JP,A) 特開 平4−283840(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 11/28 - 11/36 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Seiji Miyamoto 3-1 Shinchi, Fuchu-cho, Aki-gun, Hiroshima Prefecture Inside Mazda Co., Ltd. (56) References JP-A-3-231336 (JP, A) JP-A-62 -72038 (JP, A) JP-A-2-250124 (JP, A) JP-A-1-103750 (JP, A) JP-A-3-95636 (JP, A) JP-A-54-56740 (JP, A JP-A-4-283840 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 11/28-11/36
Claims (2)
た一対の電子制御ユニットと、該一対の電子制御ユニッ
トの各々に設けられた一定周期で所定の監視信号を発生
する監視信号発生手段と、該各監視信号発生手段より供
給される監視信号の変化に基いて上記一対の電子制御ユ
ニットの各々の故障を判定する故障判定手段と、当該シ
ステムへの電源投入後、上記故障判定手段に入力される
上記各監視信号発生手段からの監視信号を各々所定時間
遅延させる第1、第2の遅延手段を有し、該遅延時間内
における上記故障判定手段の判定出力から当該故障判定
手段の異常を検出する異常検出手段とを備えてなる電子
制御ユニットの故障検出装置であって、上記第1、第2
の遅延手段は、相互に直列に接続され、先ず第1の遅延
手段で一方側電子制御ユニットの監視信号発生手段から
の監視信号を遅延させた後、次に第2の遅延手段で他方
側電子制御ユニットの監視信号発生手段からの監視信号
を遅延させるように構成されていることを特徴とする電
子制御ユニットの故障検出装置。1. A pair of electronic control units each including a microcomputer; monitoring signal generating means provided in each of the pair of electronic control units for generating a predetermined monitoring signal at a constant period; Failure determining means for determining a failure of each of the pair of electronic control units based on a change in the monitoring signal supplied from the monitoring signal generating means; and inputting the failure determination means to the failure determining means after power-on to the system. An abnormality which has first and second delay means for respectively delaying a monitoring signal from each monitoring signal generation means for a predetermined time, and detecting an abnormality of the failure determination means from a determination output of the failure determination means within the delay time A failure detection device for an electronic control unit, comprising: a first and a second detection unit.
Are connected in series with each other. First, the first delay means delays the monitoring signal from the monitoring signal generating means of the one-side electronic control unit, and then the second delay means delays the monitoring signal from the other-side electronic control unit. A failure detection device for an electronic control unit, wherein the failure detection device is configured to delay a monitoring signal from a monitoring signal generating means of the control unit.
ロックブレーキ制御ユニットであることを特徴とする請
求項1記載の電子制御ユニットの故障検出装置。Wherein said electronic control unit, 請 which is a anti-lock brake control unit for a vehicle
The failure detection device for an electronic control unit according to claim 1 .
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