JP3181467B2 - Logic gate circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、論理ゲート回路に係わ
り、特に、入力される論理信号をレベルアップし、この
レベルアップした論理信号のＡＮＤ（ＮＡＮＤ）論理出
力を得る論理ゲート回路であって、メモリセルの並列試
験（マルチビットテスト）を行う場合の試験回路等に用
いて好適な論理ゲート回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic gate circuit, and more particularly, to a logic gate circuit for leveling an input logic signal and obtaining an AND (NAND) logic output of the leveled logic signal. The present invention relates to a logic gate circuit suitable for use as a test circuit or the like when performing a parallel test (multi-bit test) of memory cells.
【０００２】[0002]
【従来の技術】一般に、ＳＲＡＭやＢｉＣＭＯＳ−ＳＲ
ＡＭ等のように、比較的大きな記憶容量を有し、高速動
作を行うことが可能な半導体記憶装置においては、アレ
イ構成になっている全部のメモりセルの動作を確認する
ため、全部のメモリセルに対してデータの書込み及びデ
ータの読出しのテストが行われている。このようなテス
トを行う際に、半導体記憶装置の記憶容量が比較的小さ
いときには、そのテストに要する時間も限られたもので
あったが、近年になって、半導体記憶装置の記憶容量が
かなり増大するのに伴い、即ち、半導体記憶装置内に設
けられるメモリセルの数がかなり増大するのに伴って、
前記テストに要する時間が著しく増大するようになり、
前記テストがかなりの負担になるようになってきた。2. Description of the Related Art Generally, SRAMs and BiCMOS-SRs are used.
In a semiconductor memory device such as an AM having a relatively large storage capacity and capable of performing high-speed operation, all the memory cells are required to confirm the operation of all memory cells in an array configuration. Data writing and data reading tests are performed on the cells. When such a test is performed, when the storage capacity of the semiconductor memory device is relatively small, the time required for the test is limited. However, in recent years, the storage capacity of the semiconductor memory device has increased considerably. In other words, as the number of memory cells provided in the semiconductor memory device increases considerably,
The time required for the test has been significantly increased,
The testing has become a significant burden.
【０００３】ところで、最近においては、前記テストに
要する時間の増大に対処するため、複数のメモリセル毎
に、同時並列的にテストを行うようにして、前記テスト
に要する時間を短縮するようにしたメモリセルのテスト
回路、即ち、メモリセルの並列試験（マルチビットテス
ト）回路が新たに開発されるようになった。Recently, in order to cope with the increase in the time required for the test, a test is performed simultaneously and in parallel for each of a plurality of memory cells, thereby reducing the time required for the test. A test circuit for memory cells, that is, a parallel test (multi-bit test) circuit for memory cells has been newly developed.
【０００４】ここで、図８は、かかるメモリセルの並列
試験回路の構成の一例を示す回路構成図であって、「信
学技報」Ｖｏｌ．９１、Ｎｏ．６４（ＳＤＭ９１−１
０）、第５頁乃至第１１頁に開示のものである。FIG. 8 is a circuit diagram showing an example of the configuration of a parallel test circuit for such a memory cell. The IEICE Technical Report, Vol. 91, no. 64 (SDM91-1
0), pages 5 to 11.
【０００５】図８において、５１は対のコモンデータバ
スライン、５２は信号分配回路、５３はマスタセンスア
ンプ（ＭＳＡ）、５４は試験回路、５５は第１のマルチ
エミッタトランジスタ、５６は第２のマルチエミッタト
ランジスタ、５７はエミッタフォロワ回路、５８は第１
のエミッタ結合論理（ＥＣＬ）回路、５９は第２のＥＣ
Ｌ回路、６０は第３のＥＣＬ回路である。この場合、信
号分配回路５２はエミッタフォロワ接続された第１及び
第２のマルチエミッタトランジスタ５５、５６からな
り、試験回路５４はエミッタフォロワ回路５７と第１乃
至第３のＥＣＬ回路５８、５９、６０とからなる排他的
ＯＲ回路である。なお、図８に図示はないが、対のコモ
ンデータバスライン５１には各別に選択可能な複数のプ
リセンスアンプ（ＰＳＡ）が接続されている。In FIG. 8, 51 is a pair of common data bus lines, 52 is a signal distribution circuit, 53 is a master sense amplifier (MSA), 54 is a test circuit, 55 is a first multi-emitter transistor, and 56 is a second multi-emitter transistor. A multi-emitter transistor, 57 is an emitter follower circuit, 58 is a first
Emitter coupled logic (ECL) circuit, 59 is a second EC
The L circuit 60 is a third ECL circuit. In this case, the signal distribution circuit 52 includes first and second multi-emitter transistors 55 and 56 connected in an emitter follower connection, and the test circuit 54 includes an emitter follower circuit 57 and first to third ECL circuits 58, 59 and 60. An exclusive OR circuit consisting of Although not shown in FIG. 8, a plurality of individually selectable pre-sense amplifiers (PSAs) are connected to the pair of common data bus lines 51.
【０００６】そして、第１及び第２のマルチエミッタト
ランジスタ５５、５６は、ベースが対のコモンデータバ
スライン５１にそれぞれ接続され、一方のエミッタがＭ
ＳＡ５３に、他方のエミッタが試験回路５４の入力にそ
れぞれ接続される。第１のＥＣＬ回路５８と第２のＥＣ
Ｌ回路５９における各差動接続トランジスタの共通接続
されたエミッタは、第３のＥＣＬ回路６０の差動接続ト
ランジスタのコレクタに接続され、第１のＥＣＬ回路５
８及び第３のＥＣＬ回路６０の一方のトランジスタのベ
ースに第１及び第２の基準電圧Ｖref1、Ｖref2が供給さ
れる。The first and second multi-emitter transistors 55 and 56 have their bases connected to a pair of common data bus lines 51, respectively, and one of the emitters is connected to a common data bus line 51.
The other emitter is connected to the input of the test circuit 54 at SA53. The first ECL circuit 58 and the second EC
The commonly connected emitter of each differential connection transistor in the L circuit 59 is connected to the collector of the differential connection transistor in the third ECL circuit 60, and the first ECL circuit 5
The first and second reference voltages V ref1 and V ref2 are supplied to the bases of one of the transistors of the eighth and third ECL circuits 60.
【０００７】前記構成による既知のメモリセルの並列試
験回路は、概略、次のように動作する。The known memory cell parallel test circuit having the above configuration operates as follows.
【０００８】図示されていない複数のＰＳＡを同時に選
択すると、これら選択された複数のＰＳＡに選択的に接
続されているメモリセルから読み出された相補信号が対
のコモンデータバスライン５１に同時に出力される。こ
のとき、前記全てのメモリセルの読み出し動作が正常で
あって、複数のＰＳＡが対のコモンデータバスライン５
１に同極性の相補信号を出力していれば、対のコモンデ
ータバスライン５１に生じる信号はＰＳＡの出力振幅に
略等しい相補信号になる。ところが、前記メモリセルの
中の１つ以上のメモリセルの読み出し動作が正常でな
く、複数のＰＳＡの中の１つ以上のＰＳＡが対のコモン
データバスライン５１に、他のＰＳＡの信号と異なるレ
ベルの信号を出力していれば、対のコモンデータバスラ
イン５１に生じる信号は、ともに高レベル（Ｈ）の非相
補信号になる。When a plurality of PSAs (not shown) are simultaneously selected, complementary signals read from memory cells selectively connected to the selected plurality of PSAs are simultaneously output to a pair of common data bus lines 51. Is done. At this time, the read operation of all the memory cells is normal, and the plurality of PSAs are connected to the pair of common data bus lines 5.
If a complementary signal of the same polarity is output to the pair 1, the signal generated on the pair of common data bus lines 51 is a complementary signal substantially equal to the output amplitude of the PSA. However, the read operation of one or more memory cells among the memory cells is not normal, and one or more PSAs of the plurality of PSAs are different from the signals of the other PSAs in the pair of common data bus lines 51. If the signal of the level is output, the signals generated on the pair of common data bus lines 51 are both high level (H) non-complementary signals.
【０００９】次に、対のコモンデータバスライン５１に
生じる信号は、第１及び第２のマルチエミッタトランジ
スタ５５、５６からなる信号分配回路５２に入力され、
そこでマルチエミッタトランジスタ５５、５６の一方の
エミッタと他方のエミッタとに分配される。そして、一
方のエミッタに生じた信号はＭＳＡ５３に供給され、他
方のエミッタに生じる信号は試験回路５４に供給され
る。このとき、試験回路５４は、入力信号の排他的ＯＲ
論理ゲートとして働くので、対のコモンデータバスライ
ン５１に生じる信号（試験回路５４の入力信号）が不一
致信号（相補信号）であるか一致信号（ともに高レベル
信号）であるかに応じて、試験回路５４の出力の論理状
態が変化する。即ち、この試験回路５４において、対の
コモンデータバスライン５１に生じる信号（試験回路５
４の入力信号）が不一致信号（相補信号）であると判定
したときには、同時に読み出しを行った複数のメモリセ
ルの動作が正常であり、一方、対のコモンデータバスラ
イン５１に生じる信号（試験回路５４の入力信号）が一
致信号（ともに高レベル信号）であると判定したときに
は、同時に読み出しを行った複数のメモリセルの中のい
ずれかのものの動作が不良であるとの判断されるもので
ある。Next, a signal generated on the pair of common data bus lines 51 is input to a signal distribution circuit 52 comprising first and second multi-emitter transistors 55 and 56,
Then, the multi-emitter transistors 55 and 56 are distributed to one emitter and the other. The signal generated at one emitter is supplied to the MSA 53, and the signal generated at the other emitter is supplied to the test circuit 54. At this time, the test circuit 54 performs an exclusive OR operation on the input signals.
Since the signal acts as a logic gate, a test is performed depending on whether a signal (input signal of the test circuit 54) generated on the pair of common data bus lines 51 is a mismatch signal (complementary signal) or a match signal (both high level signals). The logic state of the output of circuit 54 changes. That is, in the test circuit 54, the signal (the test circuit 5) generated on the pair of common data bus lines 51
4 is determined to be a non-coincidence signal (complementary signal), the operation of the plurality of memory cells from which data is simultaneously read is normal, while the signal (test circuit) generated on the pair of common data bus lines 51 is normal. When it is determined that the input signal 54 is a coincidence signal (both high level signals), it is determined that the operation of any one of the plurality of memory cells from which data has been simultaneously read is defective. .
【００１０】[0010]
【発明が解決しようとする課題】前記メモリセルの並列
試験回路においては、試験回路５４を電源側から見たと
き、第１及び第２のＥＣＬ回路５８、５９に第３のＥＣ
Ｌ回路６０を積み重ねた構成であるので、電源電圧が低
下した場合、例えば、電源電圧が２．５Ｖ程度にまで低
下した場合には、電源に対して直列接続される２つのバ
イポーラトランジスタの動作マージンがなくなり、入力
信号に対する正確な排他的ＯＲ論理が得られないという
問題がある。In the parallel test circuit for memory cells, when the test circuit 54 is viewed from the power supply side, the first and second ECL circuits 58 and 59 have the third EC circuit.
Since the L circuits 60 are stacked, when the power supply voltage decreases, for example, when the power supply voltage decreases to about 2.5 V, the operating margin of the two bipolar transistors connected in series to the power supply is reduced. And the problem is that accurate exclusive OR logic for the input signal cannot be obtained.
【００１１】また、前記メモリセルの並列試験回路にお
いては、電源電圧が低下した場合、例えば、電源電圧が
２．５Ｖ程度にまで低下した場合には、試験回路５４に
おける入力信号の正確な排他的ＯＲ論理が得られないた
め、メモリセルの並列試験（マルチビットテスト）を行
うことができないという問題もある。In the parallel test circuit of the memory cells, when the power supply voltage decreases, for example, when the power supply voltage decreases to about 2.5 V, an accurate exclusive signal of the input signal in the test circuit 54 is obtained. Since OR logic cannot be obtained, there is also a problem that a parallel test (multi-bit test) of memory cells cannot be performed.
【００１２】この点について詳しく述べると、対のコモ
ンデータバスライン５１に生じる信号が信号分配回路５
２を介してＭＳＡ５３と試験回路５４に分配出力された
場合に、試験回路５４の入力ノードＡ、Ｂは、ＰＳＡの
出力段を構成するエミッタフォロワ（図示なし）とコモ
ンデータバスライン５１に次続する２段のエミッタフォ
ロワとにより、高位側電源電圧（Ｖｃｃ）より２Ｖｂｅ
（ここで、Ｖｂｅはトランジスタのベース・エミッタ間
の電圧降下分）だけ低下しており、しかも、試験回路５
４の内部の２段のバイポーラトランジスタによってさら
に２Ｖｂｅの電圧を必要とし、さらに、第３のＥＣＬ回
路６０に含まれている電流源の電圧降下Ｖｓを必要とす
るというように、全体で（４Ｖｂｅ＋Ｖｓ）の動作電圧
が必要になる。ここで、例えば、１Ｖｂｅを０．８Ｖ、
Ｖｓを０．４Ｖとしたとき、必要とされる動作電圧は
０．８×４＋０．４＝３．６Ｖになる。To describe this point in detail, the signal generated on the pair of common data bus lines 51 is
2, the input nodes A and B of the test circuit 54 are connected to an emitter follower (not shown) and a common data bus line 51 constituting an output stage of the PSA. 2 Vbe from the higher power supply voltage (Vcc) by the two-stage emitter follower
(Where Vbe is the voltage drop between the base and the emitter of the transistor).
(4Vbe + Vs), for example, a voltage of 2Vbe is required by the two-stage bipolar transistor inside 4 and a voltage drop Vs of the current source included in the third ECL circuit 60 is required. Operating voltage is required. Here, for example, 1Vbe is 0.8V,
When Vs is 0.4 V, the required operating voltage is 0.8 × 4 + 0.4 = 3.6 V.
【００１３】このように、前記メモリセルの並列試験回
路においては、電源電圧が２．５Ｖ程度に低下すると、
試験回路５４で入力信号の正当な排他的ＯＲ論理が得ら
れないため、必然的に、メモリセルの並列試験（マルチ
ビットテスト）を行うことができなくなる。As described above, in the parallel test circuit for memory cells, when the power supply voltage drops to about 2.5 V,
Since a proper exclusive OR logic of the input signal cannot be obtained in the test circuit 54, a parallel test (multi-bit test) of the memory cells cannot necessarily be performed.
【００１４】もっとも、前記メモリセルの並列試験回路
において、試験回路５４の入力ノードＡ、Ｂに至るまで
のエミッタフォロワの数を１つ減らし、１段のエミッタ
フォロワを設けたものに変更することも可能であるが、
このような変更を行っても、試験回路５４で必要とされ
る動作電圧は２．８Ｖであるので、電源電圧が２．５Ｖ
程度に低下すれば、試験回路５４において入力信号の正
当な排他的ＯＲ論理が得られず、やはりメモリセルの並
列試験（マルチビットテスト）を行うことができないも
のである。However, in the parallel test circuit of the memory cells, the number of the emitter followers up to the input nodes A and B of the test circuit 54 may be reduced by one, and may be changed to a one provided with a one-stage emitter follower. It is possible,
Even if such a change is made, the operating voltage required by the test circuit 54 is 2.8 V, so that the power supply voltage is 2.5 V
If it is reduced to such an extent, the test circuit 54 cannot obtain a proper exclusive OR logic of the input signal, so that the parallel test (multi-bit test) of the memory cells cannot be performed.
【００１５】本発明は、前記問題点を除去するもので、
その１つの目的は、低い電源電圧、例えば、２．０Ｖ程
度の電圧により動作可能であって、回路構成の簡単な論
理ゲート回路を提供することにある。The present invention eliminates the above problems,
One object is to provide a logic gate circuit which can operate with a low power supply voltage, for example, a voltage of about 2.0 V and has a simple circuit configuration.
【００１６】また、本発明のもう１つの目的は、低い電
源電圧、例えば、２．０Ｖ程度の電圧によっても正常な
メモリセルの並列試験（マルチビットテスト）を行うこ
とができるメモリセルの並列試験回路を提供することに
ある。Another object of the present invention is to provide a parallel test of a memory cell which can perform a parallel test (multi-bit test) of a normal memory cell even with a low power supply voltage, for example, a voltage of about 2.0 V. It is to provide a circuit.
【００１７】[0017]
【課題を解決するための手段】前記１つの目的の達成の
ために、本発明は、複数の論理信号がそれぞれ供給され
る複数のバスラインと、複数の入力及び１つの出力を有
するダイオード装置と前記出力に接続されたプルアップ
電流源とからなるレベルシフト回路と、２つの入力を有
し、その一方の入力に基準電圧が供給される差動回路か
らなるレベル比較回路とを備え、前記レベルシフト回路
は、前記ダイオード装置の複数の入力が前記複数のバス
ラインの中の少なくとも２つ以上のバスラインにそれぞ
れ接続されており、前記レベル比較回路は、前記差動回
路の他方の入力が前記ダイオード装置の出力に接続さ
れ、前記差動回路の出力に前記少なくとも２つ以上のバ
スラインに供給される論理信号のＡＮＤ論理出力が導出
される第１の手段を備える。In order to achieve the above object, the present invention comprises a plurality of bus lines to which a plurality of logic signals are respectively supplied, a diode device having a plurality of inputs and one output. A level shift circuit including a pull-up current source connected to the output, and a level comparison circuit including a differential circuit having two inputs, one of which is supplied with a reference voltage; In the shift circuit, a plurality of inputs of the diode device are connected to at least two or more bus lines of the plurality of bus lines, respectively, and the level comparison circuit is configured such that the other input of the differential circuit is A first means connected to an output of the diode device, wherein an AND logic output of a logic signal supplied to the at least two or more bus lines is derived from an output of the differential circuit. Obtain.
【００１８】また、前記もう１つの目的の達成のため
に、本発明は、メモリセルアレイと、前記メモリセルア
レイ中の所定のメモリセルを選択し、選択したメモリセ
ルの記憶情報をコモンビットラインに出力する複数のコ
ラムスイッチと、前記コモンビットラインの情報を対の
コモンデータバスラインに出力する複数のプリセンスア
ンプと、前記対のコモンデータバスラインに接続された
メインセンスアンプと、前記対のコモンデータバスライ
ンに接続された試験回路とを有するメモリセルの並列試
験回路において、前記試験回路は、２つの入力及び１つ
の出力を有するダイオード装置と前記出力に接続された
プルアップ電流源とからなるレベルシフト回路と、２つ
の入力を有し、一方の入力に基準電圧が供給される差動
回路からなるレベル比較回路とを備え、前記レベルシフ
ト回路は、ダイオード装置の２つの入力が前記対のコモ
ンデータバスラインにそれぞれ接続され、前記レベル比
較回路は、前記差動回路の他方の入力に前記ダイオード
装置の出力が接続され、前記差動回路の出力から前記対
のコモンデータバスラインに供給された２つの論理信号
のＡＮＤ論理出力が導出される第２の手段を備える。According to another aspect of the present invention, a memory cell array and a predetermined memory cell in the memory cell array are selected, and storage information of the selected memory cell is output to a common bit line. A plurality of column switches, a plurality of pre-sense amplifiers for outputting information of the common bit line to a pair of common data bus lines, a main sense amplifier connected to the pair of common data bus lines, and a common data line of the pair. A parallel test circuit for a memory cell having a test circuit connected to a bus line, wherein the test circuit comprises a level comprising a diode device having two inputs and one output, and a pull-up current source connected to the output. A level consisting of a shift circuit and a differential circuit having two inputs and a reference voltage supplied to one input A level comparing circuit, wherein two inputs of the diode device are connected to the pair of common data bus lines, respectively, and the level comparing circuit is connected to the other input of the differential circuit by the diode device. An output is connected, and second means is provided for deriving an AND logic output of two logic signals supplied to the pair of common data bus lines from an output of the differential circuit.
【００１９】[0019]
【作用】前記第１の手段によれば、２つ以上のバスライ
ンに供給される論理信号は、レベルシフト回路において
プルアップ電流源によりレベルアップされ、このレベル
アップされた論理信号がトランジスタ差動回路からなる
レベル比較回路において基準電圧とレベル比較され、そ
のレベル比較回路の出力から前記論理信号のＡＮＤ（Ｎ
ＡＮＤ）論理出力が導出されるものである。According to the first means, a logic signal supplied to two or more bus lines is leveled up by a pull-up current source in a level shift circuit, and the leveled-up logic signal is converted to a transistor differential signal. The level comparison circuit is compared with a reference voltage, and the output of the level comparison circuit outputs the AND (N
AND) The logical output is derived.
【００２０】そして、レベル比較回路は、電源に対して
トランジスタを直列接続する構成を必要とせず、しか
も、レベルシフト回路は、論理信号のレベルアップを行
っているので、電源電圧が低下、例えば、２．０Ｖ程度
にまで低下しても、レベル比較回路のレベル比較機能が
損なわれることはなくなり、常時、レベル比較回路から
所要の論理出力を得ることができる。The level comparison circuit does not require a configuration in which a transistor is connected in series to the power supply, and the level shift circuit increases the level of the logic signal. Even if the voltage drops to about 2.0 V, the level comparison function of the level comparison circuit is not impaired, and a required logic output can be obtained from the level comparison circuit at all times.
【００２１】このように、前記第１の手段によれば、電
源電圧が低下、例えば、２．０Ｖ程度にまで低下しても
正常動作可能な論理ゲート回路を得ることができ、その
論理ゲート回路の構成も簡単にすることができる。As described above, according to the first means, it is possible to obtain a logic gate circuit that can operate normally even when the power supply voltage decreases, for example, to about 2.0 V, and the logic gate circuit can be obtained. Can also be simplified.
【００２２】また、前記第２の手段によれば、対のコモ
ンデータバスラインに供給される論理信号は、レベルシ
フト回路においてプルアップ電流源によりレベルアップ
され、このレベルアップされた論理信号がトランジスタ
差動回路からなるレベル比較回路において基準電圧とレ
ベル比較され、そのレベル比較回路の出力から前記論理
信号のＡＮＤ（ＮＡＮＤ）論理出力が導出されるもので
ある。According to the second means, the logic signal supplied to the pair of common data bus lines is leveled up by the pull-up current source in the level shift circuit, and the leveled-up logic signal is applied to the transistor. The level is compared with a reference voltage in a level comparison circuit composed of a differential circuit, and an AND (NAND) logic output of the logic signal is derived from an output of the level comparison circuit.
【００２３】そして、レベル比較回路は、電源に対して
トランジスタを直列接続する構成を必要とせず、しか
も、レベルシフト回路は、論理信号のレベルアップを行
っているので、電源電圧が低下、例えば、２．０Ｖ程度
にまで低下しても、レベル比較回路のレベル比較機能が
損なわれることはなくなり、常時、レベル比較回路から
所要のマルチビットテストの判定出力を得ることができ
る。The level comparison circuit does not require a configuration in which a transistor is connected in series to a power supply, and the level shift circuit increases the level of a logic signal. Even if the voltage drops to about 2.0 V, the level comparison function of the level comparison circuit is not impaired, and the required output of the required multi-bit test can always be obtained from the level comparison circuit.
【００２４】このように、前記第２の手段によれば、電
源電圧が低下、例えば、２．０Ｖ程度にまで低下しても
正常動作可能なメモリセルの並列試験回路を得ることが
でき、そのメモリセルの並列試験回路の構成も簡単にす
ることができる。As described above, according to the second means, it is possible to obtain a parallel test circuit for memory cells that can operate normally even when the power supply voltage decreases, for example, to about 2.0 V. The configuration of the parallel test circuit for memory cells can be simplified.
【００２５】[0025]
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２６】図１は、本発明に係わる論理ゲート回路の
第１の実施例の構成を示す回路構成図である。FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a logic gate circuit according to the present invention.
【００２７】図１において、１はレベルシフト回路、２
はレベル比較回路、３はマルチエミッタトランジスタ、
４はプルアップ電流源、５−１は第１の入力端子、５−
２は第２の入力端子、６は第１のトランジスタ、７は第
２のトランジスタ、８は電流源、９は第１のコレクタ抵
抗、１０は第２のコレクタ抵抗、１１−１は第１の出力
端子、１１−２は第２の出力端子、１２−１はハイレベ
ル電源端子、１２−２はローレベル電源端子、１３は基
準電圧供給端子、１４−１、１４−２は対のバスライン
である。In FIG. 1, reference numeral 1 denotes a level shift circuit;
Is a level comparison circuit, 3 is a multi-emitter transistor,
4 is a pull-up current source, 5-1 is a first input terminal, 5-
2 is a second input terminal, 6 is a first transistor, 7 is a second transistor, 8 is a current source, 9 is a first collector resistor, 10 is a second collector resistor, and 11-1 is a first collector resistor. An output terminal, 11-2 is a second output terminal, 12-1 is a high-level power terminal, 12-2 is a low-level power terminal, 13 is a reference voltage supply terminal, and 14-1 and 14-2 are a pair of bus lines. It is.
【００２８】そして、レベルシフト回路１は、ベースと
コレクタの共通接続によってダイオード接続されたマル
チエミッタトランジスタ３と、前記コレクタ（ベース）
及びハイレベル電源端子１２−１間に接続されたプルア
ップ電流源４とからなる。マルチエミッタトランジスタ
３の２つのエミッタは各別に第１及び第２の入力端子５
−１、５−２に接続され、前記コレクタ（ベース）は第
１のトランジスタ６のベースに接続される。第１及び第
２の入力端子５−１、５−２は、対のバスライン１４−
１、１４−２に接続される。レベル比較回路２は、エミ
ッタが共通接続された第１及び第２のトランジスタ６、
７と、その共通接続エミッタとローレベル電源端子１２
−２間に接続された電流源８と、第１及び第２のトラン
ジスタ６、７のコレクタとハイレベル電源端子１２−１
間に接続された第１及び第２のコレクタ抵抗９、１０と
からなる。第２のトランジスタ７のベースは基準電圧供
給端子１３に、第１及び第２のトランジスタ６、７のコ
レクタは第１及び第２の出力端子１１−１、１１−２に
それぞれ接続され、基準電圧供給端子１３に基準電圧Ｖ
ref1が供給される。The level shift circuit 1 includes a multi-emitter transistor 3 diode-connected by a common connection between the base and the collector, and the collector (base).
And a pull-up current source 4 connected between the high-level power supply terminal 12-1. The two emitters of the multi-emitter transistor 3 are respectively provided with first and second input terminals 5
-1, 5-2, and the collector (base) is connected to the base of the first transistor 6. The first and second input terminals 5-1 and 5-2 are connected to a pair of bus lines 14-
1, 14-2. The level comparison circuit 2 includes first and second transistors 6, whose emitters are commonly connected,
7 and its common connection emitter and low-level power supply terminal 12
-2, a current source 8 connected between the first and second transistors 6, 7 and a high-level power supply terminal 12-1.
The first and second collector resistors 9 and 10 are connected therebetween. The base of the second transistor 7 is connected to the reference voltage supply terminal 13, and the collectors of the first and second transistors 6, 7 are connected to the first and second output terminals 11-1, 11-2, respectively. The reference voltage V is applied to the supply terminal 13.
ref1 is supplied.
【００２９】前記構成による論理ゲート回路は、次のよ
うに動作する。The logic gate circuit having the above configuration operates as follows.
【００３０】いま、対のバスライン１４−１、１４−２
に印加された第１の論理信号及び第２の論理信号は、第
１及び第２の入力端子５−１、５−２を通してレベルシ
フト回路１に入力され、マルチエミッタトランジスタ３
の２つのエミッタにそれぞれ供給される。この場合、第
１及び第２の論理信号がともに論理ハイ（Ｈ）であった
ときには、マルチエミッタトランジスタ３はオフ状態に
なり、プルアップ電流源８を通してコレクタ（ベース）
に供給される電圧が論理ハイ（Ｈ）の第３の論理信号と
なって次続のレベル比較回路２に供給される。また、第
１及び第２の論理信号の内のいずれか一方が論理ハイ
（Ｈ）で、他方が論理ロー（Ｌ）であったときには、マ
ルチエミッタトランジスタ３は、論理ロー（Ｌ）の論理
信号が供給された側のエミッタとコレクタ間が導通状
態、即ち、オン状態になり、コレクタ（ベース）には論
理ロー（Ｌ）の論理信号よりもＶｂｅ（ベース・エミッ
タ間の電圧降下分）だけ高い電圧が論理ロー（Ｌ）の第
３の論理信号となって次続のレベル比較回路２に供給さ
れる。さらに、第１及び第２の論理信号がともに論理ロ
ー（Ｌ）であったときには、マルチエミッタトランジス
タ３は、やはりオン状態になり、コレクタ（ベース）に
は論理ロー（Ｌ）の論理信号よりもＶｂｅだけ高い電圧
が論理ロー（Ｌ）の第３の論理信号となって次続のレベ
ル比較回路２に供給される。Now, a pair of bus lines 14-1 and 14-2
Are input to the level shift circuit 1 through the first and second input terminals 5-1 and 5-2, and the multi-emitter transistor 3
, Respectively. In this case, when both the first and second logic signals are logic high (H), the multi-emitter transistor 3 is turned off, and the collector (base) is passed through the pull-up current source 8.
Is supplied to the subsequent level comparison circuit 2 as a third logic signal of logic high (H). When one of the first and second logic signals is logic high (H) and the other is logic low (L), the multi-emitter transistor 3 outputs the logic low (L) logic signal. Is turned on, that is, turned on, and the collector (base) is higher than the logic low (L) logic signal by Vbe (the voltage drop between the base and the emitter). The voltage becomes a third logic signal of logic low (L) and is supplied to the subsequent level comparison circuit 2. Further, when both the first and second logic signals are at logic low (L), the multi-emitter transistor 3 is also turned on, and the collector (base) is at a higher level than the logic low (L) signal. A voltage higher by Vbe becomes a third logic signal of logic low (L) and is supplied to the subsequent level comparison circuit 2.
【００３１】また、レベル比較回路２に入力された第３
の論理信号は、第１のトランジスタ６のベースに供給さ
れ、第２のトランジスタ７のベースに供給される基準電
圧Ｖref1との間でレベル比較が行われる。この場合、第
３の論理信号が論理ハイ（Ｈ）であったときには、その
論理ハイ（Ｈ）のレベルが基準電圧Ｖref1のレベルより
も大きいので、第１のトランジスタ６がオン状態に、第
２のトランジスタ７がオフ状態になり、第１の出力端子
１１−１に論理ハイ（Ｈ）の出力論理信号が、第２の出
力端子１１−２に論理ロー（Ｌ）の出力論理信号がそれ
ぞれ送出される。また、第３の論理信号が論理ロー
（Ｌ）であったときには、その論理ロー（Ｌ）のレベル
が基準電圧Ｖref1のレベルよりも小さいので、第１のト
ランジスタ６がオフ状態に、第２のトランジスタ７側が
オン状態になり、第１の出力端子１１−１に論理ロー
（Ｌ）の出力論理信号が、第２の出力端子１１−２に論
理ハイ（Ｈ）の出力論理信号がそれぞれ送出される。Further, the third input to the level comparison circuit 2
Is supplied to the base of the first transistor 6, and the level comparison is performed with the reference voltage Vref1 supplied to the base of the second transistor 7. In this case, when the third logic signal is logic high (H), the level of the logic high (H) is higher than the level of the reference voltage Vref1 , so that the first transistor 6 is turned on, and The second transistor 7 is turned off, and the first output terminal 11-1 receives a logic high (H) output logic signal, and the second output terminal 11-2 receives a logic low (L) output logic signal. Sent out. When the third logic signal is a logic low (L), the level of the logic low (L) is smaller than the level of the reference voltage Vref1 , so that the first transistor 6 is turned off and the second transistor is turned off. Is turned on, a logic low (L) output logic signal is sent to the first output terminal 11-1, and a logic high (H) output logic signal is sent to the second output terminal 11-2. Is done.
【００３２】ここで、図２は、図１に図示の第１の実施
例における第１及び第２の論理信号の論理状態と、第１
の出力端子１１−１または第２の出力端子１１−２に得
られる出力論理信号の論理状態との関係を示す真理値表
である。FIG. 2 shows the logic states of the first and second logic signals in the first embodiment shown in FIG.
3 is a truth table showing a relationship between an output logic signal obtained at an output terminal 11-1 or a second output terminal 11-2 and a logic state of the output logic signal.
【００３３】図２に示されるように、第１及び第２の論
理信号の論理状態がともに論理ハイ（Ｈ）であるときに
限って、第１の出力端子１１−１に得られる出力論理信
号の論理状態が論理ハイ（Ｈ）であって、第２の出力端
子１１−２に得られる出力論理信号の論理状態が論理ロ
ー（Ｌ）になり、第１及び第２の論理信号のいずれか１
方または双方の論理状態がロー（Ｌ）であるときには、
第１の出力端子１１−１に得られる出力論理信号の論理
状態がロー（Ｌ）であって、第２の出力端子１１−２に
得られる出力論理信号の論理状態が論理ハイ（Ｈ）にな
るもので、この論理ゲート回路は、第１及び第２の論理
信号のＡＮＤ論理出力またはＮＡＮＤ論理出力が得られ
るものである。As shown in FIG. 2, only when both the logic states of the first and second logic signals are logic high (H), the output logic signal obtained at the first output terminal 11-1 is output. Is a logic high (H), the logic state of the output logic signal obtained at the second output terminal 11-2 is a logic low (L), and any one of the first and second logic signals 1
When one or both logic states are low (L),
The logic state of the output logic signal obtained at the first output terminal 11-1 is low (L), and the logic state of the output logic signal obtained at the second output terminal 11-2 is logic high (H). In this logic gate circuit, an AND logic output or a NAND logic output of the first and second logic signals is obtained.
【００３４】このように、本実施例に係わる論理ゲート
回路によれば、レベル比較回路２の構成において、ハイ
レベル電源端子１２−１とローレベル電源端子１２−２
との間に、２つまたはそれ以上の数のトランジスタを直
列接続する必要がなく、しかも、レベルシフト回路１
は、第１及び第２の論理信号に対する実質的なレベルア
ップを行っているので、電源電圧が低下して、例えば、
２．０Ｖ程度になったとしても、レベル比較回路２のレ
ベル比較機能が損なわれることはなく、常時、論理ゲー
ト回路を正常動作させて、レベル比較回路２の出力から
所要のＡＮＤ論理出力またはＮＡＮＤ論理出力が得られ
るものである。As described above, according to the logic gate circuit of this embodiment, in the configuration of the level comparison circuit 2, the high-level power supply terminal 12-1 and the low-level power supply terminal 12-2
It is not necessary to connect two or more transistors in series between
Has substantially increased the level of the first and second logic signals, so that the power supply voltage has dropped, for example,
Even when the voltage becomes about 2.0 V, the level comparison function of the level comparison circuit 2 is not impaired, and the logic gate circuit is normally operated and the required AND logic output or NAND is output from the output of the level comparison circuit 2 at all times. A logical output is obtained.
【００３５】次いで、図３は、本発明に係わるメモリセ
ルの並列試験回路の第１の実施例の構成を示す回路構成
図である。FIG. 3 is a circuit diagram showing the configuration of a first embodiment of a parallel test circuit for memory cells according to the present invention.
【００３６】図３において、１５−１、１５−２は対の
コモンデータバスライン、１６は試験回路、１７はメイ
ンセンスアンプ（ＭＳＡ）、１８ａ、１８ｂ、１８ｎは
エミッタフォロワ回路、１９ａ、１９ｂ、１９ｎはプリ
センスアンプ（ＰＳＡ）、２０−１、２０−２はプルダ
ウン電流源、２１ａ−１、２１ａ−２、２１ｂ−１、２
１ｂ−２、２１ｎ−１、２１ｎ−２はデータバスライン
であり、その他、図１に示された構成要素と同じ構成要
素については同じ符号を付けている。In FIG. 3, 15-1 and 15-2 are a pair of common data bus lines, 16 is a test circuit, 17 is a main sense amplifier (MSA), 18a, 18b and 18n are emitter follower circuits, 19a and 19b, 19n is a pre-sense amplifier (PSA), 20-1 and 20-2 are pull-down current sources, 21a-1, 21a-2, 21b-1, and 2
1b-2, 21n-1, and 21n-2 are data bus lines, and the same components as those shown in FIG. 1 are denoted by the same reference numerals.
【００３７】そして、試験回路１６は、図１に図示され
た論理ゲート回路と同等なものであって、レベルシフト
回路１とレベル比較回路２とからなる。この論理ゲート
回路の入力端子５−１と第２の入力端子５−２及びＭＳ
Ａ１７の入力端子は、それぞれ対のコモンデータバスラ
イン１５−１、１５−２に接続される。各エミッタフォ
ロワ回路１８ａ、１８ｂ、１８ｎは、それぞれ２つのエ
ミッタフォロワ接続トランジスタからなる。エミッタフ
ォロワ回路１８ａの２つのトランジスタは、ベースが対
応するデータバスライン２１ａ−１、２１ａ−２を介し
てＰＳＡ１９ａの出力端子に、エミッタが対のコモンデ
ータバスライン１５−１、１５−２に、コレクタがハイ
レベル電源端子１２−１にそれぞれ接続される。他のエ
ミッタフォロワ回路１８ｂ、１８ｎの２つのトランジス
タも、エミッタフォロワ回路１８ａの２つのトランジス
タと同様に接続されている。また、対のコモンデータバ
スライン１５−１、１５−２とローレベル電源端子１２
−２間には、それぞれプルダウン電流源２０−１、２０
−２が接続される。なお、図３には図示がないが、各Ｐ
ＳＡ１９ａ、１９ｂ、１９ｎの入力側には、それぞれコ
ラムスイッチによって順次選択されたアレイ構成のメモ
リセルが接続されるものである。The test circuit 16 is equivalent to the logic gate circuit shown in FIG. 1, and includes a level shift circuit 1 and a level comparison circuit 2. The input terminal 5-1 and the second input terminal 5-2 of this logic gate circuit and MS
The input terminal of A17 is connected to a pair of common data bus lines 15-1 and 15-2, respectively. Each of the emitter follower circuits 18a, 18b, and 18n includes two emitter follower connection transistors. The two transistors of the emitter follower circuit 18a have bases connected to the output terminals of the PSA 19a via the corresponding data bus lines 21a-1 and 21a-2, and emitters connected to the paired common data bus lines 15-1 and 15-2. The collector is connected to each of the high-level power supply terminals 12-1. The two transistors of the other emitter follower circuits 18b and 18n are connected in the same manner as the two transistors of the emitter follower circuit 18a. In addition, a pair of common data bus lines 15-1 and 15-2 and a low-level power supply terminal 12
-2, between the pull-down current sources 20-1 and 20-1
-2 is connected. Although not shown in FIG. 3, each P
The input sides of the SAs 19a, 19b, and 19n are connected to memory cells having an array configuration sequentially selected by column switches.
【００３８】前記構成によるメモリセルの並列試験回路
は、次のような動作を行う。The memory cell parallel test circuit having the above configuration operates as follows.
【００３９】いま、ＰＳＡ１９ａが選択されると、その
ＰＳＡ１９ａに選択的に接続されているメモリセルから
読み出された論理信号は、ＰＳＡ１９ａの出力端子から
データバスライン２１ａ−１、２１ａ−２に供給され、
次いで、エミッタフォロワ回路１８ａの２つのトランジ
スタを介してコモンデータバスライン１５−１、１５−
２に供給される。そして、前記メモリセルからの読み出
しが正常に行われたとき、即ち、前記メモリセルが正常
であるとき、データバスライン２１ａ−１、２１ａ−２
及びコモンデータバスライン１５−１、１５−２にそれ
ぞれ供給される論理信号は相補信号であって、コモンデ
ータバスライン１５−１、１５−２に供給される相補論
理信号のレベルは、データバスライン２１ａ−１、２１
ａ−２に供給される相補論理信号のレベルよりもＶｂｅ
（トランジスタのベース・エミッタ間の電圧降下分）だ
け低いものである。このような動作は、他のＰＳＡ１９
ｂ、１９ｎが選択されたときも全く同様であって、対応
するメモリセルからの読み出しが正常に行われたとき
は、同じようにコモンデータバスライン１５−１、１５
−２に相補論理信号が供給される。これに対して、対応
するメモリセルからの読み出しが正常に行われないと
き、即ち、いずれか１つまたは１つ以上のメモリセルが
不良であるときは、コモンデータバスライン１５−１、
１５−２にともに論理ハイ（Ｈ）となる論理信号が導出
される。この理由は、正常に読み出された複数のメモリ
セルから相補論理信号が導出されたとしても、１つ以上
の不良のメモリセルからの論理ハイ（Ｈ）となる論理信
号によって、前記相補論理信号の中の論理ロー（Ｌ）側
の論理信号のレベルは、不良のメモリセルからの論理ハ
イ（Ｈ）の論理信号によって論理ハイ（Ｈ）方向に上昇
させられ、結果的に、ともに論理ハイ（Ｈ）となる論理
信号が導出されるものである。When the PSA 19a is selected, a logic signal read from a memory cell selectively connected to the PSA 19a is supplied from the output terminal of the PSA 19a to the data bus lines 21a-1 and 21a-2. And
Next, the common data bus lines 15-1 and 15- are connected via the two transistors of the emitter follower circuit 18a.
2 is supplied. When reading from the memory cells is performed normally, that is, when the memory cells are normal, the data bus lines 21a-1 and 21a-2
The logical signals supplied to the common data bus lines 15-1 and 15-2 are complementary signals, and the level of the complementary logical signal supplied to the common data bus lines 15-1 and 15-2 is the data bus. Lines 21a-1, 21
Vbe than the level of the complementary logic signal supplied to
(The voltage drop between the base and the emitter of the transistor). Such an operation is performed by another PSA 19
The same is true when b and 19n are selected. When reading from the corresponding memory cell is normally performed, the common data bus lines 15-1 and 15n are similarly set.
−2 is supplied with a complementary logic signal. On the other hand, when reading from the corresponding memory cell is not performed normally, that is, when one or one or more memory cells are defective, the common data bus line 15-1,
A logic signal which becomes a logic high (H) is derived to 15-2. The reason is that even if a complementary logic signal is derived from a plurality of memory cells that have been normally read, the complementary logic signal is generated by a logic high (H) signal from one or more defective memory cells. Are raised in the logic high (H) direction by a logic high (H) logic signal from a defective memory cell, and consequently, both are logic high (H). H) is derived.
【００４０】次に、コモンデータバスライン１５−１、
１５−２に送出された論理信号は、第１及び第２の入力
端子５−１、５−２を通して試験回路１６に入力され
る。この場合、コモンデータバスライン１５−１、１５
−２に導出される信号が相補論理信号であれば、マルチ
エミッタトランジスタ３のいずれか一方のエミッタに論
理ロー（Ｌ）の論理信号が供給されるので、マルチエミ
ッタトランジスタ３はオン状態になり、コレクタ（ベー
ス）に前記論理ロー（Ｌ）の論理信号のレベルよりもＶ
ｂｅだけ高いレベルの論理ロー（Ｌ）の第３の論理信号
が得られ、この第３の論理信号が次続のレベル比較回路
２に供給される。一方、コモンデータバスライン１５−
１、１５−２に導出された信号がともに論理ハイ（Ｈ）
の論理信号であれば、マルチエミッタトランジスタ３の
双方のエミッタに論理ロー（Ｌ）の論理信号が供給され
ないので、マルチエミッタトランジスタ３はオフ状態に
なり、プルアップ電流源８を通してコレクタ（ベース）
に供給される電圧が論理ハイ（Ｈ）の第３の論理信号に
なり、この第３の論理信号が次続のレベル比較回路２に
供給される。Next, the common data bus line 15-1,
The logic signal sent to 15-2 is input to the test circuit 16 through the first and second input terminals 5-1 and 5-2. In this case, the common data bus lines 15-1, 15
If the signal derived to -2 is a complementary logic signal, a logic low (L) logic signal is supplied to one of the emitters of the multi-emitter transistor 3, so that the multi-emitter transistor 3 is turned on. The collector (base) has a voltage V higher than the level of the logic low (L) logic signal.
A third logic signal of a logic low (L) having a level higher by be is obtained, and the third logic signal is supplied to the subsequent level comparison circuit 2. On the other hand, the common data bus line 15-
1, 15-2 are both logically high (H).
Is not supplied to both emitters of the multi-emitter transistor 3, the multi-emitter transistor 3 is turned off, and the collector (base) is passed through the pull-up current source 8.
Becomes the third logic signal of logic high (H), and this third logic signal is supplied to the succeeding level comparison circuit 2.
【００４１】続く、レベル比較回路２において、入力さ
れた第３の論理信号が第１のトランジスタ６のベースに
供給され、第２のトランジスタ７のベースに印加される
基準電圧Ｖref1との間でレベル比較が行われる。この場
合、第３の論理信号が論理ロー（Ｌ）であるときには、
その論理ロー（Ｌ）のレベルが基準電圧Ｖref1のレベル
よりも小さいので、第１のトランジスタ６がオフ状態
に、第２のトランジスタ７がオン状態になって、第１の
出力端子１１−１に論理ロー（Ｌ）の出力論理信号が、
第２の出力端子１１−２に論理ハイ（Ｈ）の出力論理信
号がそれぞれ送出される。一方、第３の論理信号が論理
ハイ（Ｈ）であるときには、その論理ハイ（Ｈ）のレベ
ルが基準電圧Ｖref1のレベルよりも大きいので、第１の
トランジスタ６がオン状態に、第２のトランジスタ７が
オフ状態になり、第１の出力端子１１−１に論理ハイ
（Ｈ）の出力論理信号が、第２の出力端子１１−２に論
理ロー（Ｌ）の出力論理信号がそれぞれ送出される。Subsequently, in the level comparison circuit 2, the input third logic signal is supplied to the base of the first transistor 6, and is compared with a reference voltage V ref1 applied to the base of the second transistor 7. A level comparison is performed. In this case, when the third logic signal is logic low (L),
Since the level of the logic low (L) is lower than the level of the reference voltage Vref1 , the first transistor 6 is turned off, the second transistor 7 is turned on, and the first output terminal 11-1 is turned on. The output logic signal of logic low (L)
An output logic signal of logic high (H) is sent to the second output terminal 11-2. On the other hand, when the third logic signal is logic high (H), the level of the logic high (H) is higher than the level of the reference voltage Vref1 , so that the first transistor 6 is turned on and the second transistor is turned on. The transistor 7 is turned off, and a logic high (H) output logic signal is sent to the first output terminal 11-1 and a logic low (L) output logic signal is sent to the second output terminal 11-2. You.
【００４２】ここにおいて、本実施例が前記動作を行う
場合に、マルチエミッタトランジスタ３は、コモンデー
タバスライン１５−１、１５−２に導出される信号のワ
イヤードＯＲ論理をとるものであるため、選択されてい
ないＰＳＡ、例えば、ＰＳＡ１９ｂの出力レベルと、選
択されるＰＳＡ、例えば、ＰＳＡ１９ａの出力論理信号
のレベルとの間に所定値以上、例えば、少なくとも１Ｖ
以上の差が生じるように制御設定する必要がある。Here, when the present embodiment performs the above operation, the multi-emitter transistor 3 takes the wired OR logic of the signals led out to the common data bus lines 15-1 and 15-2. A predetermined value or more, for example, at least 1 V, between the output level of the unselected PSA, for example, PSA 19b, and the level of the output logic signal of the selected PSA, for example, PSA 19a.
It is necessary to perform control setting so that the above difference occurs.
【００４３】また、本実施例が前記動作を行う場合に、
コモンデータバスライン１５−１、１５−２に導出され
た信号は、ダイオード接続されたマルチエミッタトラン
ジスタ３のそれぞれのエミッタに供給された後、マルチ
エミッタトランジスタ３のコレクタ（ベース）において
プルアップ電流源４を介して供給されるハイレベル電源
端子１２−１の電圧でプルアップされ、第３の論理信号
にレベル変換される。このとき、第３の論理信号は、コ
モンデータバスライン１５−１、１５−２に導出される
信号の中の低い方の信号レベルがＶｂｅだけシフトアッ
プされて得られるものである。When this embodiment performs the above operation,
Signals led out to the common data bus lines 15-1 and 15-2 are supplied to respective emitters of the diode-connected multi-emitter transistor 3, and then pulled up at the collector (base) of the multi-emitter transistor 3 4 is pulled up by the voltage of the high-level power supply terminal 12-1 supplied through the power supply 4 and the level is converted to a third logic signal. At this time, the third logic signal is obtained by shifting up the lower signal level of the signals led out to the common data bus lines 15-1 and 15-2 by Vbe.
【００４４】図４は、任意の１つのＰＳＡ、例えば、Ｐ
ＳＡ１９ａの出力に接続されたデータバスライン２１ａ
−１、２１ａ−２に得られた信号と、コモンデータバス
ライン１５−１、１５−２に導出される信号と、第３の
論理信号の信号と、基準電圧Ｖref1との各レベル関係を
示す説明図である。FIG. 4 shows that any one PSA, eg, P
Data bus line 21a connected to the output of SA19a
-1 and 21a-2, the signals derived from the common data bus lines 15-1 and 15-2, the signal of the third logic signal, and the level relationship between the reference voltage Vref1. FIG.
【００４５】図４において、（ａ）はデータバスライン
２１ａ−１、２１ａ−２に得られた信号が相補信号であ
る場合、即ち、全てのメモリセルが正常である場合を、
（ｂ）はデータバスライン２１ａ−１、２１ａ−２に得
られた信号がともに論理ハイ（Ｈ）である場合、即ち、
不良のメモリセルが含まれている場合をそれぞれ示すも
のである。FIG. 4A shows a case where the signals obtained on the data bus lines 21a-1 and 21a-2 are complementary signals, that is, a case where all the memory cells are normal.
(B) is a case where the signals obtained on the data bus lines 21a-1 and 21a-2 are both logic high (H), that is,
This shows a case where a defective memory cell is included.
【００４６】図４（ａ）に示されるように、全てのメモ
リセルが正常であると、データバスライン２１ａ−１、
２１ａ−２に相補信号が導出される。そして、この相補
信号は、それぞれエミッタフォロワ回路１８ａにおいて
Ｖｂｅ1 （エミッタフォロワ回路１８ａを構成するトラ
ンジスタのベース・エミッタ間の電圧降下分）だけレベ
ルダウンされ、相補信号としてコモンデータバスライン
１５−１、１５−２に導出され、マルチエミッタトラン
ジスタ３のエミッタに供給される。このとき、マルチエ
ミッタトランジスタ３は、エミッタに入力された相補信
号の中で、レベルが低い論理ロー（Ｌ）の論理信号に対
してのみ、Ｖｂｅ2 （マルチエミッタトランジスタ３の
オン状態にあるベース・エミッタ間の電圧降下分）だけ
レベルをシフトアップさせ、コレクタ（ベース）に、基
準電圧Ｖref1のレベルよりも小さい論理ロー（Ｌ）の第
３の論理信号を生じさせる。一方、マルチエミッタトラ
ンジスタ３のエミッタに入力された相補信号の中で、レ
ベルが高い論理ハイ（Ｈ）の論理信号は、その論理信号
のレベルとマルチエミッタトランジスタ３のコレクタ
（ベース）に生じる第３の論理信号のレベルとの差がＶ
ｂｅ2 に達しないため、マルチエミッタトランジスタ３
をオン状態に駆動させるに至らず、論理ハイ（Ｈ）の論
理信号が第３の論理信号に何等影響を与えない。As shown in FIG. 4A, when all the memory cells are normal, the data bus lines 21a-1 and 21a-1
A complementary signal is derived to 21a-2. The level of the complementary signal is lowered by Vbe 1 (the voltage drop between the base and the emitter of the transistor constituting the emitter follower circuit 18a) in the emitter follower circuit 18a. 15-2, and supplied to the emitter of the multi-emitter transistor 3. At this time, the multi-emitter transistor 3 applies Vbe 2 (the base / on-state of the multi-emitter transistor 3 in the on state of the multi-emitter transistor 3) to only the low-level logic signal (L) among the complementary signals input to the emitter. The level is shifted up by an amount corresponding to the voltage drop between the emitters, and a third logic signal of a logic low (L) lower than the level of the reference voltage Vref1 is generated at the collector (base). On the other hand, among the complementary signals input to the emitter of the multi-emitter transistor 3, the high-level logic high (H) logic signal is the level of the logic signal and the third logic signal generated at the collector (base) of the multi-emitter transistor 3. Is less than V
because it does not reach to be 2, the multi-emitter transistor 3
Is turned on, and the logic signal of logic high (H) has no effect on the third logic signal.
【００４７】次に、図４（ｂ）に示されるように、不良
のメモリセルが含まれていると、データバスライン２１
ａ−１、２１ａ−２の双方に論理ハイ（Ｈ）の信号が導
出される。そして、この論理ハイ（Ｈ）の信号は、それ
ぞれエミッタフォロワ回路１８ａにおいてＶｂｅ1 だけ
レベルダウンされた後、コモンデータバスライン１５−
１、１５−２に論理ハイ（Ｈ）の信号として導出され、
マルチエミッタトランジスタ３のエミッタに供給され
る。このときも、マルチエミッタトランジスタ３は、エ
ミッタに入力された論理ハイ（Ｈ）の信号の中のよりレ
ベルが低い論理ハイ（Ｈ）の信号に対してのみ、同様に
Ｖｂｅ2 だけレベルをシフトアップさせ、コレクタ（ベ
ース）に基準電圧Ｖref1のレベルよりも大きな論理ハイ
（Ｈ）の第３の論理信号を生じさせる。一方、マルチエ
ミッタトランジスタ３のエミッタに入力された信号の中
で、レベルが高い論理ハイ（Ｈ）の信号は、その信号の
レベルとマルチエミッタトランジスタ３のコレクタ（ベ
ース）に生じる第３の論理信号のレベルとの差が僅かに
Ｖｂｅ2 に達しないため、マルチエミッタトランジスタ
３をオン状態に駆動させることはなく、この論理ハイ
（Ｈ）の信号が第３の論理信号に何等影響を与えない。Next, as shown in FIG. 4B, if a defective memory cell is included,
Signals of logic high (H) are derived to both a-1 and 21a-2. Then, the signal of the logic high (H), after being only level down Vbe 1 at the emitter follower circuit 18a, respectively, the common data bus line 15
1, 15-2 are derived as logic high (H) signals,
It is supplied to the emitter of the multi-emitter transistor 3. At this time, the multi-emitter transistor 3 similarly shifts the level up by Vbe 2 only for the logic high (H) signal having a lower level among the logic high (H) signals input to the emitter. This causes the collector (base) to generate a third logic signal of a logic high (H) greater than the level of the reference voltage Vref1 . On the other hand, among the signals input to the emitter of the multi-emitter transistor 3, the signal of the logic high (H) having a high level corresponds to the level of the signal and the third logic signal generated at the collector (base) of the multi-emitter transistor 3. , Does not slightly reach Vbe 2 , so that the multi-emitter transistor 3 is not driven to the ON state, and this logic high (H) signal has no effect on the third logic signal.
【００４８】なお、本実施例において、マルチエミッタ
トランジスタ３を有効的に動作させるためには、プルア
ップ電流源４の電流値がプルダウン電流源２０−１、２
０−２の電流値よりも十分低くなるように設定する必要
がある。In this embodiment, in order to operate the multi-emitter transistor 3 effectively, the current value of the pull-up current source 4 must be reduced by the pull-down current sources 20-1 and 20-2.
It is necessary to set the current value sufficiently lower than the current value of 0-2.
【００４９】ところで、これまでの動作の説明において
は、説明を簡単にするために、各ＰＳＡ１９ａ、１９
ｂ、１９ｎが個別に選択された場合について述べたが、
実際にメモリセルの並列試験（マルチビットテスト）を
行う場合には、これらＰＳＡ１９ａ、１９ｂ、１９ｎの
中の複数のＰＳＡ、例えば、ＰＳＡ１９ａ、ＰＳＡ１９
ｂ等を同時に選択し、それら選択したＰＳＡ１９ａ、Ｐ
ＳＡ１９ｂからの論理信号を共通にコモンデータバスラ
イン１５−１、１５−２に供給するものである。そし
て、メモリセルの並列試験（マルチビットテスト）を行
う場合においても、選択されたＰＳＡ１９ａ、ＰＳＡ１
９ｂに接続されているメモリセルが正常であるときに
は、コモンデータバスライン１５−１、１５−２に相補
信号が導出され、一方、選択されたＰＳＡ１９ａ、ＰＳ
Ａ１９ｂに接続されているメモリセルの中に１つでも不
良のメモリセルが含まれているときには、コモンデータ
バスライン１５−１、１５−２に双方が論理ハイ（Ｈ）
の論理信号が導出される。By the way, in the description of the operation so far, each PSA 19a, 19
b, 19n are individually selected,
When a parallel test (multi-bit test) of memory cells is actually performed, a plurality of PSAs among these PSAs 19a, 19b, and 19n, for example, PSA 19a and PSA 19
b, etc. are simultaneously selected, and the selected PSAs 19a, P
The logic signal from the SA 19b is commonly supplied to the common data bus lines 15-1 and 15-2. Then, even when the parallel test (multi-bit test) of the memory cells is performed, the selected PSAs 19a, PSA1
9b, the complementary signal is derived to the common data bus lines 15-1 and 15-2, while the selected PSAs 19a and PS
When at least one defective memory cell is included in the memory cells connected to A19b, both of them are logic high (H) on the common data bus lines 15-1 and 15-2.
Is derived.
【００５０】図５は、本実施例におけるコモンデータバ
スライン１５−１、１５−２の信号の論理状態と、第１
の出力端子１１−１または第２の出力端子１１−２に得
られる出力論理信号の論理状態との関係を示す真理値表
である。FIG. 5 shows the logical states of the signals on the common data bus lines 15-1 and 15-2 in the present embodiment,
3 is a truth table showing a relationship between an output logic signal obtained at an output terminal 11-1 or a second output terminal 11-2 and a logic state of the output logic signal.
【００５１】図５に示されるように、ＰＳＡによって選
択されたメモリセルが全て正常であって、コモンデータ
バスライン１５−１、１５−２に相補信号が導出されて
いる場合、即ち、コモンデータバスライン１５−１、１
５−２に導出される信号の中の一方が論理ハイ（Ｈ）
で、他方が論理（Ｌ）である場合には、試験回路１６の
第１の出力端子１１−１に得られる出力論理信号の論理
状態が論理ロー（Ｌ）に、第２の出力端子１１−２に得
られる出力論理信号の論理状態が論理ハイ（Ｈ）にな
り、一方、ＰＳＡによって選択されたメモリセルの中に
不良のメモリセルがある場合、即ち、コモンデータバス
ライン１５−１、１５−２に導出される信号の双方が論
理ハイ（Ｈ）である場合には、第１の出力端子１１−１
に得られる出力論理信号の論理状態が論理ハイ（Ｈ）
に、第２の出力端子１１−２に得られる出力論理信号の
論理状態が論理ロー（Ｌ）になるものである。なお、本
実施例においては、メモリセルが正常であるか不良であ
るかに係わりなく、コモンデータバスライン１５−１、
１５−２に導出される信号の論理状態がともに論理ロー
（Ｌ）になる場合は存在しないので、信号の論理状態が
ともに論理ロー（Ｌ）になる場合は図４に示していな
い。As shown in FIG. 5, when all the memory cells selected by the PSA are normal and complementary signals are derived on the common data bus lines 15-1 and 15-2, Bus line 15-1, 1
One of the signals derived to 5-2 is a logic high (H).
When the other is logic (L), the logic state of the output logic signal obtained at the first output terminal 11-1 of the test circuit 16 becomes logic low (L), and the second output terminal 11- 2, the logic state of the output logic signal obtained at step S2 becomes logic high (H). On the other hand, if there is a defective memory cell among the memory cells selected by the PSA, that is, the common data bus lines 15-1, 15 -2, when both signals are logic high (H), the first output terminal 11-1
The logic state of the output logic signal obtained at this time is logic high (H).
The logic state of the output logic signal obtained at the second output terminal 11-2 is logic low (L). In this embodiment, regardless of whether the memory cell is normal or defective, the common data bus line 15-1,
Since there is no case where both the logic states of the signals derived to 15-2 are logic low (L), the case where both the logic states of the signals are logic low (L) is not shown in FIG.
【００５２】このように、本実施例によれば、アレイ構
成のメモリセルの並列試験（マルチビットテスト）を実
施する場合に、各ＰＳＡ１９ａ、１９ｂ、１９ｎの中の
１つまたは複数のものを選択することにより、選択され
たＰＳＡに接続されているメモリセルが正常であるか不
良であるかを、試験回路１６から送出されるの出力論理
信号の論理状態によって判定することができる。As described above, according to the present embodiment, when performing a parallel test (multi-bit test) of memory cells in an array configuration, one or more of the PSAs 19a, 19b, and 19n are selected. By doing so, it is possible to determine whether the memory cell connected to the selected PSA is normal or defective based on the logic state of the output logic signal sent from the test circuit 16.
【００５３】そして、本実施例によれば、コモンデータ
バスライン１５−１、１５−２に導出される信号は試験
回路１６においてレベルアップされた後でレベル比較が
行われ、また、試験回路１６はバイポーラトランジスタ
を電源端子間に縦積みしない構成のものであるため、試
験回路１６の構成が簡単になるとともに、電源電圧が低
下、例えば、２．０Ｖ程度にまで低下しても、メモリセ
ルの良否の判定を正確に行うことができる。According to the present embodiment, the level of the signals led out to the common data bus lines 15-1 and 15-2 is increased in the test circuit 16 and then the level comparison is performed. Has a configuration in which bipolar transistors are not stacked vertically between power supply terminals, so that the configuration of the test circuit 16 is simplified, and even if the power supply voltage decreases, for example, to about 2.0 V, the memory cell Pass / fail judgment can be made accurately.
【００５４】次いで、図６は、本発明に係わるメモリセ
ルの並列試験回路の第２の実施例の構成を示す回路構成
図である。FIG. 6 is a circuit diagram showing the configuration of a second embodiment of a parallel test circuit for memory cells according to the present invention.
【００５５】図６において、２２は第２のレベルシフト
回路、２３は第２のレベル比較回路、２４は第１のダイ
オード、２５は第２のダイオード、２６は第３のダイオ
ード、２７は第４のダイオード、２８は第２のプルアッ
プ電流源、２９は第３のプルアップ電流源、３０は第３
のトランジスタ、３１は第４のトランジスタ、３２は第
１のＮＭＯＳＦＥＴ、３３は第２のＮＭＯＳＦＥＴ、３
４は出力バッファ回路であり、その他、図３に示された
構成要素と同じ構成要素には同じ符号を付けている。In FIG. 6, 22 is a second level shift circuit, 23 is a second level comparison circuit, 24 is a first diode, 25 is a second diode, 26 is a third diode, and 27 is a fourth diode. , 28 is a second pull-up current source, 29 is a third pull-up current source, and 30 is a third pull-up current source.
Transistor, 31 a fourth transistor, 32 a first NMOSFET, 33 a second NMOSFET, 3
Reference numeral 4 denotes an output buffer circuit, and other components that are the same as those shown in FIG.
【００５６】そして、レベルシフト回路１は、プルアッ
プ電流源４と第１のダイオード２４と第２のダイオード
２５とからなり、第１のダイオード２４と第２のダイオ
ード２５は、カソードがコモンデータバスライン１５−
１、１５−２に接続され、アノードがプルアップ電流源
４に接続される。第２のレベルシフト回路２２は、第３
のダイオード２６と第４のダイオード２７と第２のプル
アップ電流源２８と第３のプルアップ電流源２９とから
なり、第３のダイオード２６と第４のダイオード２７
は、カソードがコモンデータバスライン１５−１、１５
−２に接続され、アノードが第２のプルアップ電流源２
８と第３のプルアップ電流源２９の一端にそれぞれ接続
される。第２のプルアップ電流源２８と第３のプルアッ
プ電流源２９の各他端はハイレベル電源端子１２−１に
接続される。レベル比較回路２は、第１及び第２のトラ
ンジスタ６、７の共通接続されたエミッタと電流源８と
の間に第１のＮＭＯＳＦＥＴ３２が接続される。第２の
レベル比較回路２３は、第３のトランジスタ３０と第４
のトランジスタ３１及び第２のＮＭＯＳＦＥＴ３３を有
し、第１及び第２のコレクタ抵抗９、１０と電流源８は
レベル比較回路２と共有になっている。第３のトランジ
スタ３０と第４のトランジスタ３１は、共通接続された
エミッタが第２のＮＭＯＳＦＥＴ３３を介して電流源８
に接続され、コレクタが第１及び第２のコレクタ抵抗
９、１０に接続される。また、第１のダイオード２４と
第２のダイオード２５の共通接続されたアノードが第１
のトランジスタ６のベースに接続され、第３のダイオー
ド２６と第４のダイオード２７のアノードがそれぞれ第
３のトランジスタ３０と第４のトランジスタ３１のベー
スに接続される。第１及び第３のトランジスタ６、３０
のコレクタは出力バッファ回路３４の一方の入力端子に
接続され、第２及び第４のトランジスタ７、３１のコレ
クタは出力バッファ回路３４の他方の入力端子に接続さ
れる。なお、本実施例においては、レベルシフト回路
１、第２のレベルシフト回路２２、レベル比較回路２、
第２のレベル比較回路２３は、出力バッファ回路３４と
ともに、ＭＳＡ１７内に組み込まれるものである。The level shift circuit 1 includes a pull-up current source 4, a first diode 24, and a second diode 25. The first diode 24 and the second diode 25 have a cathode connected to a common data bus. Line 15-
1, 15-2, and the anode is connected to the pull-up current source 4. The second level shift circuit 22 includes a third
, A fourth diode 27, a second pull-up current source 28, and a third pull-up current source 29. The third diode 26 and the fourth diode 27
Are connected to the common data bus lines 15-1 and 15
-2, and the anode is connected to the second pull-up current source 2
8 and one end of the third pull-up current source 29. The other ends of the second pull-up current source 28 and the third pull-up current source 29 are connected to the high-level power supply terminal 12-1. In the level comparison circuit 2, a first NMOSFET 32 is connected between a current source 8 and a commonly connected emitter of the first and second transistors 6 and 7. The second level comparison circuit 23 includes the third transistor 30 and the fourth
The first and second collector resistors 9 and 10 and the current source 8 are shared with the level comparison circuit 2. The third transistor 30 and the fourth transistor 31 have a commonly connected emitter connected to the current source 8 via the second NMOSFET 33.
, And the collector is connected to the first and second collector resistors 9 and 10. The commonly connected anode of the first diode 24 and the second diode 25 is the first diode.
And the anodes of the third diode 26 and the fourth diode 27 are connected to the bases of the third transistor 30 and the fourth transistor 31, respectively. First and third transistors 6, 30
Is connected to one input terminal of the output buffer circuit 34, and the collectors of the second and fourth transistors 7, 31 are connected to the other input terminal of the output buffer circuit 34. In this embodiment, the level shift circuit 1, the second level shift circuit 22, the level comparison circuit 2,
The second level comparison circuit 23 is incorporated in the MSA 17 together with the output buffer circuit 34.
【００５７】図３に図示の第１の実施例と本実施例との
違いを見ると、レベルシフト回路１については、ダイオ
ード接続されたマルチエミッタトランジスタ３の代わり
に、第１及び第２のダイオード２４、２５が用いられて
いる点、第２のレベルシフト回路２２及び第２のレベル
比較回路２３がそれぞれ設けられている点、それにレベ
ル比較回路２と第２のレベル比較回路２３が第１及び第
２のＮＭＯＳＦＥＴ３２、３３のゲートに供給される相
補制御信号ＳＣによって動作、非動作状態が切り換えら
れる点であって、その他に、第１の実施例と本実施例と
の間に構成上の違いはない。Referring to the difference between the first embodiment shown in FIG. 3 and this embodiment, the level shift circuit 1 is replaced with a first and a second diode instead of the diode-connected multi-emitter transistor 3. 24, 25, a second level shift circuit 22 and a second level comparison circuit 23 are provided, respectively, and the level comparison circuit 2 and the second level comparison circuit 23 The operation and non-operation are switched by the complementary control signal SC supplied to the gates of the second NMOSFETs 32 and 33. In addition, there is a difference in configuration between the first embodiment and this embodiment. There is no.
【００５８】前記構成において、本実施例のメモリセル
の並列試験回路は、次のように動作する。In the above configuration, the memory cell parallel test circuit of the present embodiment operates as follows.
【００５９】まず、メモリセルの並列試験（マルチビッ
トテスト）を行う場合は、第１のＮＭＯＦＦＥＴ３２側
が正で、第２のＮＭＯＦＦＥＴ３３側が負になる一方極
性の制御信号ＳＣを供給する。この制御信号ＳＣの供給
によって第１のＮＭＯＦＦＥＴ３２がオン状態、第２の
ＮＭＯＦＦＥＴ３３がオフ状態になり、レベル比較回路
２が能動状態になるとともに第２のレベル比較回路２３
が非能動状態になる。かかる状態のとき、コモンデータ
バスライン１５−１、１５−２に各メモリセルから読み
出された信号が導出されると、その信号はレベルシフト
回路１の第１及び第２のダイオード２４、２５のエミッ
タに各別に供給されるが、この場合、第１及び第２のダ
イオード２４、２５の働きは、第１の実施例におけるダ
イオード接続されたマルチエミッタトランジスタ３の働
きと同じであって、以後の動作についても第１の実施例
のところで説明した動作と殆んど同じである。そして、
選択された全てのメモリセルが正常であるときには、出
力バッファ回路３４の一方の入力端子が論理ロー（Ｌ）
で、他方の入力端子が論理ハイ（Ｈ）になる出力相補信
号が供給され、一方、選択されたメモリセルの中に不良
のものが含まれているときには、出力バッファ回路３４
の一方の入力端子が論理ハイ（Ｈ）で、他方の入力端子
が論理ロー（Ｌ）になる出力相補信号が供給されるもの
であることは前述のとおりである。First, when a parallel test (multi-bit test) of the memory cells is performed, a control signal SC having one polarity, in which the first NMOFFET 32 is positive and the second NMOFFET 33 is negative, is supplied. By the supply of the control signal SC, the first NMOFFET 32 is turned on, the second NMOFFET 33 is turned off, the level comparison circuit 2 is activated, and the second level comparison circuit 23 is turned on.
Becomes inactive. In this state, when a signal read from each memory cell is derived to the common data bus lines 15-1 and 15-2, the signal is applied to the first and second diodes 24 and 25 of the level shift circuit 1. In this case, the operation of the first and second diodes 24 and 25 is the same as that of the diode-connected multi-emitter transistor 3 in the first embodiment, Is almost the same as the operation described in the first embodiment. And
When all the selected memory cells are normal, one input terminal of the output buffer circuit 34 is at a logic low (L) level.
When an output complementary signal whose other input terminal becomes a logic high (H) is supplied, and a defective memory cell is included in the selected memory cell, the output buffer circuit 34
Is supplied with an output complementary signal in which one of the input terminals is at a logical high (H) and the other input terminal is at a logical low (L).
【００６０】次に、メモリセルの並列試験（マルチビッ
トテスト）を行わない場合は、第１のＮＭＯＦＦＥＴ３
２側が負、第２のＮＭＯＦＦＥＴ３３側が正の他方極性
の制御信号ＳＣを供給する。この制御信号ＳＣの供給に
より、第１のＮＭＯＦＦＥＴ３２がオフ状態、第２のＮ
ＭＯＦＦＥＴ３３がオン状態になり、レベル比較回路２
が非能動状態になるとともに第２のレベル比較回路２３
が能動状態になる。かかる状態のとき、選択された単位
メモリセルから読み出された相補論理信号がコモンデー
タバスライン１５−１、１５−２に導出され、それぞれ
第２のレベルシフト回路２２の第３及び第４のダイオー
ド２６、２７のエミッタに供給されると、この相補論理
信号は、第２及び第３のプルアップ電流源２８、２９の
働きによってそれぞれＶｂｅ（ダイオード２６、２７の
アノード・カソード間の電圧降下分）だけシフトアップ
され、このシフトアップされた相補論理信号は第３及び
第４のダイオード２６、２７のアノードから第２のレベ
ル比較回路２３の第３及び第４のトランジスタ３０、３
１のベースに供給される。次いで、このシフトアップさ
れた相補論理信号は、トランジスタ３０、３１において
反転増幅され、そのコレクタから出力バッファ回路３４
の２つの入力端子に供給される。Next, when the parallel test (multi-bit test) of the memory cells is not performed, the first NMOFFET 3
The second side supplies a control signal SC having a negative polarity and the second NMOFFET 33 side supplies a control signal SC having the other positive polarity. By the supply of the control signal SC, the first NMOFFET 32 is turned off and the second NMOFFET 32 is turned off.
The MOFFET 33 is turned on, and the level comparison circuit 2
Becomes inactive and the second level comparison circuit 23
Becomes active. In such a state, the complementary logic signals read from the selected unit memory cell are led out to the common data bus lines 15-1 and 15-2, and the third and fourth signals of the second level shift circuit 22 are respectively provided. When supplied to the emitters of the diodes 26 and 27, this complementary logic signal is applied to Vbe (the voltage drop between the anode and cathode of the diodes 26 and 27) by the action of the second and third pull-up current sources 28 and 29, respectively. ), And the shifted up complementary logic signal is supplied from the anodes of the third and fourth diodes 26 and 27 to the third and fourth transistors 30 and 3 of the second level comparison circuit 23.
1 base. Next, the shifted up complementary logic signal is inverted and amplified in transistors 30 and 31, and the output buffer circuit 34
Are supplied to the two input terminals.
【００６１】このように、本実施例によれば、メモリセ
ルの並列試験（マルチビットテスト）を行うための試験
回路１６をＭＳＡ１７内に組み込んだ構成にしているの
で、第１の実施例で得られる効果の他、全体的な回路構
成が簡単になるという効果もある。As described above, according to the present embodiment, since the test circuit 16 for performing the parallel test (multi-bit test) of the memory cells is incorporated in the MSA 17, it is possible to obtain the first embodiment. In addition to the effect described above, there is an effect that the overall circuit configuration is simplified.
【００６２】なお、本実施例においては、レベルシフト
回路１として第１及び第２のダイオード２４、２５を用
いた例を挙げて説明しているが、レベルシフト回路１は
かかる構成のものに限られるものではなく、メモリセル
の並列試験回路の第１の実施例のように、ダイオード接
続されたマルチエミッタトランジスタ３を用いるように
変更してもよい。In the present embodiment, an example is described in which the first and second diodes 24 and 25 are used as the level shift circuit 1, but the level shift circuit 1 is limited to such a configuration. However, as in the first embodiment of the parallel test circuit for the memory cells, the multi-emitter transistor 3 which is diode-connected may be changed.
【００６３】一方、論理ゲート回路の第１の実施例また
はメモリセルの並列試験回路の第１の実施例において
は、レベルシフト回路１としてダイオード接続されたマ
ルチエミッタトランジスタ３を用いた例を挙げて説明し
ているが、この場合のレベルシフト回路１もかかる構成
のものに限られるものではなく、メモリセルの並列試験
回路の第２の実施例のように、第１及び第２のダイオー
ド２４、２５を用いるように変更してもよい。On the other hand, in the first embodiment of the logic gate circuit or the first embodiment of the parallel test circuit of the memory cells, an example using a diode-connected multi-emitter transistor 3 as the level shift circuit 1 will be described. Although described, the level shift circuit 1 in this case is not limited to the one having such a configuration, as in the second embodiment of the parallel test circuit for memory cells. 25 may be changed.
【００６４】さらに、論理ゲート回路の第１の実施例ま
たはメモリセルの並列試験回路の第１及び第２の実施例
においては、レベル比較回路２として、差動接続された
第１及び第２のトランジスタ６、７を用いた例を挙げて
説明しているが、レベル比較回路２もかかる構成のもの
に限られるものではなく、電源回路１２−１、１２−２
間にトランジスタが縦積みされない回路構成のものであ
れば、どのようなものを用いてもよい。Further, in the first embodiment of the logic gate circuit or the first and second embodiments of the parallel test circuit for memory cells, the first and second differentially connected level comparison circuits 2 are used as the level comparison circuit 2. Although an example using the transistors 6 and 7 has been described, the level comparison circuit 2 is not limited to such a configuration, but the power supply circuits 12-1 and 12-2.
Any circuit may be used as long as it has a circuit configuration in which transistors are not stacked vertically.
【００６５】続く、図７は、本発明に係わる論理ゲート
回路の第２の実施例を示す回路構成図であって、デコー
ダ回路を構成した例を示すものである。FIG. 7 is a circuit diagram showing a second embodiment of the logic gate circuit according to the present invention, showing an example in which a decoder circuit is formed.
【００６６】図７において、３５はアドレスバッファ回
路、３６はアドレスバス、３７はプリデコーダ回路、３
８はエミッタ結合論理（ＥＣＬ）回路、３９は第１のエ
ミッタフォロワ回路、４０は第２のエミッタフォロワ回
路であり、その他、図１に示された構成要素と同じ構成
要素については同じ符号を付けている。In FIG. 7, 35 is an address buffer circuit, 36 is an address bus, 37 is a predecoder circuit,
8 is an emitter coupled logic (ECL) circuit, 39 is a first emitter follower circuit, 40 is a second emitter follower circuit, and other components that are the same as those shown in FIG. ing.
【００６７】そして、アドレスバッファ回路３５は、Ｅ
ＣＬ回路３８と第１のエミッタフォロワ回路３９とから
なり、プリデコーダ回路３７は、レベルシフト回路１と
レベル比較回路２と第２のエミッタフォロワ回路４０と
からなる。アドレスバッファ回路３５はアドレスバス３
６に対して複数個設けられており、複数個のアドレスバ
ッファ回路３５からの対の出力がそれぞれ異なるアドレ
スバス３６に接続される。また、マルチエミッタトラン
ジスタ３のエミッタは各別に選択されたアドレスバス３
６に接続される。Then, the address buffer circuit 35
The predecoder circuit 37 includes a CL circuit 38 and a first emitter follower circuit 39, and the predecoder circuit 37 includes a level shift circuit 1, a level comparison circuit 2, and a second emitter follower circuit 40. The address buffer circuit 35 is connected to the address bus 3
6, a plurality of pairs of outputs from the plurality of address buffer circuits 35 are connected to different address buses 36, respectively. The emitter of the multi-emitter transistor 3 is connected to the address bus 3 selected separately.
6 is connected.
【００６８】前記構成によるデコーダ回路は、概要、次
のように動作する。The decoder circuit having the above configuration operates as follows.
【００６９】複数のアドレスバッファ回路３５は各別に
相補論理信号を送出し、この相補論理信号が対応するア
ドレスバス３６に供給される。アドレスバス３６に導出
された相補信号はマルチエミッタトランジスタ３の複数
（図７においては４つ）のエミッタに供給され、この供
給された４つの相補信号の組合せによって４個のアドレ
ス信号が形成される。次に、プリデコーダ回路３７は、
レベルシフト回路１とレベル比較回路２とからなる論理
ゲート回路（この論理ゲート回路は、図１に図示の論理
ゲート回路と同じ動作を行うものであり、その動作説明
は省略する）によっにおいて、入力されたアドレス信号
のＡＮＤ論理出力を得てデコードを行い、デコード出力
は第２のエミッタフォロワ回路４０を介して取り出され
る。The plurality of address buffer circuits 35 separately transmit complementary logic signals, and the complementary logic signals are supplied to corresponding address buses 36. The complementary signals led out to the address bus 36 are supplied to a plurality of (four in FIG. 7) emitters of the multi-emitter transistor 3, and four address signals are formed by a combination of the supplied four complementary signals. . Next, the predecoder circuit 37
According to a logic gate circuit including a level shift circuit 1 and a level comparison circuit 2 (the logic gate circuit performs the same operation as the logic gate circuit illustrated in FIG. 1 and the description of the operation is omitted). An AND logic output of the input address signal is obtained to perform decoding, and the decoded output is taken out via the second emitter follower circuit 40.
【００７０】このように、本実施例においても、簡単な
回路構成のプリデコーダ回路３７が得られ、しかも、電
源電圧が低下、例えば、２．０Ｖ程度にまで低下して
も、デコード機能が損なわれることがないものである。As described above, also in this embodiment, a predecoder circuit 37 having a simple circuit configuration can be obtained, and even if the power supply voltage is reduced, for example, to about 2.0 V, the decoding function is impaired. It is something that will not be done.
【００７１】また、本実施例において、プリデコーダ回
路３７の出力に、このプリデコーダ回路３７と同じ構成
のプリデコーダ回路３７を接続すれば、複数段のデコー
ダ回路を構成することができる。In this embodiment, if a pre-decoder circuit 37 having the same configuration as the pre-decoder circuit 37 is connected to the output of the pre-decoder circuit 37, a plurality of stages of decoder circuits can be formed.
【００７２】なお、本実施例においても、プリデコーダ
回路３７内のレベルシフト回路１とレベル比較回路２
は、図示のものに限られず、その機能を変更しない範囲
内において適宜変更できるものであることは勿論であ
る。In this embodiment, the level shift circuit 1 and the level comparison circuit 2 in the predecoder circuit 37 are also provided.
Is not limited to the one shown in the figure, and it is needless to say that the function can be appropriately changed without changing the function.
【００７３】[0073]
【発明の効果】以上のように、本発明に係わる論理ゲー
ト回路によれば、２つ以上のバスライン１４−１、１４
−２に供給される論理信号は、レベルシフト回路１でプ
ルアップ電流源４によりレベルアップされ、このレベル
アップされた論理信号がレベル比較回路２で基準電圧Ｖ
ref1とレベル比較され、レベル比較回路２の出力に論理
信号のＡＮＤ（ＮＡＮＤ）論理出力が導出されるもので
ある。この場合、レベル比較回路２は、電源１２−１、
１２−２間にトランジスタを縦積みしておらず、しか
も、レベルシフト回路１は、論理信号のレベルアップを
行っているので、電源電圧が、例えば、２．０Ｖ程度に
まで低下しても、レベル比較回路２のレベル比較機能が
損なわれることはなく、常時、レベル比較回路２から所
要の論理出力が得られる。As described above, according to the logic gate circuit of the present invention, two or more bus lines 14-1 and 14
-2 is leveled up by the pull-up current source 4 in the level shift circuit 1, and the leveled-up logic signal is converted into the reference voltage V by the level comparison circuit 2.
The level is compared with ref1, and an AND (NAND) logic output of a logic signal is derived from the output of the level comparison circuit 2. In this case, the level comparison circuit 2 includes a power supply 12-1,
Since the transistors are not vertically stacked between 12-2 and the level shift circuit 1 raises the level of the logic signal, even if the power supply voltage is reduced to about 2.0 V, for example, The level comparison function of the level comparison circuit 2 is not impaired, and a required logic output is always obtained from the level comparison circuit 2.
【００７４】このように、本発明に係わる論理ゲート回
路によれば、電源電圧が、例えば、２．０Ｖ程度にまで
低下しても正常動作可能な論理ゲート回路が得られ、そ
の論理ゲート回路も簡単に構成できるという効果があ
る。As described above, according to the logic gate circuit according to the present invention, a logic gate circuit that can operate normally even when the power supply voltage is reduced to, for example, about 2.0 V can be obtained. There is an effect that it can be easily configured.
【００７５】また、本発明によるメモリセルの並列試験
回路によれば、コモンデータバスライン１５−１、１５
−２に供給される論理信号は、レベルシフト回路１でプ
ルアップ電流源４によりレベルアップされ、このレベル
アップされた論理信号がレベル比較回路２で基準電圧Ｖ
ref1とレベル比較され、レベル比較回路の出力に論理信
号のＡＮＤ（ＮＡＮＤ）論理出力が導出されるものであ
る。この場合、レベル比較回路２は、電源１２−１、１
２−２間にトランジスタを縦積み続しておらず、しか
も、レベルシフト回路１は、論理信号のレベルアップを
行っているので、電源電圧が、例えば、２．０Ｖ程度に
まで低下しても、レベル比較回路２のレベル比較機能が
損なわれることはなく、常時、レベル比較回路２から所
要のマルチビットテスト判定出力が得られる。According to the parallel test circuit for memory cells of the present invention, the common data bus lines 15-1 and 15-1
-2 is leveled up by the pull-up current source 4 in the level shift circuit 1, and the leveled-up logic signal is converted into the reference voltage V by the level comparison circuit 2.
The level is compared with ref1, and an AND (NAND) logic output of a logic signal is derived to the output of the level comparison circuit. In this case, the level comparison circuit 2 includes the power supplies 12-1, 1
Since no transistors are cascaded between 2-2 and the level shift circuit 1 raises the level of the logic signal, even if the power supply voltage is reduced to about 2.0 V, for example, The level comparison function of the level comparison circuit 2 is not impaired, and a required multi-bit test determination output is always obtained from the level comparison circuit 2.
【００７６】このように、本発明によるメモリセルの並
列試験回路によれば、電源電圧が、例えば、２．０Ｖ程
度にまで低下しても正常動作可能なメモリセルの並列試
験回路が得られ、かつ、メモリセルの並列試験回路も簡
単に構成できるという効果がある。As described above, according to the parallel test circuit for memory cells of the present invention, a parallel test circuit for memory cells that can operate normally even when the power supply voltage is reduced to, for example, about 2.0 V is obtained. In addition, there is an effect that a parallel test circuit for memory cells can be easily configured.
【図１】本発明による論理ゲート回路の第１の実施例の
構成を示す回路構成図である。FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a logic gate circuit according to the present invention.
【図２】第１の実施例における第１及び第２の論理信号
の論理状態と、第１及び第２の出力端子に得られる出力
論理信号の論理状態との関係を示す真理値表である。FIG. 2 is a truth table showing a relationship between logic states of first and second logic signals and logic states of output logic signals obtained at first and second output terminals in the first embodiment. .
【図３】本発明によるメモリセルの並列試験回路の第１
の実施例の構成を示す回路構成図である。FIG. 3 shows a first example of a parallel test circuit for memory cells according to the present invention;
FIG. 3 is a circuit configuration diagram showing a configuration of the example.
【図４】１つのＰＳＡの出力に接続されたデータバスラ
インに得られた信号と、コモンデータバスラインに導出
される信号と、第３の論理信号と、基準電圧Ｖref1との
各レベル関係を示す説明図である。FIG. 4 shows a level relationship among a signal obtained on a data bus line connected to an output of one PSA, a signal derived on a common data bus line, a third logic signal, and a reference voltage Vref1. FIG.
【図５】メモリセルの並列試験回路の第１の実施例にお
けるコモンデータバスラインの信号の論理状態と、第１
及び第２の出力端子に得られる出力論理信号の論理状態
との関係を示す真理値表である。FIG. 5 is a diagram illustrating a logic state of a signal on a common data bus line in the first embodiment of the memory cell parallel test circuit,
7 is a truth table showing a relationship between the output logic signal and a logic state of an output logic signal obtained at a second output terminal.
【図６】本発明によるメモリセルの並列試験回路の第２
の実施例の構成を示す回路構成図である。FIG. 6 shows a second embodiment of the memory cell parallel test circuit according to the present invention.
FIG. 3 is a circuit configuration diagram showing a configuration of the example.
【図７】本発明による論理ゲート回路の第２の実施例を
示す回路構成図である。FIG. 7 is a circuit diagram showing a second embodiment of the logic gate circuit according to the present invention.
【図８】既知のメモリセルの並列試験回路の構成の一例
を示す回路構成図である。FIG. 8 is a circuit configuration diagram showing an example of a configuration of a known memory cell parallel test circuit.
１ レベルシフト回路 ２ レベル比較回路 ３ マルチエミッタトランジスタ ４ プルアップ電流源 ５−１ 第１の入力端子 ５−２ 第２の入力端子 ６ 第１のトランジスタ ７ 第２のトランジスタ ８ 電流源 ９ 第１のコレクタ抵抗 １０ 第２のコレクタ抵抗 １１−１ 第１の出力端子 １１−２ 第２の出力端子 １２−１ ハイレベル電源端子 １２−２ ローレベル電源端子 １３ 基準電圧供給端子 １４−１、１４−２ 対のバスライン １５−１、１５−２ 対のコモンデータバスライン １６ 試験回路 １７ メインセンスアンプ（ＭＳＡ） １８ａ、１８ｂ、１８ｎ エミッタフォロワ回路 １９ａ、１９ｂ、１９ｎ プリセンスアンプ（ＰＳＡ） ２０−１、２０−２ プルダウン電流源 ２１ａ−１、２１ａ−２、２１ｂ−１、２１ｂ−２、２
１ｎ−１、２１ｎ−２データバスライン ２２ 第２のレベルシフト回路 ２３ 第２のレベル比較回路 ２４ 第１のダイオード ２５ 第２のダイオード ２６ 第３のダイオード ２７ 第４のダイオード ２８ 第２のプルアップ電流源 ２９ 第３のプルアップ電流源 ３０ 第３のトランジスタ ３１ 第４のトランジスタ ３２ 第１のＮＭＯＳＦＥＴ ３３ 第２のＮＭＯＳＦＥＴ ３４ 出力バッファ回路 ３５ アドレスバッファ回路 ３６ アドレスバス ３７ プリデコーダ回路 ３８ エミッタ結合論理（ＥＣＬ）回路 ３９ 第１のエミッタフォロワ回路 ４０ 第２のエミッタフォロワ回路REFERENCE SIGNS LIST 1 level shift circuit 2 level comparison circuit 3 multi-emitter transistor 4 pull-up current source 5-1 first input terminal 5-2 second input terminal 6 first transistor 7 second transistor 8 current source 9 first Collector resistance 10 Second collector resistance 11-1 First output terminal 11-2 Second output terminal 12-1 High-level power supply terminal 12-2 Low-level power supply terminal 13 Reference voltage supply terminal 14-1, 14-2 Paired bus lines 15-1, 15-2 Paired common data bus lines 16 Test circuit 17 Main sense amplifier (MSA) 18a, 18b, 18n Emitter follower circuit 19a, 19b, 19n Pre-sense amplifier (PSA) 20-1, 20 -2 pull-down current sources 21a-1, 21a-2, 21b-1, 21b-2, 2
1n-1, 21n-2 data bus lines 22 second level shift circuit 23 second level comparison circuit 24 first diode 25 second diode 26 third diode 27 fourth diode 28 second pull-up Current source 29 Third pull-up current source 30 Third transistor 31 Fourth transistor 32 First NMOSFET 33 Second NMOSFET 34 Output buffer circuit 35 Address buffer circuit 36 Address bus 37 Predecoder circuit 38 Emitter coupling logic ( ECL) circuit 39 First emitter follower circuit 40 Second emitter follower circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/086 G11C 29/00 671 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03K 19/086 G11C 29/00 671
Claims (6)
数のバスラインと、複数の入力及び１つの出力を有する
ダイオード装置と前記出力に接続されたプルアップ電流
源とからなるレベルシフト回路と、２つの入力を有し、
その一方の入力に基準電圧が供給される差動回路からな
るレベル比較回路とを備え、前記レベルシフト回路は、
前記ダイオード装置の複数の入力が前記複数のバスライ
ンの中の少なくとも２つ以上のバスラインにそれぞれ接
続されており、前記レベル比較回路は、前記差動回路の
他方の入力が前記ダイオード装置の出力に接続され、前
記差動回路の出力に前記少なくとも２つ以上のバスライ
ンに供給される論理信号のＡＮＤ論理出力が導出される
ことを特徴とする論理ゲート回路。A level shift circuit including a plurality of bus lines to which a plurality of logic signals are respectively supplied, a diode device having a plurality of inputs and one output, and a pull-up current source connected to the output; Has two inputs,
A level comparison circuit comprising a differential circuit whose one input is supplied with a reference voltage, wherein the level shift circuit comprises:
A plurality of inputs of the diode device are connected to at least two or more bus lines of the plurality of bus lines, respectively, and the level comparison circuit is configured such that the other input of the differential circuit is an output of the diode device. A logic gate circuit, wherein an AND logic output of a logic signal supplied to the at least two or more bus lines is derived from an output of the differential circuit.
タが共通接続されたダイオード接続のマルチエミッタト
ランジスタからなることを特徴とする請求項１に記載の
論理ゲート回路。2. The logic gate circuit according to claim 1, wherein said diode device comprises a diode-connected multi-emitter transistor whose base and collector are commonly connected.
通接続された複数の個別ダイオードの組合せからなるこ
とを特徴とする請求項１に記載の論理ゲート回路。3. The logic gate circuit according to claim 1, wherein the diode device comprises a combination of a plurality of individual diodes whose anode sides are commonly connected.
回路からなることを特徴とする請求項１に記載の論理ゲ
ート回路。4. The logic gate circuit according to claim 1, wherein said differential circuit comprises a differential connection transistor circuit.
レイ中の所定のメモリセルを選択し、選択したメモリセ
ルの記憶情報をコモンビットラインに出力する複数のコ
ラムスイッチと、前記コモンビットラインの情報を対の
コモンデータバスラインに出力する複数のプリセンスア
ンプと、前記対のコモンデータバスラインに接続された
メインセンスアンプと、前記対のコモンデータバスライ
ンに接続された試験回路とを有するメモリセルの並列試
験回路において、前記試験回路は、２つの入力及び１つ
の出力を有するダイオード装置と前記出力に接続された
プルアップ電流源とからなるレベルシフト回路と、２つ
の入力を有し、一方の入力に基準電圧が供給される差動
回路からなるレベル比較回路とを備え、前記レベルシフ
ト回路は、ダイオード装置の２つの入力が前記対のコモ
ンデータバスラインにそれぞれ接続され、前記レベル比
較回路は、前記差動回路の他方の入力に前記ダイオード
装置の出力が接続され、前記差動回路の出力から前記対
のコモンデータバスラインに供給された２つの論理信号
のＡＮＤ論理出力が導出されることを特徴とするメモリ
セルの並列試験回路。5. A memory cell array, a plurality of column switches for selecting a predetermined memory cell in the memory cell array and outputting storage information of the selected memory cell to a common bit line, and information of the common bit line. A plurality of pre-sense amplifiers that output to the common data bus lines, a main sense amplifier connected to the pair of common data bus lines, and a test cell connected to the pair of common data bus lines. In the test circuit, the test circuit has a level shift circuit including a diode device having two inputs and one output, and a pull-up current source connected to the output, and has two inputs. A level comparing circuit comprising a differential circuit to which a reference voltage is supplied, wherein the level shift circuit comprises a diode. Two inputs of the diode device are connected to the pair of common data bus lines, respectively, and the level comparison circuit has an output of the diode device connected to the other input of the differential circuit, and an output of the differential circuit. A parallel test circuit for memory cells, wherein an AND logic output of two logic signals supplied to the pair of common data bus lines is derived.
それぞれ２つの入力及び出力を有する第２のダイオード
装置と２つのプルアップ電流源とからなるレベルシフト
回路と、２つの入力を有する第２の差動回路とを備え、
前記レベルシフト回路は、前記第２のダイオード装置の
２つの入力が前記対のコモンデータバスラインにそれぞ
れ接続され、前記第２の差動回路は、２つの入力が前記
第２のダイオード装置の２つの出力にそれぞれ接続さ
れ、出力から前記対のコモンデータバスラインに供給さ
れた論理信号をレベルアップした論理信号が導出される
ことを特徴とする請求項５に記載のメモリセルの並列試
験回路。6. The main sense amplifier includes:
A level shift circuit including a second diode device having two inputs and two outputs and two pull-up current sources, and a second differential circuit having two inputs,
In the level shift circuit, two inputs of the second diode device are respectively connected to the pair of common data bus lines, and the second differential circuit has two inputs of the second diode device. 6. The parallel test circuit for a memory cell according to claim 5, wherein a logic signal which is connected to each of the two outputs and a level-up of a logic signal supplied to the pair of common data bus lines is derived from the output.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08990294A JP3181467B2 (en) | 1994-04-27 | 1994-04-27 | Logic gate circuit |
| KR1019950008930A KR100387971B1 (en) | 1994-04-27 | 1995-04-17 | Logic gate circuits, sense circuits of semiconductor memory devices, and semiconductor memory devices using them. |
| US08/426,384 US5646897A (en) | 1994-04-27 | 1995-04-21 | Logic gate circuit and parallel bit test circuit for semiconductor memory devices, capable of operation at low power source levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08990294A JP3181467B2 (en) | 1994-04-27 | 1994-04-27 | Logic gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07296597A JPH07296597A (en) | 1995-11-10 |
| JP3181467B2 true JP3181467B2 (en) | 2001-07-03 |
Family
ID=13983666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08990294A Expired - Fee Related JP3181467B2 (en) | 1994-04-27 | 1994-04-27 | Logic gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181467B2 (en) |
-
1994
- 1994-04-27 JP JP08990294A patent/JP3181467B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07296597A (en) | 1995-11-10 |
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