JP3180898B2 - Boost circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】この発明は、携帯用電子機器
等に搭載され、特に表示装置等に高圧電力を供給する昇
圧回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a booster circuit mounted on a portable electronic device or the like, and particularly to a booster circuit for supplying high-voltage power to a display device or the like.
【0002】[0002]
【従来の技術】可搬型電子機器等は一般に電池で駆動さ
れるが、可搬性を考慮すると電池の体積や重量は大きく
できず、電圧も高くはできない。一方で、可搬型電子機
器であっても比較的高い電圧の電力が要求される回路や
素子が存在する。2. Description of the Related Art Portable electronic devices and the like are generally driven by a battery. However, in consideration of portability, the volume and weight of the battery cannot be increased, and the voltage cannot be increased. On the other hand, there are circuits and elements that require relatively high voltage power even in portable electronic devices.
【0003】特に表示装置等では、PDP(Plasma D
isplay Panel:プラズマディスプレイパネル)やLC
D(Liquid Crystal Display:液晶表示装置)のよ
うに高い電圧が必要とされる素子が多く用いられてお
り、小型軽量で効率のよい昇圧回路が不可欠となってい
る。[0003] Particularly, in a display device or the like, a PDP (Plasma D) is used.
isplay Panel: plasma display panel ) or LC
Many elements requiring a high voltage, such as D (Liquid Crystal Display), are used in many cases, and a small, lightweight, and efficient booster circuit is indispensable.
【0004】図5は、従来から用いられている昇圧回路
の原理を示す接続図であり、入力電圧VREFを約2倍
に昇圧した出力電圧VOUTを出力する2倍昇圧回路で
ある。図5において、出力端子には昇圧された電位の電
荷を蓄えるコンデンサCbが接続されている。一方コン
デンサCaは、電荷を蓄えて上述のコンデンサCbに電
荷を分配する昇圧用のコンデンサである。FIG. 5 is a connection diagram showing the principle of a booster circuit conventionally used, which is a double booster circuit that outputs an output voltage VOUT obtained by boosting an input voltage VREF approximately twice. In FIG. 5, the output terminal is connected to a capacitor Cb for storing a charge having a boosted potential. On the other hand, the capacitor Ca is a boosting capacitor that stores the charge and distributes the charge to the above-described capacitor Cb.
【0005】このコンデンサCaの各端に接続されてい
るSW1およびSW2は、互いに同時に接点aあるいは
接点bに切り換わるスイッチである。まず、SW1およ
びSW2が各々接点aを選択している場合には、コンデ
ンサCaにはQ=Ca・VREFの電荷が蓄えられる。[0005] SW1 and SW2 connected to each end of the capacitor Ca are switches that simultaneously switch to a contact a or a contact b. First, when SW1 and SW2 each select the contact a, the charge of Q = Ca · VREF is stored in the capacitor Ca.
【0006】次に、SW1およびSW2が共に接点b側
に切り換わると、コンデンサCaの正極側(図5では上
側)はコンデンサCbと接続される。このため、コンデ
ンサCaに蓄えられている電荷Qは分配され、コンデン
サCbに電荷Qの一部Q′が充電される。Next, when both SW1 and SW2 are switched to the contact b side, the positive electrode side (upper side in FIG. 5) of the capacitor Ca is connected to the capacitor Cb. For this reason, the electric charge Q stored in the capacitor Ca is distributed, and a part Q ′ of the electric charge Q is charged in the capacitor Cb.
【0007】このような動作が繰り返されることでコン
デンサCbに電荷が充電され、コンデンサCaから電荷が
分配されない電位、即ち入力電圧VREFの2倍の電圧ま
で上昇する。[0007] By repeating such an operation, the capacitor Cb is charged with electric charge, and rises to a potential at which the electric charge is not distributed from the capacitor Ca, that is, a voltage twice the input voltage VREF.
【0008】図6は、図5に示したような昇圧原理を用
いた2倍昇圧回路の例を示す接続図である。この図6
は、図5に示したSW1およびSW2を、各々Nチャネ
ルMOS(Meta1−Oxide−Semicond
uctor)スイッチM7、M8あるいはPチャネルM
OSスイッチM9、M10に置き換えた例を示してい
る。FIG. 6 is a connection diagram showing an example of a double boosting circuit using the boosting principle as shown in FIG. This figure 6
Replaces SW1 and SW2 shown in FIG. 5 with N-channel MOS (Meta1-Oxide-Semiconductor), respectively.
switch) M7, M8 or P-channel M
An example in which OS switches M9 and M10 are replaced is shown.
【0009】これらMOSスイッチのオン抵抗はできる
だけ小さくなるように構成され、一般にMOSスイッチ
に用いられる素子のトランジスタ幅は比較的大きい。こ
れは、昇圧用のコンデンサCaの充放電時には、スイッ
チに電流が流れるが、MOSスイッチ抵抗によって生じ
る電圧降下や電力損失を抑えるためである。The ON resistance of these MOS switches is configured to be as small as possible, and the transistor width of an element used for the MOS switch is generally relatively large. This is because a current flows through the switch when the boosting capacitor Ca is charged and discharged, but the voltage drop and the power loss caused by the MOS switch resistance are suppressed.
【0010】例えばこの電圧降下あるいは電力損失は、
昇圧出力電圧が負荷を駆動する平均電流をI、そしてス
イッチの内部抵抗をRとすれば、それぞれ電圧降下Vは
R・I、電力損失PはR・I2に比例する。即ち、電流駆
動能力を落とさずに電圧降下や電力損失を抑えるために
は、MOSスイッチの抵抗Rを小さくさせる必要があ
る。For example, this voltage drop or power loss is
Assuming that the average output driving the load by the boosted output voltage is I and the internal resistance of the switch is R, the voltage drop V is proportional to RI and the power loss P is proportional to RI2. That is, in order to suppress the voltage drop and the power loss without lowering the current driving capability, it is necessary to reduce the resistance R of the MOS switch.
【0011】しかしこの場合に昇圧回路は、負荷RLが接
続されていない場合(電流を駆動しない場合)において
も、最大電流駆動時と同様の状態で動作する。このた
め、携帯電子機器等のように1つの基板や1つのIC内
に、電源部を始めメモリやCPU等の回路が混在する用
途に使われた場合には、ノイズの発生やスタンバイ時に
おいても消費電流が大きい等の問題が生じた。However, in this case, even when the load RL is not connected (when current is not driven), the booster circuit operates in the same state as at the time of maximum current drive. For this reason, in the case where a circuit such as a power supply unit, a memory, a CPU, and the like is mixed in one substrate or one IC as in a portable electronic device or the like, noise generation or standby may occur. Problems such as large current consumption occurred.
【0012】[0012]
【発明が解決しようとする課題】一方、周辺装置の状況
に応じて、電流能力や周波数を選択することにより、消
費電流を抑える昇圧回路も考えられている。例えば、特
開平5−64429号公報に示されるものがその例であ
り、図7はこのような昇圧回路の例を示す接続図であ
る。この図7に示す例では、昇圧電位に応じて2つの動
作周波数f1あるいはf2を選択するとともに、電流駆
動能力を2段階に分けている。On the other hand, there has been proposed a booster circuit which suppresses current consumption by selecting a current capability and a frequency according to the situation of a peripheral device. For example, Japanese Unexamined Patent Publication No. 5-64429 discloses an example of such a circuit, and FIG. 7 is a connection diagram showing an example of such a booster circuit. In the example shown in FIG. 7, two operating frequencies f1 and f2 are selected according to the boosted potential, and the current driving capability is divided into two stages.
【0013】昇圧回路全体に消費する消費電流Iは、負
荷に流れる電流をIl、MOSスイッチのソース−ドレ
インの寄生容量に充放電で消費される電流をIp、MO
Sスイッチのゲートを駆動するための電流Idそしてス
イッチ切り換え時の貫通電流Itとすると、以下のよう
に表される。 I=Il+Ip+Id+It ・・・(1)The current consumption I consumed by the entire booster circuit is Il, the current flowing through the load is Il, the current consumed by charging / discharging the parasitic capacitance of the source-drain of the MOS switch is Ip, MO
The current Id for driving the gate of the S switch and the through current It at the time of switch switching are expressed as follows. I = Il + Ip + Id + It (1)
【0014】上述の式(1)において、第1項の負荷に
流れる電流Ilは回路に関係ない項目である。また、第
4項のスイッチ切り換え時の貫通電流Itは、2つのスイ
ッチ切り換えのタイミングをオフ/オフ状態で実施すれ
ば0にできるので、ここでは無視し、第2項および第3
項について考える。In the above equation (1), the current Il flowing to the load of the first term is an item which is not related to the circuit. Further, the through current It at the time of switch switching of the fourth term can be set to 0 if the timing of switching two switches is implemented in an off / off state.
Think about terms.
【0015】ここで、第2項および第3項とも、スイッ
チングに関る消費電流でスイッチのソース−ドレインの
寄生容量をCp、ゲート容量をCgとして、スイッチをオ
ン/オフする信号の周波数をfとする。In each of the second and third terms, the parasitic capacitance of the source-drain of the switch is Cp, the gate capacitance is Cg, and the frequency of the signal for turning on / off the switch is f. And
【0016】ここで寄生容量Cpの充放電は、接地電位
GNDと入力電圧VREF間、または入力電圧VREFと出力
電圧VOUT(即ち入力電圧VREFの2倍)間であるので、
寄生電荷Qpとして、Qp=Cp・VREFの充放電が行われ
ている。Here, the charging and discharging of the parasitic capacitance Cp is between the ground potential GND and the input voltage VREF, or between the input voltage VREF and the output voltage VOUT (that is, twice the input voltage VREF).
Charge / discharge of Qp = Cp · VREF is performed as the parasitic charge Qp.
【0017】一方、スイッチのゲート容量Cgの充放電
は、接地電圧GNDと出力電圧VOUT(即ち入力電圧VR
EFの2倍)間で行われる。これによりゲート電荷Qgと
して、Qg=Cg・2・VREFの電荷の充放電が行われてい
る。On the other hand, the charge and discharge of the gate capacitance Cg of the switch are performed by the ground voltage GND and the output voltage VOUT (ie, the input voltage VR).
(Twice the EF). As a result, charge and discharge of the charge of Qg = Cg · 2 · VREF is performed as the gate charge Qg.
【0018】従って昇圧回路の消費電流Iは、次のよう
に表される。 I=α・f(Cp+2。Cg)(αは比例定数) ・・・(2) 故に、この公知例のように周波数を切り換えれば、全体
の消費電流は周波数に比例して減少する。Therefore, the current consumption I of the booster circuit is expressed as follows. I = α · f (Cp + 2. Cg) (α is a proportional constant) (2) Therefore, if the frequency is switched as in this known example, the entire current consumption decreases in proportion to the frequency.
【0019】しかしながら上述の従来例では、MOSス
イッチのゲート容量Cp駆動分の消費電流を考慮してい
ない。即ち、周波数を変えて見かけ上の消費電流を減ら
しているだけなので、昇圧回路全体の動作時の消費電流
は減少しない。However, in the above-described conventional example, the current consumption for driving the gate capacitance Cp of the MOS switch is not considered. That is, since the apparent current consumption is merely reduced by changing the frequency, the current consumption during the operation of the entire booster circuit does not decrease.
【0020】また、MOSスイッチを直列にして電流駆
動能力を切り換えいるため、スイッチの総数が多くな
り、回路規模が大きくなる。さらに、特定の周波数を切
り換えて用いるので、汎用性に乏しいという問題もあ
る。Further, since the current drive capability is switched by connecting the MOS switches in series, the total number of switches increases, and the circuit scale increases. Furthermore, since a specific frequency is switched and used, there is a problem that versatility is poor.
【0021】この発明は、このような背景の下になされ
たもので、動作時の消費電流が小さく、また回路規模が
小さく汎用性に富んだ昇圧回路を提供することを目的と
している。The present invention has been made under such a background, and has as its object to provide a booster circuit which consumes less current during operation, has a smaller circuit scale, and is more versatile.
【0022】[0022]
【課題を解決するための手段】請求項1に記載の発明の
要旨は、入力電圧を昇圧するコンデンサと、前記コンデ
ンサに電荷を充電する第1の切換手段と、前記コンデン
サから電荷を放電する第2の切換手段と、前記第1およ
び第2の切換手段に所定のタイミングで駆動信号を供給
する駆動手段とを具備し、前記第1および第2の切換手
段の各々は、互いに並列に接続された第1から第n(n
は2以上の整数)のスイッチ素子から構成され、昇圧能
力に応じて前記並列に接続されたスイッチ素子の数を変
更することを特徴とする昇圧回路に存する。また、請求
項2に記載の発明の要旨は、前記第1から第n(nは2
以上の整数)のスイッチ素子は、各々充電側MOSスイ
ッチと放電側MOSスイッチとから構成されることを特
徴とする請求項1に記載の昇圧回路に存する。 また、請
求項3に記載の発明の要旨は、入力電圧を昇圧するコン
デンサと、前記コンデンサに電荷を充電する第1の切換
手段と、前記コンデンサから電荷を放電する第2の切換
手段と、前記第1および第2の切換手段に所定のタイミ
ングで駆動信号を供給する駆動手段とを具備し、前記第
1および第2の切換手段の各々は、互いに並列に接続さ
れた第1から第n(nは2以上の整数)のスイッチ素子
から構成され、前記第1から第n(nは2以上の整数)
のスイッチ素子は、各々充電側MOSスイッチと放電側
MOSスイッチとから構成され、前記入力電圧と昇圧電
圧と比較する比較手段を具備し、前記比較手段が求める
昇圧電圧の昇圧効率が第1の効率値を超える場合には前
記第1のスイッチ素子以外は充電側MOSスイッチと放
電側MOSスイッチとの何れもオフとし、前記昇圧効率
が前記第1の効率値以下になった場合には第2のスイッ
チ素子を動作状態とし、前記昇圧効率が前記第2の効率
値以下になった場合には第3のスイッチ素子を動作状態
とし、前記昇圧効率が前記第n−1の効率値以下になっ
た場合には第nのスイッチ素子を動作状態とすることを
特徴とする昇圧回路に存する。また、請求項4に記載の
発明の要旨は、前記各充電側MOSスイッチのゲート電
極と前記各放電側MOSスイッチのゲート電極とに供給
される前記駆動信号を制御するスイッチ制御手段を具備
し、前記スイッチ制御手段は、前記比較手段が求める昇
圧電圧の昇圧効率に応じて第1から第nのスイッチ素子
の各々の動作状態を制御することを特徴とする請求項3
に記載の昇圧回路に存する。また、請求項5に記載の発
明の要旨は、入力電圧を昇圧するコンデンサと、前記コ
ンデンサの一端に電荷を充電する第1の切換手段と、前
記コンデンサの他端から電荷を放電する第2の切換手段
と、前記第1および第2の切換手段に所定のタイミング
で駆動信号を供給する駆動手段とを具備し、前記第1お
よび第2の切換手段の各々は、充電側MOSスイッチと
放電側MOSスイッチとから構成され互いに並列に接続
された第1および第2のスイッチ素子から構成されるこ
とを特徴とする昇圧回路に存する。また、請求項6に記
載の発明の要旨は、入力電圧を昇圧するコンデンサと、
充電側MOSスイッチと放電側MOSスイッチとから構
成され互いに並列に接続された第1および第2のスイッ
チ素子から構成され、前記コンデンサに電荷を充電する
第1の切換手段と、充電側MOSスイッチと放電側MO
Sスイッチとから構成され互いに並列に接続された第1
および第2のスイッチ素子から構成され、前記コンデン
サから電荷を放電する第2の切換手段と、前記第1およ
び第2の切換手段に所定のタイミングで駆動信号を供給
する駆動手段と、前記入力電圧と昇圧電圧と比較する比
較手段と、前記各充電側MOSスイッチのゲート電極と
前記各放電側MOSスイッチのゲート電極とに供給され
る前記駆動信号を制御するスイッチ制御手段とを具備
し、前記比較手段が求める昇圧電圧の昇圧効率が90%
を越える場合に前記スイッチ制御手段は、前記第2のス
イッチ素子を構成する充電側MOSスイッチと放電側M
OSスイッチとの何れもオフとし、前記昇圧効率が90
%以下になった場合には前記第2のスイッチ素子を動作
状態とすることを特徴とする昇圧回路に存する。The gist of the present invention is as follows: a capacitor for boosting an input voltage; first switching means for charging the capacitor; and a capacitor for discharging the charge from the capacitor. 2 switching means, and a driving means for supplying a driving signal to the first and second switching means at a predetermined timing. Each of the first and second switching means is connected in parallel with each other. From the first to the n-th (n
Is an integer of 2 or more), and the number of switch elements connected in parallel is changed in accordance with the boosting capability. The gist of the invention described in claim 2 is that the first to n-th (n is 2)
Switching elements of an integer greater than one) is that Sons to the booster circuit according to claim 1, characterized in that each is composed of a charging side MOS switches and the discharge side MOS switch. Also, the gist of the invention described in claim 3, and a capacitor for boosting an input voltage, a first switching means for charging the charge on the capacitor, a second switching means for discharging electric charge from said capacitor, A driving unit for supplying a driving signal to the first and second switching units at a predetermined timing, wherein each of the first and second switching units is connected in parallel with each other to the first to n-th switching units. (N is an integer of 2 or more), and the first to n-th (n is an integer of 2 or more) switch elements
Each of the switch elements comprises a charging MOS switch and a discharging MOS switch, and includes comparing means for comparing the input voltage with the boosted voltage. The boosting efficiency of the boosted voltage determined by the comparing means is the first efficiency. If the value exceeds the first switching element, both the charge-side MOS switch and the discharge-side MOS switch are turned off except for the first switch element, and if the boost efficiency becomes equal to or less than the first efficiency value, the second MOS switch is turned off. When the switching element is in the operating state, and the boosting efficiency is lower than the second efficiency value, the third switching element is in the operating state, and the boosting efficiency is lower than the (n-1) th efficiency value. In such a case, the booster circuit is characterized in that the n-th switch element is brought into an operating state. Further, the gist of the invention according to claim 4 includes switch control means for controlling the drive signal supplied to a gate electrode of each of the charging MOS switches and a gate electrode of each of the discharging MOS switches, 4. The switch control unit according to claim 3 , wherein each of the first to n-th switch elements controls an operation state according to a boosting efficiency of the boosted voltage obtained by the comparing unit.
Above. The gist of the invention described in claim 5 is that a capacitor for boosting an input voltage, first switching means for charging one end of the capacitor, and a second switching means for discharging charge from the other end of the capacitor. Switching means, and driving means for supplying a driving signal to the first and second switching means at a predetermined timing, wherein each of the first and second switching means includes a charging MOS switch and a discharging MOS switch. And a booster circuit comprising a first switch element and a second switch element which are connected in parallel with each other. The gist of the invention according to claim 6 is that a capacitor for boosting an input voltage,
A first switching unit configured to include a first MOS switch and a second MOS switch connected in parallel with each other and configured to include a charging MOS switch and a discharging MOS switch; Discharge side MO
S switch and a first switch connected in parallel with each other.
A second switching unit configured to discharge electric charge from the capacitor, a driving unit configured to supply a driving signal to the first and second switching units at a predetermined timing, And a switch control means for controlling the drive signal supplied to the gate electrode of each of the charging-side MOS switches and the gate electrode of each of the discharging-side MOS switches. 90% boost efficiency of boost voltage required by means
Is exceeded, the switch control means sets the charging side MOS switch and the discharging side M which constitute the second switch element.
Both of the OS switches are turned off, and the boosting efficiency is 90
%, The second switch element is brought into an operating state when the voltage is equal to or less than%.
【0023】この発明によれば、入力電圧を昇圧するコ
ンデンサとコンデンサに電荷を充電する第1の切換手段
とコンデンサから電荷を放電する第2の切換手段と第1
および第2の切換手段に所定のタイミングで駆動信号を
供給する駆動手段とから成る昇圧回路において、第1お
よび第2の切換手段の各々を、互いに並列に接続された
第1から第nのスイッチ素子から構成する。また、第1
から第nのスイッチ素子を、各々充電側MOSスイッチ
と放電側MOSスイッチとによって構成する。この場
合、比較手段によって入力電圧と昇圧電圧とを比較し、
比較手段が求める昇圧電圧の昇圧効率が第1の効率値を
越える場合には第1のスイッチ素子以外は充電側MOS
スイッチと放電側MOSスイッチとの何れもオフとし、
昇圧効率が第1の効率値以下になった場合には第2のス
イッチ素子を動作状態とし、以下昇圧効率が第2の効率
値以下になった場合には第3のスイッチ素子を動作状態
とし・・・、昇圧効率が第n−1の効率値以下になった
場合には第nのスイッチ素子を動作状態とする。また、
比較手段が求める昇圧電圧の昇圧効率に応じて、スイッ
チ制御手段が第1から第nのスイッチ素子の各々の各充
電側MOSスイッチのゲート電極と各放電側MOSスイ
ッチのゲート電極とに供給される駆動信号を制御する。
あるいは、入力電圧を昇圧するコンデンサとコンデンサ
に電荷を充電する第1の切換手段とコンデンサから電荷
を放電する第2の切換手段と第1および第2の切換手段
に所定のタイミングで駆動信号を供給する駆動手段とか
ら成る昇圧回路において、第1および第2の切換手段の
各々を、充電側MOSスイッチと放電側MOSスイッチ
とから構成され互いに並列に接続された第1および第2
のスイッチ素子から構成する。この場合、比較手段は入
力電圧と昇圧電圧と比較し、比較手段が求める昇圧電圧
の昇圧効率が90%を越える場合にスイッチ制御手段
は、第2のスイッチ素子を構成する充電側MOSスイッ
チと放電側MOSスイッチとの何れもオフとし、昇圧効
率が90%以下になった場合には第2のスイッチ素子を
動作状態とする。According to the invention, the capacitor for boosting the input voltage, the first switching means for charging the capacitor, the second switching means for discharging the charge from the capacitor, and the first
And a driving unit for supplying a driving signal to the second switching unit at a predetermined timing, wherein each of the first and second switching units is connected to a first to n-th switch connected in parallel with each other. It is composed of elements. Also, the first
To n-th switch elements are formed by a charging MOS switch and a discharging MOS switch, respectively. In this case, the input voltage is compared with the boosted voltage by the comparing means,
If the boosting efficiency of the boosted voltage required by the comparing means exceeds the first efficiency value, the charge-side MOS transistors except for the first switch element
Both the switch and the discharge side MOS switch are turned off,
When the boosting efficiency is equal to or less than the first efficiency value, the second switch element is set to the operating state. When the boosting efficiency is equal to or less than the second efficiency value, the third switch element is set to the operating state. ..., when the boosting efficiency becomes equal to or less than the (n-1) th efficiency value, the n-th switching element is set to the operating state. Also,
In accordance with the boosting efficiency of the boosted voltage required by the comparing means, the switch control means supplies the gate electrode of each of the charging MOS switches and the gate electrode of each of the discharging MOS switches of the first to n-th switching elements. Control the drive signal.
Alternatively, a drive signal is supplied to a capacitor for boosting the input voltage, first switching means for charging the capacitor with electric charge, second switching means for discharging electric charge from the capacitor, and the first and second switching means at a predetermined timing. In the booster circuit including the driving means, each of the first and second switching means includes a first MOS switch and a second discharge switch, each of which comprises a charging MOS switch and a discharging MOS switch.
Of switch elements. In this case, the comparing means compares the input voltage with the boosted voltage, and when the boosting efficiency of the boosted voltage required by the comparing means exceeds 90%, the switch control means determines whether or not the charging-side MOS switch constituting the second switch element is discharged. When both the side MOS switches are turned off and the boosting efficiency becomes 90% or less, the second switch element is brought into an operating state.
【0024】[0024]
【発明の実施の形態】A.第1の実施の形態 以下に、本発明について説明する。図1は、本発明の第
1の実施の形態にかかる昇圧回路の構成を示す接続図で
ある。図1においてP1は入力電圧VREFが供給される入
力端子、P2は出力電圧が出力される出力端子である。こ
の出力端子P1は、入力端子P2の2倍の電圧を出力す
る。DETAILED DESCRIPTION OF THE INVENTION First Embodiment Hereinafter, the present invention will be described. FIG. 1 is a connection diagram illustrating a configuration of the booster circuit according to the first embodiment of the present invention. In FIG. 1, P1 is an input terminal to which an input voltage VREF is supplied, and P2 is an output terminal to which an output voltage is output. The output terminal P1 outputs twice the voltage of the input terminal P2.
【0025】M1〜M8は、各々充放電用のMOSスイ
ッチであり、MOSスイッチM1とM2、MOSスイッ
チM3とM4、MOSスイッチM5とM6、そしてMO
SスイッチM7とM8とは、それぞれ並列に接続されて
いる。M1 to M8 are MOS switches for charging and discharging, respectively, MOS switches M1 and M2, MOS switches M3 and M4, MOS switches M5 and M6, and MO switches.
The S switches M7 and M8 are respectively connected in parallel.
【0026】これらMOSスイッチM1とM2ならびに
MOSスイッチM7とM8がオンになることでコンデン
サCaに充電し、MOSスイッチM3とM4ならびにMO
SスイッチM5とM6がオンになることでコンデンサC
aから放電する。When the MOS switches M1 and M2 and the MOS switches M7 and M8 are turned on, the capacitor Ca is charged, and the MOS switches M3 and M4 and the MOS switch M3 are turned on.
When the S switches M5 and M6 are turned on, the capacitor C
Discharge from a.
【0027】タイミング生成回路2は、所定のタイミン
グで上述のMOSスイッチM1〜M8のオン/オフを制
御する。比較演算回路1には入力電圧VREFと出力電圧
VOUTとが入力されて、所望の昇圧電圧が出力されてい
るかを監視する。The timing generation circuit 2 controls on / off of the MOS switches M1 to M8 at a predetermined timing. The input voltage VREF and the output voltage VOUT are input to the comparison operation circuit 1 to monitor whether a desired boosted voltage is output.
【0028】スイッチ制御回路3は2つのゲート素子、
オアゲートG1とアンドゲートG2とから構成され、比較
演算回路1の出力に基づいて、タイミング生成回路2か
ら各MOSスイッチM1〜M8のゲート電極に供給され
る信号を制御する。The switch control circuit 3 has two gate elements,
It is composed of an OR gate G1 and an AND gate G2, and controls signals supplied from the timing generation circuit 2 to the gate electrodes of the MOS switches M1 to M8 based on the output of the comparison operation circuit 1.
【0029】このオアゲートG1の入力端の一方には、
コンデンサCaを放電するMOSスイッチM4ならびに
M6のゲート電極に印加される信号f1が入力され、入力
端の他方には比較演算回路1の出力信号が入力される。One of the input terminals of the OR gate G1 has
The signal f1 applied to the gate electrodes of the MOS switches M4 and M6 for discharging the capacitor Ca is input, and the output signal of the comparison operation circuit 1 is input to the other input terminal.
【0030】またアンドゲートG2の入力端の一方に
は、コンデンサCaに充電するMOSスイッチM2なら
びにM8のデート電極に印加される信号f2が入力さ
れ、入力端の他方には比較演算回路1の反転出力信号が
入力される。The signal f2 applied to the date electrodes of the MOS switches M2 and M8 for charging the capacitor Ca is input to one of the input terminals of the AND gate G2. An output signal is input.
【0031】ここで、昇圧効率を90%以上を設定した
場合の本実施の形態の動作について説明する。この場
合、出力電圧VOUTの1/2の電圧と入力電圧VREFの9
/10レベルとを比較して、VOUT/2>9・VREF/1
0である場合に、比較演算回路1の出力レベルが“H
(High)”となるように設定する。Here, the operation of the present embodiment when the boosting efficiency is set to 90% or more will be described. In this case, half of the output voltage VOUT and 9 of the input voltage VREF
/ 10 level, VOUT / 2> 9 · VREF / 1
0, the output level of the comparison operation circuit 1 is “H”.
(High) ".
【0032】例えば、本実施の形態に負荷が接続されて
いない状況では、電流が出力される必要がない。従って
昇圧電圧も2・VREFとなり、昇圧効率も殆ど100%に
近い値となる。このため、比較演算回路1の出力は
“H”となる。For example, when no load is connected to the present embodiment, there is no need to output a current. Therefore, the boost voltage is also 2 · VREF, and the boost efficiency is almost a value close to 100%. Therefore, the output of the comparison operation circuit 1 becomes “H”.
【0033】この時、MOSスイッチM1、M3、M5
ならびにM7はタイミング生成回路2の出力信号f1、
f2に関らずオフとなる。即ち、タイミング生成回路2
やオアゲートG1、アンドゲートG2が駆動すべきMOS
スイッチのゲート数は半分になる。このため、MOSス
イッチのソース−ドレインの寄生容量Cp(上述の式
(2)参照)が半分となるので、消費電流も半分に近い
値となる。At this time, the MOS switches M1, M3, M5
And M7 is an output signal f1 of the timing generation circuit 2,
It is off regardless of f2. That is, the timing generation circuit 2
MOS to drive OR gate G1 and AND gate G2
The number of gates of the switch is halved. Therefore, the parasitic capacitance Cp of the source and the drain of the MOS switch (see the above equation (2)) is halved, and the current consumption is also close to half.
【0034】次に、本実施の形態に負荷が接続された場
合について説明する。出力電流の増加に伴って、MOS
スイッチの抵抗の損失等により出力電圧VOUTが下が
り、90%以下の昇圧効率になると、比較演算回路1の
出力が“L”となる。Next, a case where a load is connected to the present embodiment will be described. As output current increases, MOS
When the output voltage VOUT decreases due to the loss of the resistance of the switch and the boosting efficiency becomes 90% or less, the output of the comparison operation circuit 1 becomes "L".
【0035】従って、オアゲートG1ならびにアンドゲ
ートG2の働きによりタイミング生成回路2の出力信号
f1ならびにf2は、直接MOSスイッチM3、M5ある
いはMOSスイッチM1、M7のゲート電極に印加され
る。このため、MOSスイッチ全体の抵抗値を下げて電
流駆動能力を増加させるので、電流駆動能力が維持され
る。Accordingly, the output signals f1 and f2 of the timing generation circuit 2 are directly applied to the gate electrodes of the MOS switches M3 and M5 or the MOS switches M1 and M7 by the functions of the OR gate G1 and the AND gate G2. For this reason, the current driving capability is increased by lowering the resistance value of the entire MOS switch, thereby maintaining the current driving capability.
【0036】即ち本実施の形態では、昇圧用コンデンサ
を充放電するMOSスイッチを分割して制御し、負荷に
応じて駆動するゲート負荷を変えている。このため、昇
圧回路の動作電流中で大きな割合を占めているゲートの
駆動電流を状況に応じて減らすことが可能である。ま
た、比較演算回路にヒステリシスを持たせることによ
り、上述の切り換えをより安定して行なうことも可能に
なる。That is, in this embodiment, the MOS switch for charging and discharging the boosting capacitor is divided and controlled, and the gate load to be driven is changed according to the load. Therefore, it is possible to reduce the gate drive current, which accounts for a large proportion of the operating current of the booster circuit, according to the situation. Further, by providing the comparison operation circuit with hysteresis, the above-described switching can be performed more stably.
【0037】B.第2の実施の形態 図2は、本発明の第2の実施の形態にかかる昇圧回路の
構成を示す接続図である。上述の第1の実施の形態で
は、2倍昇圧回路においてMOSスイッチを2つに分割
した例を挙げて説明した。本発明は図2に示すようにn
倍昇圧回路に適用することも可能であり、スイッチをm
分割することも可能である。B. Second Embodiment FIG. 2 is a connection diagram showing a configuration of a booster circuit according to a second embodiment of the present invention. In the above-described first embodiment, an example has been described in which the MOS switch is divided into two in the double boosting circuit. The present invention employs n as shown in FIG.
It can also be applied to a double booster circuit,
It is also possible to divide.
【0038】n倍昇圧回路では、図2に示すようにn−
1個の昇圧用コンデンサが必要で、各コンデンサの両端
の各々に2つの電位を選択するスイッチSWaあるいは
SWbが接続された構成となり、2倍昇圧回路が直列に
接続される。In the n-fold booster circuit, as shown in FIG.
One boosting capacitor is required, and a switch SWa or SWb for selecting two potentials is connected to both ends of each capacitor, and a double boosting circuit is connected in series.
【0039】図3および図4は、スイッチSWaおよび
スイッチSWbの詳細な構成を示す接続図であり、図3
はスイッチSWaの構成を示し、図4はスイッチSWb
の構成を示している。FIGS. 3 and 4 are connection diagrams showing a detailed configuration of the switches SWa and SWb.
Shows the configuration of the switch SWa, and FIG.
Is shown.
【0040】図3および図4に示すようにスイッチSW
aあるいはSWbは、各々m分割されたPチャネルMO
Sトランジスタ(MP1からMPm)、あるいはNチャ
ネルMOSトランジスタ(MN1からMNm)から構成
されている。As shown in FIG. 3 and FIG.
a or SWb is a m-divided P-channel MO
It is composed of S transistors (MP1 to MPm) or N-channel MOS transistors (MN1 to MNm).
【0041】各スイッチSWaあるいはSWbは、発振回
路5の出力に基づいて駆動される。この駆動タイミング
は、昇圧回路の出力電圧VOUTが供給されているmビット
A/D(Analog/Digital:アナログ−ディジタル変
換回路)4が、スイッチ制御回路6を介して制御する。Each switch SWa or SWb is driven based on the output of the oscillation circuit 5. This drive timing is controlled by an m-bit A / D (Analog / Digital: analog-digital conversion circuit) 4 to which the output voltage VOUT of the booster circuit is supplied via a switch control circuit 6.
【0042】このように本実施の形態では、負荷駆動に
よる昇圧状況に応じて、昇圧回路を駆動するMOSスイ
ッチの抵抗値と、その駆動ゲート容量を変えることで、
無駄な動作による消費電流やノイズを抑えている。As described above, according to the present embodiment, the resistance value of the MOS switch for driving the booster circuit and the drive gate capacitance thereof are changed according to the boosting condition due to the load drive.
Current consumption and noise due to useless operation are suppressed.
【0043】[0043]
【発明の効果】以上説明したように、この発明によれ
ば、入力電圧を昇圧するコンデンサとコンデンサに電荷
を充電する第1の切換手段とコンデンサから電荷を放電
する第2の切換手段と第1および第2の切換手段に所定
のタイミングで駆動信号を供給する駆動手段とから成る
昇圧回路において、第1および第2の切換手段の各々
を、互いに並列に接続された第1から第nのスイッチ素
子から構成する。また、第1から第nのスイッチ素子
を、各々充電側MOSスイッチと放電側MOSスイッチ
とによって構成する。この場合、比較手段によって入力
電圧と昇圧電圧とを比較し、比較手段が求める昇圧電圧
の昇圧効率が第1の効率値を越える場合には第1のスイ
ッチ素子以外は充電側MOSスイッチと放電側MOSス
イッチとの何れもオフとし、昇圧効率が第1の効率値以
下になった場合には第2のスイッチ素子を動作状態と
し、以下昇圧効率が第2の効率値以下になった場合には
第3のスイッチ素子を動作状態とし・・・、昇圧効率が
第n−1の効率値以下になった場合には第nのスイッチ
素子を動作状態とする。また、比較手段が求める昇圧電
圧の昇圧効率に応じて、スイッチ制御手段が第1から第
nのスイッチ素子の各々の各充電側MOSスイッチのゲ
ート電極と各放電側MOSスイッチのゲート電極とに供
給される駆動信号を制御するので、動作時の消費電流が
小さい昇圧回路が実現可能であるという効果が得られ
る。あるいは、入力電圧を昇圧するコンデンサとコンデ
ンサに電荷を充電する第1の切換手段とコンデンサから
電荷を放電する第2の切換手段と第1および第2の切換
手段に所定のタイミングで駆動信号を供給する駆動手段
とから成る昇圧回路において、第1および第2の切換手
段の各々を、充電側MOSスイッチと放電側MOSスイ
ッチとから構成され互いに並列に接続された第1および
第2のスイッチ素子から構成する。この場合、比較手段
は入力電圧と昇圧電圧と比較し、比較手段が求める昇圧
電圧の昇圧効率が90%を越える場合にスイッチ制御手
段は、第2のスイッチ素子を構成する充電側MOSスイ
ッチと放電側MOSスイッチとの何れもオフとし、昇圧
効率が90%以下になった場合には第2のスイッチ素子
を動作状態とするので、回路規模が小さく汎用性に富ん
だ昇圧回路が実現可能であるという効果が得られる。As described above, according to the present invention, the capacitor for boosting the input voltage, the first switching means for charging the capacitor, the second switching means for discharging the charge from the capacitor, and the first And a driving unit for supplying a driving signal to the second switching unit at a predetermined timing, wherein each of the first and second switching units is connected to a first to n-th switch connected in parallel with each other. It is composed of elements. Further, the first to n-th switch elements are each constituted by a charging MOS switch and a discharging MOS switch. In this case, the input voltage is compared with the boosted voltage by the comparing means, and when the boosting efficiency of the boosted voltage obtained by the comparing means exceeds the first efficiency value, the charge-side MOS switch and the discharging-side MOS switch are switched except for the first switch element. Both the MOS switches are turned off, and when the boosting efficiency becomes equal to or less than the first efficiency value, the second switch element is set in the operating state. When the boosting efficiency becomes equal to or less than the second efficiency value, The third switch element is set to the operating state, and when the boosting efficiency becomes equal to or less than the (n-1) th efficiency value, the n-th switch element is set to the operating state. Further, the switch control means supplies the gate electrode of each charge-side MOS switch and the gate electrode of each discharge-side MOS switch of each of the first to n-th switch elements in accordance with the boosting efficiency of the boosted voltage obtained by the comparison means. Since the drive signal to be controlled is controlled, an effect is obtained that a booster circuit with small current consumption during operation can be realized. Alternatively, a drive signal is supplied to a capacitor for boosting the input voltage, first switching means for charging the capacitor with electric charge, second switching means for discharging electric charge from the capacitor, and the first and second switching means at a predetermined timing. In the step-up circuit, the first and second switching means are each constituted by a first and a second switch element, which are composed of a charging MOS switch and a discharging MOS switch and are connected in parallel with each other. Constitute. In this case, the comparing means compares the input voltage with the boosted voltage, and when the boosting efficiency of the boosted voltage required by the comparing means exceeds 90%, the switch control means determines whether or not the charging-side MOS switch constituting the second switch element is discharged. When both of the side MOS switches are turned off and the boosting efficiency becomes 90% or less, the second switch element is brought into an operating state, so that a boosting circuit having a small circuit scale and high versatility can be realized. The effect is obtained.
【0044】即ち、本発明では従来の回路とは異なり、
昇圧回路の周波数を変えることなく、負荷に応じて昇圧
回路の駆動能力ならびに動作するMOSスイッチの総ゲ
ート容量を変え、消費電流を抑えている。That is, in the present invention, unlike the conventional circuit,
Without changing the frequency of the booster circuit, the drive capability of the booster circuit and the total gate capacitance of the MOS switches that operate according to the load are changed to reduce current consumption.
【0045】また、MOSスイッチを分割することによ
り実施できるので、従来と変らない規模で実施できる。
さらに、従来のように周波数を変えて消費電流を抑える
必要がなく、既存のタイミング回路に数個のゲートと比
較回路を追加して実施できるので、汎用性が高い。Further, since the present invention can be implemented by dividing the MOS switch, it can be implemented on the same scale as the conventional one.
Further, unlike the conventional case, it is not necessary to suppress the current consumption by changing the frequency, and it is possible to add several gates and a comparison circuit to the existing timing circuit, so that the versatility is high.
【図1】 本発明の第1の実施の形態にかかる昇圧回路
の構成を示す接続図である。FIG. 1 is a connection diagram illustrating a configuration of a booster circuit according to a first embodiment of the present invention.
【図2】 本発明の第2の実施の形態にかかる昇圧回路
の構成を示す接続図である。FIG. 2 is a connection diagram illustrating a configuration of a booster circuit according to a second embodiment of the present invention.
【図3】 同実施の形態における、スイッチSWaの詳
細な構成を示す接続図である。FIG. 3 is a connection diagram showing a detailed configuration of a switch SWa in the embodiment.
【図4】 同実施の形態における、スイッチSWbの詳
細な構成を示す接続図である。FIG. 4 is a connection diagram showing a detailed configuration of a switch SWb in the embodiment.
【図5】 従来から用いられている昇圧回路の原理を示
す接続図である。FIG. 5 is a connection diagram showing the principle of a booster circuit conventionally used.
【図6】 図5に示したような昇圧原理を用いた2倍昇
圧回路の例を示す接続図である。FIG. 6 is a connection diagram showing an example of a double boosting circuit using the boosting principle as shown in FIG.
【図7】 電流能力や周波数を選択することにより消費
電流を抑える昇圧回路の構成例を示す接続図である。FIG. 7 is a connection diagram illustrating a configuration example of a booster circuit that suppresses current consumption by selecting current capability and frequency.
1 比較演算回路(比較手段) 2 タイミング発生回路(駆動手段) 3 スイッチ制御回路(スイッチ制御手段) 4 mビットA/D(比較手段) 5 発振回路(駆動手段) 6 スイッチ制御回路(スイッチ制御手段) Ca コンデンサ M1、M2、M7、M8 NチャネルMOSスイッチ
(MOSスイッチ) M3、M4、M5、M6 PチャネルMOSスイッチ
(MOSスイッチ) MN NチャネルMOSスイッチ(MOSスイッチ) MP PチャネルMOSスイッチ(MOSスイッチ) SWa スイッチ(第2の切換手段) SWb スイッチ(第1の切換手段)REFERENCE SIGNS LIST 1 comparison operation circuit (comparison means) 2 timing generation circuit (drive means) 3 switch control circuit (switch control means) 4 m-bit A / D (comparison means) 5 oscillation circuit (drive means) 6 switch control circuit (switch control means) ) Ca capacitor M1, M2, M7, M8 N-channel MOS switch (MOS switch) M3, M4, M5, M6 P-channel MOS switch (MOS switch) MN N-channel MOS switch (MOS switch) MP P-channel MOS switch (MOS switch) SWa switch (second switching means) SWb switch (first switching means)
Claims (6)
動信号を供給する駆動手段とを具備し、 前記第1および第2の切換手段の各々は、互いに並列に
接続された第1から第n(nは2以上の整数)のスイッ
チ素子から構成され、 昇圧能力に応じて前記並列に接続されたスイッチ素子の
数を変更することを特徴とする昇圧回路。A first switch for charging the capacitor; a second switch for discharging the charge from the capacitor; a first switch and a second switch for discharging the charge from the capacitor. And a driving means for supplying a driving signal at a predetermined timing, wherein each of the first and second switching means includes a first to an n-th (n is an integer of 2 or more) connected in parallel with each other. A booster circuit comprising a switch element, wherein the number of switch elements connected in parallel is changed according to boosting capability.
のスイッチ素子は、 各々充電側MOSスイッチと放電側MOSスイッチとか
ら構成されることを特徴とする請求項1に記載の昇圧回
路。2. The first to the n-th (n is an integer of 2 or more)
2. The booster circuit according to claim 1, wherein each of the switch elements comprises a charge-side MOS switch and a discharge-side MOS switch.
動信号を供給する駆動手段とを具備し、 前記第1および第2の切換手段の各々は、互いに並列に
接続された第1から第n(nは2以上の整数)のスイッ
チ素子から構成され、 前記第1から第n(nは2以上の整数)のスイッチ素子
は、各々充電側MOSスイッチと放電側MOSスイッチ
とから構成され、 前記入力電圧と昇圧電圧と比較する比較手段を具備し、 前記比較手段が求める昇圧電圧の昇圧効率が第1の効率
値を超える場合には前記第1のスイッチ素子以外は充電
側MOSスイッチと放電側MOSスイッチとの何れもオ
フとし、 前記昇圧効率が前記第1の効率値以下になった場合には
第2のスイッチ素子を動作状態とし、 前記昇圧効率が前記第2の効率値以下になった場合には
第3のスイッチ素子を動作状態とし、 前記昇圧効率が前記第n−1の効率値以下になった場合
には第nのスイッチ素子を動作状態とすることを特徴と
する昇圧回路。3. A capacitor for boosting an input voltage, first switching means for charging the capacitor with electric charge, second switching means for discharging electric charge from the capacitor, and first and second switching means. And a driving means for supplying a driving signal at a predetermined timing, wherein each of the first and second switching means includes a first to an n-th (n is an integer of 2 or more) connected in parallel with each other. The first to n-th (n is an integer equal to or greater than 2) switch elements each include a charge-side MOS switch and a discharge-side MOS switch, and are configured to compare the input voltage with a boosted voltage. Means for determining whether the boosting efficiency of the boosted voltage obtained by the comparing means exceeds a first efficiency value. Off, the second switch element is turned on when the boosting efficiency is lower than the first efficiency value, and the third switch element is turned on when the boosting efficiency is lower than the second efficiency value. A booster circuit comprising: a switch element in an operating state; and when the boosting efficiency becomes equal to or less than the (n-1) th efficiency value, the n-th switching element is in an operating state.
極と前記各放電側MOSスイッチのゲート電極とに供給
される前記駆動信号を制御するスイッチ制御手段を具備
し、 前記スイッチ制御手段は、 前記比較手段が求める昇圧電圧の昇圧効率に応じて第1
から第nのスイッチ素子の各々の動作状態を制御するこ
とを特徴とする請求項3に記載の昇圧回路。4. A switch control means for controlling the drive signal supplied to a gate electrode of each of the charge-side MOS switches and a gate electrode of each of the discharge-side MOS switches, wherein the switch control means comprises: The first means depends on the boosting efficiency of the boosted voltage required by the means.
4. The booster circuit according to claim 3 , wherein the operation state of each of the first to nth switch elements is controlled.
と、 前記コンデンサの他端から電荷を放電する第2の切換手
段と、 前記第1および第2の切換手段に所定のタイミングで駆
動信号を供給する駆動手段とを具備し、 前記第1および第2の切換手段の各々は、充電側MOS
スイッチと放電側MOSスイッチとから構成され互いに
並列に接続された第1および第2のスイッチ素子から構
成されることを特徴とする昇圧回路。5. A capacitor for boosting an input voltage, first switching means for charging a charge at one end of the capacitor, second switching means for discharging a charge from the other end of the capacitor, A driving means for supplying a driving signal to the second switching means at a predetermined timing, wherein each of the first and second switching means is a charging MOS
A booster circuit comprising a first switch element and a second switch element, which are composed of a switch and a discharge-side MOS switch and are connected in parallel with each other.
成され互いに並列に接続された第1および第2のスイッ
チ素子から構成され、前記コンデンサに電荷を充電する
第1の切換手段と、 充電側MOSスイッチと放電側MOSスイッチとから構
成され互いに並列に接続された第1および第2のスイッ
チ素子から構成され、前記コンデンサから電荷を放電す
る第2の切換手段と、 前記第1および第2の切換手段に所定のタイミングで駆
動信号を供給する駆動手段と、 前記入力電圧と昇圧電圧と比較する比較手段と、 前記各充電側MOSスイッチのゲート電極と前記各放電
側MOSスイッチのゲート電極とに供給される前記駆動
信号を制御するスイッチ制御手段とを具備し、 前記比較手段が求める昇圧電圧の昇圧効率が90%を越
える場合に前記スイッチ制御手段は、前記第2のスイッ
チ素子を構成する充電側MOSスイッチと放電側MOS
スイッチとの何れもオフとし、 前記昇圧効率が90%以下になった場合には前記第2の
スイッチ素子を動作状態とすることを特徴とする昇圧回
路。6. A capacitor for boosting an input voltage, and first and second switch elements which are composed of a charging-side MOS switch and a discharging-side MOS switch and are connected in parallel with each other, and charge the capacitor. A first switching means, comprising a first MOS switch and a second MOS switch connected in parallel to each other and comprising a charge-side MOS switch and a discharge-side MOS switch, for discharging electric charge from the capacitor. Means, a driving means for supplying a driving signal to the first and second switching means at a predetermined timing, a comparing means for comparing the input voltage with a boosted voltage, a gate electrode of each of the charging-side MOS switches, Switch control means for controlling the drive signal supplied to the gate electrode of each discharge-side MOS switch. When the boosting efficiency of the boosted voltage exceeds 90%, the switch control means includes a charge-side MOS switch and a discharge-side MOS switch constituting the second switch element.
A booster circuit, wherein both of the switches are turned off, and when the boosting efficiency becomes 90% or less, the second switch element is brought into an operating state.
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- 1997-11-14 JP JP32970797A patent/JP3180898B2/en not_active Expired - Fee Related
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