JP3180351B2

JP3180351B2 - エフェクト装置

Info

Publication number: JP3180351B2
Application number: JP40063890A
Authority: JP
Inventors: 洋二金子
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-12-06
Filing date: 1990-12-06
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: JPH04212996A

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、安価なシステムで基本的
なエフェクト処理を可能とし、遅延用のメモリを追加
（増設）した、あるいは大容量の遅延用のメモリを採用
したシステムでは、多機能なエフェクト処理を実行でき
るエフェクト装置に関する。

【０００２】

【従来技術とその問題点】従来より電子楽器の分野にお
いては、音源から発生した楽音信号に対し、リバーブ効
果、コーラス効果等のエフェクト（効果）を付加するこ
とが行われている。このエフェクトを付加する構成とし
ては、最近ＤＳＰ（ディジタルシグナルプロセッサ）に
よるものが多い。

【０００３】このようなエフェクト装置は、現在高機能
用と低機能用に分れており、夫々別々のシステムで構成
されるのが一般的である。その為、１つのエフェクト用
ＤＳＰＬＳＩで低級機から高級機までカバーすること
はできず、夫々別々のエフェクト用ＬＳＩを作る必要が
あった。

【０００４】また、電子楽器の音源ＬＳＩにエフェクタ
を内蔵する場合も、様々な価格帯の電子楽器を同一の音
源ＬＳＩシステムで作る場合は、低級機は内蔵エフェク
タ、高級機は外部エフェクタというように分ける必要が
あり、電子楽器としてのシステム構成が、複雑になると
いう欠点があった。

【０００５】

【発明の目的】本発明は、このような事情に鑑みてなさ
れたものであり、種々の価格帯のシステム構築をする場
合も簡単に対応できるエフェクト装置を提供することを
目的とする。

【０００６】

【発明の構成、作用】本発明は、上記目的を達成すべ
く、エフェクト処理の為のマイクロプログラムを記憶す
るマイクロプログラム記憶手段と、このマイクロプログ
ラム記憶手段に記憶された上記マイクロプログラムに従
って、エフェクト処理の為に順次ディジタル信号処理演
算を行う演算手段と、上記演算手段がアクセスする遅延
処理用の遅延用記憶手段と、上記演算手段と上記遅延用
記憶手段のデータバスとが等しい長さの場合には第１の
モードを設定し、上記演算手段のデータが上記遅延用記
憶手段のデータバスより長い場合には第２のモードを設
定するモード設定手段と、上記演算手段が、上記遅延用
記憶手段をアクセスする際、上記第１のモードのときは
上記演算手段の１演算サイクル内で上記遅延用記憶手段
に対して１回アクセスし、上記第２のモードのときは上
記演算手段の１演算サイクル内で上記遅延用記憶手段に
対して複数回多重化してアクセスするアクセス手段と、
を具備したことを特徴とするエフェクト装置を提供す
る。

【０００７】このような構成によれば、遅延用記憶手段
の容量に従ったエフェクト処理を演算手段は実行でき
る。つまり、例えば、高級機については、大容量の遅延
用記憶手段を搭載し、演算手段は、このような遅延用記
憶手段を高速でアクセスし（演算手段のデータと遅延用
記憶手段のデータバスの長さを等しくする）、低級機に
ついては、小容量の遅延用記憶手段を搭載し、演算手段
は、このような遅延用記憶手段を１演算サイクル内で複
数回多重化してアクセスする（演算手段のデータが遅延
用記憶手段のデータバスより長い）ようにすることがで
きる。

【０００８】より具体的な一例としては、上記マイクロ
プログラム記憶手段は、１サンプリング周期内の実行命
令が異なるステップ数で表現されたマイクロプログラム
を記憶しており、上記モード設定手段は、上記演算手段
が上記１サンプリング周期内で実行するマイクロプログ
ラムのステップ数が所定値以上である場合は上記第１の
モードに設定し、上記１サンプリング周期内で実行する
マイクロプログラムのステップ数が所定値未満である場
合は上記第２のモードに設定する。

【０００９】このような構成によれば、１サンプリング
周期内の実行命令のステップ数に応じてモードを設定す
ることにより、マイクロプログラムの複雑さに対応する
形で、上記遅延用記憶手段の容量を設定モードに応じて
変更できる。従って、例えば、高級機においては、高速
で複雑なディジタル信号処理を大容量の遅延用記憶手段
をアクセスしながら実行してエフェクト音を発生するよ
うにし、低級機においては、低速で比較的簡単なディジ
タル信号処理を小容量の遅延用記憶手段をアクセスしな
がら実行してエフェクト音を発生することができる。

【００１０】

【実施例】以下、この発明を適用した一実施例につき詳
述する。

【００１１】＜構成＞図１は、ワンチップ構成の楽音発生装置（音源ＬＳＩ）
を用いて構成した電子楽器の全体構成を示し、図中１は
マイクロコンピュータ等からなるＣＰＵである。このＣ
ＰＵ１に鍵盤２、スイッチ３が接続され、鍵情報やスイ
ッチ情報がスキャンによって取込まれる。そして、ＣＰ
Ｕ１には、音源ＬＳＩ４が接続され、ＣＰＵ１から、発
音制御情報や、音色情報等がこの音源ＬＳＩ４に転送さ
れる。

【００１２】この音源ＬＳＩ４は、後述する通り、波形
発生回路とＤＳＰ部とが一体的にワンチップ構成となっ
ている。そして、この波形発生回路としては、各種音源
方式、例えば、ＰＣＭ方式、ｉＰＤ方式、ＦＭ方式等が
採用できるが、この実施例としては、ＰＣＭ方式によっ
ている。

【００１３】つまり、音源ＬＳＩ４は、楽音波形を表現
するデータがストアされたＰＣＭＲＯＭ５をアクセスす
るため、アドレス信号を端子ＰＡＤを介して送り、ＰＣ
Ｍ波形データを端子ＰＤＴを介して取込み、それに内部
の回路で、エンベロープを付加した後、所望のエフェク
トを楽音波形信号に付加するために内部のＤＳＰ部に送
る。このＤＳＰ部は、遅延用のＲＡＭ６をアクセスし
て、エフェクト演算を実行する。このＲＡＭ６とは、端
子ＤＡＤを介して、アドレス信号が音源ＬＳＩ４から送
られ、端子ＤＤＴを介して、音源ＬＳＩ４と波形データ
のやり取りを行う。

【００１４】そして、音源ＬＳＩ４からエフェクトが付
与された波形データが端子ＥＯＵＴを介して、ＤＡＣ
（ディジタルアナログコンバータ）７に送られ、更にア
ンプ８Ａ、８Ｂにて増幅された後スピーカ９Ａ、９Ｂを
経て、ステレオ出力される。

【００１５】図２は、音源ＬＳＩ４の具体的なブロック
回路構成例を示し、１１はＣＰＵインタフェースで、Ｃ
ＰＵ１からの非同期的な制御データを端子ＩＮにて受け
て、音源ＬＳＩ４の内部回路動作に同期したタイミング
で各回路ブロックに制御データを端子ＯＵＴから分配す
る。

【００１６】このＣＰＵインタフェース１１と接続され
て、発生すべき楽音の特性（音高、音色、音量、エンベ
ロープ等）が端子ＩＮから与えられるデータに従って決
定される波形発生回路１２からは、上述したＰＣＭＲ
ＯＭ５をアクセスするためのアドレス信号が端子Ａｄｄ
から出力し、音源ＬＳＩ４の端子ＰＡＤに送られる。そ
して、音源ＬＳＩ４の端子ＰＤＴから供給される波形デ
ータは端子Ｄａｔａを介し波形発生回路１２内部に与え
られ、エンベロープ等の処理が施されてから、ＤＳＰ部
１０に端子Ｗｏｕｔを介して送出される。この実施例で
は、波形発生回路１２は時分割処理によって、複数音分
の楽音波形信号を時分割発生するが、それらが適宜合成
された後ＤＳＰ部１０に供給される。

【００１７】ＤＳＰ部１０は、ＣＰＵインタフェース１
１から端子ＩＮを介して供給する制御情報に従って、エ
フェクト処理をディジタル信号処理によって実現してい
る。つまり、ＤＳＰ部１０はＣＰＵ１から与えられるマ
イクロプログラムや、各種係数データにより任意のエフ
ェクト処理が、合成された各グループ毎の波形データに
対して独立的に実行可能である。このＤＳＰ部１０の端
子Ａｄｄは音源ＬＳＩ４の端子ＤＡＤと接続されて、遅
延用のＲＡＭ６をアクセスし、データのやり取りは、音
源ＬＳＩ４の端子ＤＤＴと、このＤＳＰ部１０の端子Ｄ
ａｔａを介して行う。

【００１８】そして、ＤＳＰ部１０の出力端子ＥＷｏｕ
ｔから、エフェクト処理を施した楽音波形信号が出力さ
れて、音源ＬＳＩ４の出力端子ＥＯＵＴに送られる。

【００１９】図３は、ＤＳＰ部１０のブロック回路構成
を示しており、このＤＳＰ部１０は与えられるモード信
号ａによって高級機用（モード信号ａ＝０でモード１と
言い、遅延用ＲＡＭ６が１６ビットバスであり、１サン
プリング周期内に１２８ステップ（演算サイクル）の演
算を実行する。）と低級機用（モード信号ａ＝１でモー
ド２と言い、遅延用ＲＡＭ６が８ビットバスであり、１
サンプリング周期内に６４ステップの演算を実行す
る。）の２段階の処理形態を選択的に取る。

【００２０】カウンタ１０１は、システムクロックφを
端子ＣＫにうけて動作するもので、その出力の下位７ビ
ットは、シフタ１０２の入力端子Ｉに送られ、端子Ｓに
与えられるモード信号ａによってシフト動作が制御され
た後、マイクロプログラムメモリ１０３の端子ＡＤＲに
アドレス信号として供給される。つまりこのシフタ１０
２から出力される７ビットの信号がディジタル信号処理
の各演算サイクルを指定する。具体的には、シフタ１０
２はモード１のときは何もシフト動作を行わないので、
カウンタ１０１の下位７ビットがそのまま０〜１２７の
ステップを指定するが、モード２のときは、１ビット下
位ビット側へシフトを行い最上位ビットＭＳＢに“０”
を付加することになって、結局シフタ１０２は１サンプ
リング周期内で０〜６３のステップを指定することにな
る。

【００２１】なお、上記モード信号ａは、ＣＰＵ１から
ＣＰＵインタフェース１１を介して与えられるか、ある
いは、音源ＬＳＩ４の特定の端子に対応する電圧レベル
が印加されることによって与えられる。

【００２２】また、このカウンタ１０１の上位１５ビッ
トは、エフェクト用の遅延用ＲＡＭ６（モード１のとき
は、３２Ｋ×１６ビット、モード２のときは、３２Ｋ×
８ビット）の歩進アドレスとして使われる。

【００２３】マイクロプログラムメモリ１０３は、シフ
タ１０２の出力を受け、ＤＳＰ１０５が行うディジタル
演算を制御する為の２４ビットのマイクロプログラムデ
ータ（マイクロインスロラクション）を端子ＭＰから出
力する。このマイクロプログラムメモリ１０３のモード
端子ＭＯＤＥには、上記モード信号ａが入力し、モード
１とモード２とで異なるステップ数（モード１で１２８
ステップ、モード２で６４ステップ）のマイクロインス
トラクションを出力する。

【００２４】尚、このマイクロプログラムメモリ１０３
をＲＡＭとし、ＣＰＵ１から実行しようとするモードに
対応して異なるステップ数のマイクロプログラムをＣＰ
Ｕインタフェース１１を介して書込可能とすることもで
きる。その場合は、ディレイＲＡＭオフセットメモリ１
１１もＲＡＭとして、必要なオフセットデータのセット
をＣＰＵ１は書込むようにする。また、各種係数なども
書込可能とすることもできるが、その為の接続構成は図
３では省略してある。

【００２５】ＤＳＰ１０５は、マイクロプログラムデー
タを受けて、対応するディジタル信号処理を実行し、端
子ＩＮを介し入力するデータＥＷｉｎから所望のエフェ
クトデータＥＷｏｕｔを生成し、端子ＯＵＴから出力す
る。この、ＤＳＰ１０５の端子ＣＬＫには動作クロック
（システムクロック）がセレクタ１０４を介して供給さ
れる。このセレクタ１０４には、上記システムクロック
φと、それを分周したクロックφ１（カウンタ１０１の
最下位ビットＬＳＢ出力）の論理反転をインバータ１１
３にて取ったクロックバーφ１とが入力端子ＡとＢとに
与えられ、端子Ｓに与えられるモード信号ａにより出力
端子Ｙから選択出力される。具体的には、モード信号ａ
が０（モード１）のときクロックφを選択出力し、モー
ド信号ａが１（モード２）のときクロックバーφ１を選
択出力する。従って、ＤＳＰ１０５は、モード１のとき
とモード２のときで動作速度が２対１の関係になり、モ
ード１のときの方が高速に演算を実行する。

【００２６】ＤＳＰ１０５は、本実施例の場合モード
１、モード２とも１６ビットでデータを入出力し、ディ
レイ用ＲＡＭ６にデータの書込／読出を行う。

【００２７】具体的には、書込時には、ＤＳＰ１０５の
端子ＤＯＵＴから出力された１６ビットデータは、上位
８ビットが直接もしくはセレクタ１０６の端子Ｂを通
り、下位８ビットがセレクタ１０６の端子Ａを通り、更
にバッファ１０８を介してＲＡＭ６に与えられる（ＲＡ
Ｍ６には、モード１のとき１６ビットデータ、モード２
のとき８ビットデータの形式でデータが供給記憶され
る）。尚、このバッファ１０８の開閉動作は、マイクロ
プログラムメモリ１０３からのマイクロインストラクシ
ョンによる。

【００２８】上記セレクタ１０６には、入力端子Ａ、Ｂ
に与えられるデータのいずれを端子Ｙから出力するかを
制御するために端子Ｓにアンドゲート１０７から制御信
号が与えられる。つまり、セレクタ１０６は端子Ｓに与
えられる制御信号が“０”のときは端子Ａへの入力を選
択出力し、制御信号が“１”のときは端子Ｂへの入力を
選択出力する。なお、アンドゲート１０７には、上述し
たクロックバーφ１とモード信号ａとが与えられその論
理積が取られて上記制御信号となる。このセレクタ１０
６の具体的な動作は、更に後述する。

【００２９】また、読み出し時には、ＲＡＭ６からのデ
ータ（モード１のときは、１６ビットデータ、モード２
のときは８ビットデータ）がセレクタ１０９、フリップ
フロップ（以下、ＦＦ）１１０の動作で、１６ビットデ
ータに変換されて、ＤＳＰ１０５のデータ入力端子ＤＩ
Ｎに与えられる。

【００３０】つまり、端子Ｄａｔａから与えられるデー
タの下位８ビットは直接、もしくはＦＦ１１０を通りセ
レクタの端子Ｂを介して、ＤＳＰ１０５に与えられ、上
位８ビットは、セレクタ１０９の端子Ａを介して、ＤＳ
Ｐ１０５に与えられる。そして、ＦＦ１１０には読み込
みクロックとして、クロックφ１が与えられる。また、
セレクタ１０９の端子Ｓにはモード信号ａが供給され、
このモード信号ａが“０”のとき端子Ａに与えられるデ
ータを端子Ｙから出力し、モード信号ａが“１”のとき
端子Ｂから与えられるデータを端子Ｙから出力する。こ
の端子Ｙから出力される８ビットデータが、ＤＳＰ１０
５に供給される１６ビットデータのうちの上位８ビット
となる。このセレクタ１０９、ＦＦ１１０の動作につい
ても後に詳述する。

【００３１】ディレイ用ＲＡＭ６は、遅延処理の為ＲＡ
Ｍをシフトレジスタの代わりとして使用するもので、上
記カウンタ１０１の上位１５ビットを循環アドレスと
し、それにシフトレジスタの入出力位置を表わすオフセ
ットデータを加算して、アドレスデータとするものであ
る。つまり、ディレイＲＡＭオフセットメモリ１０７
は、カウンタ１０１の下位７ビットを受けるシフタ１０
２からの７ビットデータを入力端子ＡＤＲに入力し、こ
の値に応じた１５ビットのオフセットデータを出力端子
Ｏから加算器１１２のＡ端子に送り、更にカウンタ１０
１から与えられる上位１５ビットデータ（Ｂ端子入力）
と加算した後、１５ビットの上記アドレスデータ（Ｓ端
子出力）とする。そして、この１５ビットデータの最下
位ビットにカウンタ１０１の最下位ビット出力であるク
ロックφ１が付け加えられて全１６ビットのアドレスデ
ータとなる。また、上記ディレイＲＡＭオフセットメモ
リ１１１にもモード信号ａがその端子ＭＯＤＥに与えら
れ、モード１とモード２とで異なったディジタル信号処
理をＤＳＰ１０５が実行するのにあわせ異なったオフセ
ットデータをモード毎に出力する。

【００３２】＜動作＞次に本実施例の動作につき、特に図４を参照しながら説
明する。

【００３３】モード１まず、モードが１のとき、つまり遅延用ＲＡＭ６とし
て、３２Ｋ×１６ビットのＲＡＭが接続されていて、Ｄ
ＳＰ１０５が高速演算動作をシステムクロックφに従っ
て実行する場合について説明する。このとき１サンプリ
ング周期内で１２８ステップのマイクロプログラムに従
った処理を実行する。

【００３４】即ち、このモード１のときは、モード信号
ａが“０”として図３のシフタ１０２、マイクロプログ
ラムメモリ１０３、セレクタ１０４、１０９、アンドゲ
ート１０７、及びディレイＲＡＭオフセットメモリ１１
１に供給される。

【００３５】従って、マイクロプログラムメモリ１０３
の端子ＡＤＲには、図４に示すごとく０〜１２７のアド
レス信号が与えられる。そして、これに対応して、マイ
クロインストラクションがＤＳＰ１０５に供給される。
ＤＳＰ１０５は、１６ビットデータを１演算サイクルに
つき１回端子ＤＯＵＴから出力したり、端子ＤＩＮから
入力したりすることができる。

【００３６】このとき、セレクタ１０６、１０９の夫々
の端子Ｓには、“０”が与えられるので端子Ａの入力を
端子Ｙを介して出力する。具体的には、ＤＳＰ１０５か
らデータを出力する場合、１６ビットデータのうち上位
８ビットは直接、下位８ビットは、セレクタ１０６の端
子Ａをとおって、バッファ１０８に与えられ、しかる後
ＲＡＭ６に１６ビットデータとして格納される。また、
ＲＡＭ６からＤＳＰ１０５に１６ビットデータが供給さ
れる場合は、その下位８ビットは直接ＤＳＰ１０５に与
えられ、その上位８ビットは、セレクタ１０９の端子Ａ
を介して、ＤＳＰ１０５に与えられる。

【００３７】なお、ＲＡＭ６のアドレスは、カウンタ１
０１の下位７ビットの循環出力がディレイＲＡＭオフセ
ットメモリ１１１からのオフセットデータと加算されて
供給される。このとき、最下位ビットＬＳＢにクロック
φ１が付加されてアドレス信号となるが、結局モード１
のときは上位１５ビットを実際にアドレスとして使用す
ることになる。

【００３８】モード２次に、モードが２のとき、つまり遅延用ＲＡＭ６とし
て、３２Ｋ×８ビットのＲＡＭが接続されていて（１６
ビットバスの下位８ビットラインに接続される。）、Ｄ
ＳＰ１０５が低速演算動作をシステムクロックバーφ１
（図４のＤＳＰ１０５クロック参照）に従って実行する
場合について説明する。このとき１サンプリング周期内
で６４ステップのマイクロプログラムに従った処理を実
行する。

【００３９】即ち、このモード２のときは、モード信号
ａが“１”として図３のシフタ１０２、マイクロプログ
ラムメモリ１０３、セレクタ１０４、１０９、アンドゲ
ート１０７、及びディレイＲＡＭオフセットメモリ１１
１に供給される。

【００４０】従って、マイクロプログラムメモリ１０３
の端子ＡＤＲには、図４に示すごとく０〜６３のアドレ
ス信号がシフタ１０２の動作により与えられる。そし
て、これに対応したマイクロインストラクションがＤＳ
Ｐ１０５に供給される。ＤＳＰ１０５は、１６ビットデ
ータを１演算サイクルにつき１回端子ＤＯＵＴから出力
したり、端子ＤＩＮから入力したりすることができる。
しかし接続されているＲＡＭ６は、８ビットデータバス
に依っているため、１６ビットデータを８ビットデータ
にマルチプレクシングしたり、逆に８ビットデータを１
６ビットデータにデマルチプレクシングしたりする必要
がある。

【００４１】そこで、まずＤＳＰ１０５からＲＡＭ６へ
データを格納するときは、ＤＳＰ１０５の端子ＤＯＵＴ
からの１６ビットデータのうち、上位８ビットデータが
セレクタ１０６の端子Ｂを介して（セレクタ１０６の端
子Ｓにはクロックバーφ１が与えられるので）、図４に
示すように１演算サイクルの前半にＲＡＭ６ヘ供給され
る。１演算サイクルの後半には下位８ビットがセレクタ
１０６の端子Ａを介して供給される。そして、ＲＡＭ６
には、１演算サイクル内で２つの順番のアドレス信号が
与えられる（クロックφ１がアドレスデータの最下位ビ
ットとなっているので）ことにより、ＤＳＰ１０５から
出力される１６ビットデータは結局上位８ビット、下位
ビットの順で記憶されることになる。

【００４２】逆に、ＲＡＭ６から１６ビットデータが多
重化されて２回の８ビットデータとして供給されるとき
は、先ず上位８ビットデータがＦＦ１１０に図４に示す
ように１演算サイクルの前半のタイミング、つまりクロ
ックφ１でラッチされる。そして、この上位８ビットデ
ータは、セレクタの端子Ｂを介してＤＳＰ１０５の端子
ＤＩＮに供給される。下位８ビットデータは、１演算サ
イクルの後半のタイミングで直接ＤＳＰ１０５の端子Ｄ
ＩＮに供給される。従って、ＤＳＰ１０５は、このよう
にしてデマルチプレクスされた１６ビットデータを図４
に示す通りクロックバーφ１のタイミングで取込むこと
になる。

【００４３】なお、ＲＡＭ６のアドレスは、カウンタ１
０１の下位７ビットの循環出力がディレイＲＡＭオフセ
ットメモリ１１１からのオフセットデータと加算されて
供給される。このとき、最下位ビットＬＳＢにクロック
φ１が付加されてアドレス信号となりモード２のときは
下位１５ビットを実際にアドレスとして使用することに
なる。

【００４４】以上説明した実施例によれば、遅延用ＲＡ
Ｍ６のリード／ライトアクセスを１６ビット×１回また
は８ビット×２回の態様で選択的に実行するようにした
ので、高機能のエフェクト装置も低機能のエフェクト装
置もひとつのＤＳＰ１０５を用いて、実現できる。

【００４５】尚、この発明は、上記実施例に限定される
ものではなく、種々の変形が可能である。例えば、上記
実施例では、音源ＬＳＩの内部にＤＳＰ部１０を設けて
あったが、ＤＳＰ部を波形発生回路とは別体のＬＳＩ構
成としてもよい。

【００４６】また、上記実施例では、遅延用ＲＡＭ６の
アクセス態様を２通り取れるようにしたが、それ以上の
段階に切換えて取れるようにしてもよい。例えば、１演
算サイクル内で、１回（１６ビット×１回）、２回（８
ビット×２回）、４回（４ビット×４回）の３段階の多
重化アクセスを選択的に採用するようにすることもでき
る。

【００４７】更に、上記実施例では、ＤＳＰ１０５の１
サンプリング周期内での処理ステップ数が接続された遅
延用ＲＡＭの大きさに対応するかたちで変更されたが、
必ずしもその必要はない。また、１サンプリング周期内
で実行するマイクロプログラムのステップ数も上記実施
例のように１２８ステップと６４ステップとに限られる
ものではない。

【００４８】

【発明の効果】請求項１の発明は、遅延用記憶手段の容
量に従ったエフェクト処理が演算手段にて実行できる。
従って、種々の価格帯のエフェクト装置を実現する際に
ひとつの信号処理回路（ＤＳＰ等）を適用できる。

【００４９】請求項２の発明は、更に、マイクロプログ
ラムの複雑さに対応する形で、上記遅延用記憶手段の容
量を変更できる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示す回路図であ
る。

【図２】図１の回路内の音源ＬＳＩの内部構成を示す回
路図である。

【図３】図２のＤＳＰ部の具体的構成を示す回路図であ
る。

【図４】遅延用ＲＡＭに対する入出力処理のタイムチャ
ートを示す図である。

【符号の説明】

１・・・ＣＰＵ、４・・・音源ＬＳＩ、５・・・ＰＣＭＲＯＭ、６・・・ＲＡＭ、１０・・・ＤＳＰ部、１２・・・波形発生回路、１０１・・・カウンタ、１０３・・・マイクロプログラムメモリ、１０５・・・ＤＳＰ、１０６、１０９・・・セレクタ、１１１・・・ディレイＲＡＭオフセットメモリ。

Claims

(57)【特許請求の範囲】

【請求項１】エフェクト処理の為のマイクロプログラ
ムを記憶するマイクロプログラム記憶手段と、このマイクロプログラム記憶手段に記憶された上記マイ
クロプログラムに従って、エフェクト処理の為に順次デ
ィジタル信号処理演算を行う演算手段と、上記演算手段がアクセスする遅延処理用の遅延用記憶手
段と、上記演算手段と上記遅延用記憶手段のデータバスとが等
しい長さの場合には第１のモードを設定し、上記演算手
段のデータが上記遅延用記憶手段のデータバスより長い
場合には第２のモードを設定するモード設定手段と、上記演算手段が、上記遅延用記憶手段をアクセスする
際、上記第１のモードのときは上記演算手段の１演算サ
イクル内で上記遅延用記憶手段に対して１回アクセス
し、上記第２のモードのときは上記演算手段の１演算サ
イクル内で上記遅延用記憶手段に対して複数回多重化し
てアクセスするアクセス手段と、を具備したことを特徴とするエフェクト装置。
【請求項２】上記マイクロプログラム記憶手段は、１
サンプリング周期内の実行命令が異なるステップ数で表
現されたマイクロプログラムを記憶しており、上記モード設定手段は、上記演算手段が上記１サンプリ
ング周期内で実行するマイクロプログラムのステップ数
が所定値以上である場合は上記第１のモードに設定し、
上記１サンプリング周期内で実行するマイクロプログラ
ムのステップ数が所定値未満である場合は上記第２のモ
ードに設定することを特徴とする請求項１記載のエフェ
クト装置。