JP3179822B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000003491 array Methods 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリセルがデータを読み出す際のエラー防止を可
能とした半導体記憶装置に関する。
特にメモリセルがデータを読み出す際のエラー防止を可
能とした半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック型メモリセルを備えた半導
体メモリでは、一般に行アドレスによりワード線の一つ
が選択されてそのワード線のレベルが立ち上がってから
メモリセルのデータがビット線に転送される。その後、
列アドレスに対応するビット線センスアンプがアクティ
ブとなって、ビット線センスが行われ、データの読出し
が行われる。
体メモリでは、一般に行アドレスによりワード線の一つ
が選択されてそのワード線のレベルが立ち上がってから
メモリセルのデータがビット線に転送される。その後、
列アドレスに対応するビット線センスアンプがアクティ
ブとなって、ビット線センスが行われ、データの読出し
が行われる。
【０００３】このようなダイナミック型メモリでは、ワ
ード線を駆動するワード線駆動回路およびビット線セン
スアンプ駆動回路は通常メモリセルの周囲に周辺ブロッ
クとして配置される。
ード線を駆動するワード線駆動回路およびビット線セン
スアンプ駆動回路は通常メモリセルの周囲に周辺ブロッ
クとして配置される。
【０００４】近年のメモリ容量の飛躍的な増大に伴っ
て、メモリセルに書込み／読み出しを指令するワード線
や、メモリセルからの読み出し信号を伝送するビット線
が長くなりかつ本数が増加してその配線抵抗や負荷容量
が増大している。このため、ワード線駆動回路の駆動能
力の相対的な低下、ビット線のＳ／Ｎの低下、信号遅延
等の問題が生じている。
て、メモリセルに書込み／読み出しを指令するワード線
や、メモリセルからの読み出し信号を伝送するビット線
が長くなりかつ本数が増加してその配線抵抗や負荷容量
が増大している。このため、ワード線駆動回路の駆動能
力の相対的な低下、ビット線のＳ／Ｎの低下、信号遅延
等の問題が生じている。
【０００５】これを防止するために、メモリセル領域を
複数に分割することが提案されている。図１にはメモリ
チップ上のセル領域を８分割して、複数のメモリセルア
レイ３ａ〜３ｈを形成し、各メモリセルアレイにローデ
コーダ及びセンスアンプ／カラム（列）デコーダおよび
ワード線駆動回路を配置したものが示されている。
複数に分割することが提案されている。図１にはメモリ
チップ上のセル領域を８分割して、複数のメモリセルア
レイ３ａ〜３ｈを形成し、各メモリセルアレイにローデ
コーダ及びセンスアンプ／カラム（列）デコーダおよび
ワード線駆動回路を配置したものが示されている。
【０００６】図１に示された構成によれば、外部から供
給されるアドレス信号はローアドレスバッファ１及びカ
ラムアドレスバッファ２に一旦保持される。ローアドレ
スバッファ１はローアドレス信号を各メモリセルアレイ
のローデコーダ４ａ〜４ｈに供給する。なお、各ローデ
コーダの出力が同じであるときはローデコーダを共用す
ることが可能である。カラムアドレスバッファ２はカラ
ムアドレス信号を各メモリセルアレイのセンスアンプ／
カラムデコーダ５ａ〜５ｈに供給する。
給されるアドレス信号はローアドレスバッファ１及びカ
ラムアドレスバッファ２に一旦保持される。ローアドレ
スバッファ１はローアドレス信号を各メモリセルアレイ
のローデコーダ４ａ〜４ｈに供給する。なお、各ローデ
コーダの出力が同じであるときはローデコーダを共用す
ることが可能である。カラムアドレスバッファ２はカラ
ムアドレス信号を各メモリセルアレイのセンスアンプ／
カラムデコーダ５ａ〜５ｈに供給する。
【０００７】図２はメモリセルアレイを動作させるため
の詳細な構成を示しており、この図の場合にはメモリセ
ルアレイはｎ個あるものとして説明する。メモリセルア
レイ３ａ〜３ｎに対応してワード線駆動回路６ａ〜６ｎ
が設けられており、これから出力されたワード線駆動信
号はメモリセルのワード線に供給されてワード線を駆動
する。また、ローアドレスバッファ１からのローアドレ
ス信号をデコードするローデコーダ４ａ〜４ｎがワード
線駆動回路６ａ〜６ｎとメモリセルアレイ３ａ〜３ｎと
の間に設けられており、このローデコーダにより駆動す
べきアドレス線が選択される。
の詳細な構成を示しており、この図の場合にはメモリセ
ルアレイはｎ個あるものとして説明する。メモリセルア
レイ３ａ〜３ｎに対応してワード線駆動回路６ａ〜６ｎ
が設けられており、これから出力されたワード線駆動信
号はメモリセルのワード線に供給されてワード線を駆動
する。また、ローアドレスバッファ１からのローアドレ
ス信号をデコードするローデコーダ４ａ〜４ｎがワード
線駆動回路６ａ〜６ｎとメモリセルアレイ３ａ〜３ｎと
の間に設けられており、このローデコーダにより駆動す
べきアドレス線が選択される。
【０００８】前述したように、選択されたワード線のレ
ベルが完全に立ち上がってからビット線センスアンプが
アクティブとなる必要があるため、いずれかワード線駆
動回路、ここでは６ａにおける出力発生から遅延回路１
０で所定の遅延時間ｔ1 を与えてセンスアンプ駆動回路
１１を動作させ、このセンスアンプ駆動回路の出力を各
アレイのセンスアンプ／カラムデコーダ５ａ〜５ｈに供
給して各センスアンプを駆動させるようにしている。こ
こで遅延時間ｔ1 としては選択されたワード線のレベル
が立ち上がってからビット線への読出しが完了するのに
十分な時間が選択される。
ベルが完全に立ち上がってからビット線センスアンプが
アクティブとなる必要があるため、いずれかワード線駆
動回路、ここでは６ａにおける出力発生から遅延回路１
０で所定の遅延時間ｔ1 を与えてセンスアンプ駆動回路
１１を動作させ、このセンスアンプ駆動回路の出力を各
アレイのセンスアンプ／カラムデコーダ５ａ〜５ｈに供
給して各センスアンプを駆動させるようにしている。こ
こで遅延時間ｔ1 としては選択されたワード線のレベル
が立ち上がってからビット線への読出しが完了するのに
十分な時間が選択される。
【０００９】図３はデータ読出し時のワード線駆動信号
Ｗi 、センスアンプ駆動信号ＳＥ、ビット線電位Ｂ，バ
ーＢの関係を示す信号波形図である。
Ｗi 、センスアンプ駆動信号ＳＥ、ビット線電位Ｂ，バ
ーＢの関係を示す信号波形図である。
【００１０】ワード線を選択する選択信号Ｗi が実線で
示されており、その発生時点から所定時間ｔi 後にセン
スアンプの駆動信号ＳＥが出力される。
示されており、その発生時点から所定時間ｔi 後にセン
スアンプの駆動信号ＳＥが出力される。
【００１１】ローデコーダにより選択されたワード線に
駆動信号が供給されると、このワード線に接続されたメ
モリセルからビット線対Ｂ，バーＢに保持されたデータ
が読出されてビット線電位が微小変化し、センスアンプ
の駆動によりビット線対の電位変化が増幅されてデータ
読出しが完了する。
駆動信号が供給されると、このワード線に接続されたメ
モリセルからビット線対Ｂ，バーＢに保持されたデータ
が読出されてビット線電位が微小変化し、センスアンプ
の駆動によりビット線対の電位変化が増幅されてデータ
読出しが完了する。
【００１２】ローデコーダ４ａ〜４ｎ、ワード線駆動回
路６ａ〜６ｎ、遅延回路１０及びセンスアンプ駆動回路
１１は、ワード線制御手段１００を形成する。
路６ａ〜６ｎ、遅延回路１０及びセンスアンプ駆動回路
１１は、ワード線制御手段１００を形成する。
【００１３】このように、メモリの記憶領域を分割する
と、一つのメモリセルにおけるワード線及びビット線が
短くなって、その配線抵抗や容量を軽減することが可能
となり、ワード線駆動回路６ａ〜６ｎの負荷容量が軽減
されてデータアクセスの高速化等を図り得る。
と、一つのメモリセルにおけるワード線及びビット線が
短くなって、その配線抵抗や容量を軽減することが可能
となり、ワード線駆動回路６ａ〜６ｎの負荷容量が軽減
されてデータアクセスの高速化等を図り得る。
【００１４】
【発明が解決しようとする課題】しかしながら、メモリ
の内部回路の動作による電源電圧ＶCC、接地電圧ＶSSの
変動が生ずる場合がある。これがメモリチップ上で多様
に発生すると、ワード線駆動回路の出力Ｗi の発生タイ
ミングが図６に一点鎖線あるいは二点鎖線で示すように
ばらつく。上述した遅延回路１０の遅延時間ｔ1 は安定
な電源電圧下において各メモリセルアレイを動作させる
ことを前提として設定されたものであるため、遅延回路
１０による遅延の基準としたワード線駆動回路の出力発
生時点よりも後の時点でワード線駆動回路の出力が発生
することがある。この場合、遅く発生したワード線駆動
出力からセンスアンプ駆動までの余裕時間は設定した最
適時間ｔ1 よりも短縮されることになる。したがって、
ビット線の誤センスが誘発され、リフレッシュされるメ
モリセルのデータを破壊する場合が生ずる。このような
問題はワード線駆動回路と非同期に動作する多数の回路
を有するマルチポートメモリやフィールドメモリ等では
特に顕著になる。
の内部回路の動作による電源電圧ＶCC、接地電圧ＶSSの
変動が生ずる場合がある。これがメモリチップ上で多様
に発生すると、ワード線駆動回路の出力Ｗi の発生タイ
ミングが図６に一点鎖線あるいは二点鎖線で示すように
ばらつく。上述した遅延回路１０の遅延時間ｔ1 は安定
な電源電圧下において各メモリセルアレイを動作させる
ことを前提として設定されたものであるため、遅延回路
１０による遅延の基準としたワード線駆動回路の出力発
生時点よりも後の時点でワード線駆動回路の出力が発生
することがある。この場合、遅く発生したワード線駆動
出力からセンスアンプ駆動までの余裕時間は設定した最
適時間ｔ1 よりも短縮されることになる。したがって、
ビット線の誤センスが誘発され、リフレッシュされるメ
モリセルのデータを破壊する場合が生ずる。このような
問題はワード線駆動回路と非同期に動作する多数の回路
を有するマルチポートメモリやフィールドメモリ等では
特に顕著になる。
【００１５】したがって、本発明の目的は、メモリチッ
プ内において電源電圧の変動等が発生して各ワード線駆
動回路の出力発生タイミングがばらついた場合であって
も、センスアンプ駆動回路によるビット線の誤センスを
抑制し得る半導体メモリ装置を提供することである。
プ内において電源電圧の変動等が発生して各ワード線駆
動回路の出力発生タイミングがばらついた場合であって
も、センスアンプ駆動回路によるビット線の誤センスを
抑制し得る半導体メモリ装置を提供することである。
【００１６】
【課題を解決するための手段】本発明にかかる半導体記
憶装置によれば、ダイナミック型メモリセルがマトリク
ス状に配置された複数のメモリセルアレイと、前記メモ
リセルアレイごとに設けられ、各メモリセルアレイの行
方向に配設されたワード線を駆動する複数のワード線駆
動回路と、各メモリセルアレイの列方向に配置されたビ
ット線への出力を論理レベルに導出する複数のセンスア
ンプと、前記複数のワード線駆動回路の各出力の論理積
をとって前記複数のワード線駆動回路のすべてが活性化
されたときに出力信号を発生する駆動信号検知手段と、
この駆動信号検知手段の出力信号を、前記ワード線が駆
動されて対応するメモリセルからビット線に電荷が移動
してビット線の電位が微小変化するのに十分な時間だけ
遅延させる遅延回路と、この遅延回路で遅延された前記
駆動信号検知手段の出力信号が供給されることにより前
記複数のセンスアンプを駆動するセンスアンプ駆動回路
とを備えたことを特徴とする。
憶装置によれば、ダイナミック型メモリセルがマトリク
ス状に配置された複数のメモリセルアレイと、前記メモ
リセルアレイごとに設けられ、各メモリセルアレイの行
方向に配設されたワード線を駆動する複数のワード線駆
動回路と、各メモリセルアレイの列方向に配置されたビ
ット線への出力を論理レベルに導出する複数のセンスア
ンプと、前記複数のワード線駆動回路の各出力の論理積
をとって前記複数のワード線駆動回路のすべてが活性化
されたときに出力信号を発生する駆動信号検知手段と、
この駆動信号検知手段の出力信号を、前記ワード線が駆
動されて対応するメモリセルからビット線に電荷が移動
してビット線の電位が微小変化するのに十分な時間だけ
遅延させる遅延回路と、この遅延回路で遅延された前記
駆動信号検知手段の出力信号が供給されることにより前
記複数のセンスアンプを駆動するセンスアンプ駆動回路
とを備えたことを特徴とする。
【００１７】
【作用】本発明によれば、複数のメモリセルアレイの各
々に設けられた複数のワード線駆動回路から発生された
全てのワード線駆動信号が立ち上がったことを検知した
後、検知信号の発生が出力される。そして、この検知信
号は遅延回路によって所定時間遅延されて、センスアン
プ駆動回路に供給され、センスアンプ群を駆動する。
々に設けられた複数のワード線駆動回路から発生された
全てのワード線駆動信号が立ち上がったことを検知した
後、検知信号の発生が出力される。そして、この検知信
号は遅延回路によって所定時間遅延されて、センスアン
プ駆動回路に供給され、センスアンプ群を駆動する。
【００１８】この結果、電源ノイズ等に起因して複数の
ワード線駆動回路が出力する駆動信号の発生タイミング
にばらつきが生じた場合には、最後に発生したワード線
駆動信号を基に、メモリセルからの信号の読み出しが確
実に行われた時間経過後にセンスアンプが動作するので
誤センスが防止される。
ワード線駆動回路が出力する駆動信号の発生タイミング
にばらつきが生じた場合には、最後に発生したワード線
駆動信号を基に、メモリセルからの信号の読み出しが確
実に行われた時間経過後にセンスアンプが動作するので
誤センスが防止される。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２０】図４は本願発明の一実施例を示すブロック
図であって、図２に示した従来のワード線制御手段１０
０の構成の改良部分を示している。図４において、図２
と対応する部分には同一符号を付し、その詳細な説明は
省略する。
図であって、図２に示した従来のワード線制御手段１０
０の構成の改良部分を示している。図４において、図２
と対応する部分には同一符号を付し、その詳細な説明は
省略する。
【００２１】図４において、ワード線駆動回路６ａ〜６
ｎの出力は、ローデコーダを介して対応するワード線に
接続される他、アンドゲート７に入力される。従って、
アンドゲート７は、ワード線駆動回路６ａ〜６ｎの全部
が駆動信号を発生している状態になると、高レベル信号
を出力し、駆動信号検知手段を形成する。このアンドゲ
ート７の出力は検知信号として、遅延回路１０に供給さ
れる。なお、検知信号の発生はこの実施例の場合、電源
電圧をＶDDとしてＶDD／２のレベルに達した時点で出力
が反転するようにアンドゲートの閾値を設定している。
この遅延回路１０において設定されている遅延時間ｔ2
は、従来と同様に、ワード線が駆動されてメモリセルＣ
i からビット線対に電荷が移動してビット線対の電位が
微小変化するのに十分な時間が設定され、この値は前述
した時間ｔ1 と同じであってもよい。遅延回路１０は、
アンドゲートの出力が発生した後、時間ｔ2 を経過する
と、センスアンプ駆動回路１１に作動を指令する。セン
スアンプ駆動回路１１は、センスアンプ／カラムデコー
ダ５ａ〜５ｎに駆動信号を供給する。他の構成は図２に
示された従来回路と同様である。
ｎの出力は、ローデコーダを介して対応するワード線に
接続される他、アンドゲート７に入力される。従って、
アンドゲート７は、ワード線駆動回路６ａ〜６ｎの全部
が駆動信号を発生している状態になると、高レベル信号
を出力し、駆動信号検知手段を形成する。このアンドゲ
ート７の出力は検知信号として、遅延回路１０に供給さ
れる。なお、検知信号の発生はこの実施例の場合、電源
電圧をＶDDとしてＶDD／２のレベルに達した時点で出力
が反転するようにアンドゲートの閾値を設定している。
この遅延回路１０において設定されている遅延時間ｔ2
は、従来と同様に、ワード線が駆動されてメモリセルＣ
i からビット線対に電荷が移動してビット線対の電位が
微小変化するのに十分な時間が設定され、この値は前述
した時間ｔ1 と同じであってもよい。遅延回路１０は、
アンドゲートの出力が発生した後、時間ｔ2 を経過する
と、センスアンプ駆動回路１１に作動を指令する。セン
スアンプ駆動回路１１は、センスアンプ／カラムデコー
ダ５ａ〜５ｎに駆動信号を供給する。他の構成は図２に
示された従来回路と同様である。
【００２２】従って、図３で一点鎖線で示されたＷi ′
のようにワード線駆動回路６ａ〜６ｎのうちで最も遅く
発生した駆動信号を基準として時間ｔ2 だけ経過した後
に、各メモリセルアレイのセンスアンプ５ａ〜５ｎが駆
動される。このため、電源電圧の変動等によってメモリ
チップの分割された各領域でワード線駆動回路の駆動信
号がばらついたとしても遅れて最後となったビット線対
への読み出しを待ってセンスアンプのセンス動作が開始
されるので、センスアンプの誤センスが回避される。
のようにワード線駆動回路６ａ〜６ｎのうちで最も遅く
発生した駆動信号を基準として時間ｔ2 だけ経過した後
に、各メモリセルアレイのセンスアンプ５ａ〜５ｎが駆
動される。このため、電源電圧の変動等によってメモリ
チップの分割された各領域でワード線駆動回路の駆動信
号がばらついたとしても遅れて最後となったビット線対
への読み出しを待ってセンスアンプのセンス動作が開始
されるので、センスアンプの誤センスが回避される。
【００２３】図５はワード線制御手段１００の他の例を
示すブロック図であって、ワード線駆動回路６ａ〜６ｎ
の各出力はそれぞれインバータ８ａ〜８ｎを介してノア
ゲート９の入力端に接続される。このような論理ゲート
回路はド・モルガンの定理からも明らかなように、単純
なアンドゲートと等価である。
示すブロック図であって、ワード線駆動回路６ａ〜６ｎ
の各出力はそれぞれインバータ８ａ〜８ｎを介してノア
ゲート９の入力端に接続される。このような論理ゲート
回路はド・モルガンの定理からも明らかなように、単純
なアンドゲートと等価である。
【００２４】この実施例では、多入力のアンドゲートを
用いないことにより、トランジスタが直列に多数接続さ
れることに起因するいわゆるバックゲートバイアス効果
を回避することができるという利点がある。
用いないことにより、トランジスタが直列に多数接続さ
れることに起因するいわゆるバックゲートバイアス効果
を回避することができるという利点がある。
【００２５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置においては、全てのワード線駆動回路から駆動信
号が出力された後所定時間の経過を待ってセンスアンプ
を動作させる。言換えれば、最も遅れて出力された駆動
信号を基準としてメモリセルからの所定読み出し時間を
経過してから、センスアンプを動作させる構成としてい
る。従って、メモリセルに保持された微小信号のビット
線対への読み出しが全て行われてからセンスアンプが動
作するので、電源ノイズ等に起因する駆動信号の発生タ
イミングのばらつきが生じても誤センスする可能性が低
く、十分なセンスマージンを確保することができる。
憶装置においては、全てのワード線駆動回路から駆動信
号が出力された後所定時間の経過を待ってセンスアンプ
を動作させる。言換えれば、最も遅れて出力された駆動
信号を基準としてメモリセルからの所定読み出し時間を
経過してから、センスアンプを動作させる構成としてい
る。従って、メモリセルに保持された微小信号のビット
線対への読み出しが全て行われてからセンスアンプが動
作するので、電源ノイズ等に起因する駆動信号の発生タ
イミングのばらつきが生じても誤センスする可能性が低
く、十分なセンスマージンを確保することができる。
【図１】メモリチップの領域を複数のメモリセルアレイ
に分割してメモリを形成する例を示すブロック図。
に分割してメモリを形成する例を示すブロック図。
【図２】従来のワード線制御手段１００の構成を示すブ
ロック図。
ロック図。
【図３】回路の動作を説明するための信号波形図。
【図４】本発明の実施例における主要部分の構成を示す
ブロック図。
ブロック図。
【図５】本発明の他の実施例における主要部分の構成を
示すブロック図。
示すブロック図。
【符号の説明】 ３ａ〜３ｎ メモリセルアレイ ４ａ〜４ｎ ローデコーダ ５ａ〜５ｎ センスアンプ／カラムデコーダ ６ａ〜６ｎ ワード線駆動回路 ７ アンドゲート ９ オアゲート １０ 遅延回路 １１ センスアンプ駆動回路
Claims (3)
- 【請求項１】ダイナミック型メモリセルがマトリクス状
に配置された複数のメモリセルアレイと、 前記メモリセルアレイごとに設けられ、各メモリセルア
レイの行方向に配設されたワード線を駆動する複数のワ
ード線駆動回路と、 各メモリセルアレイの列方向に配置されたビット線への
出力を論理レベルに導出する複数のセンスアンプと、 前記複数のワード線駆動回路の各出力の論理積をとって
前記複数のワード線駆動回路のすべてが活性化されたと
きに出力信号を発生する駆動信号検知手段と、 この駆動信号検知手段の出力信号を、前記ワード線が駆
動されて対応するメモリセルからビット線に電荷が移動
してビット線の電位が微小変化するのに十分な時間だけ
遅延させる遅延回路と、 この遅延回路で遅延された前記駆動信号検知手段の出力
信号が供給されることにより前記複数のセンスアンプを
駆動するセンスアンプ駆動回路とを備えた半導体記憶装
置。 - 【請求項２】前記駆動信号検知手段がアンドゲートをな
すことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記駆動信号検知手段が反転入力を有する
ノアゲートであることを特徴とする請求項１に記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31684191A JP3179822B2 (ja) | 1990-11-30 | 1991-11-29 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-336066 | 1990-11-30 | ||
| JP33606690 | 1990-11-30 | ||
| JP31684191A JP3179822B2 (ja) | 1990-11-30 | 1991-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056666A JPH056666A (ja) | 1993-01-14 |
| JP3179822B2 true JP3179822B2 (ja) | 2001-06-25 |
Family
ID=26568823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31684191A Expired - Fee Related JP3179822B2 (ja) | 1990-11-30 | 1991-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179822B2 (ja) |
-
1991
- 1991-11-29 JP JP31684191A patent/JP3179822B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056666A (ja) | 1993-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080413 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 9 |
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