JPS62205441A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62205441A JPS62205441A JP61048986A JP4898686A JPS62205441A JP S62205441 A JPS62205441 A JP S62205441A JP 61048986 A JP61048986 A JP 61048986A JP 4898686 A JP4898686 A JP 4898686A JP S62205441 A JPS62205441 A JP S62205441A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- maskable
- output
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータに関し、特にノンマ
スカブル割込機能を備えたマイクロコンピュータ（以下
、マイコンという）に関する。
スカブル割込機能を備えたマイクロコンピュータ（以下
、マイコンという）に関する。
近年集積回路技術の進歩に伴い、１個の半導体基板上に
記憶装置、タイマ・カウンタ、シリアル送受信機能、割
込制御回路出力々の機能を備えたマイコンが提供され、
各種制御機器等いろいろな用途に使用されるようになっ
た。このような制御機器は、マイコンの使用効率を高め
るため、通常マイコンの割込制御機能を利用した割込処
理を実行することが一般的である。この割込処理にはタ
イマ・カウンタを使用し、一定時間ごとにＣＰＵ（中央
処理装備）Ｋ割込要求信号を出力し、定められた処理を
実行させたり、外部からの割込要求信号により一定の処
理を実行させることが知られている。これらの割込はＣ
ＰＵからの命令によりマスク可能なマスカブル割込と、
マスク不可能なノンマスカブル割込とがある。後者のノ
ンマスカブル割込は１通常外部機器の異常やプログラム
の暴走等、最優先で処理の必要な割込として用いら九る
。
記憶装置、タイマ・カウンタ、シリアル送受信機能、割
込制御回路出力々の機能を備えたマイコンが提供され、
各種制御機器等いろいろな用途に使用されるようになっ
た。このような制御機器は、マイコンの使用効率を高め
るため、通常マイコンの割込制御機能を利用した割込処
理を実行することが一般的である。この割込処理にはタ
イマ・カウンタを使用し、一定時間ごとにＣＰＵ（中央
処理装備）Ｋ割込要求信号を出力し、定められた処理を
実行させたり、外部からの割込要求信号により一定の処
理を実行させることが知られている。これらの割込はＣ
ＰＵからの命令によりマスク可能なマスカブル割込と、
マスク不可能なノンマスカブル割込とがある。後者のノ
ンマスカブル割込は１通常外部機器の異常やプログラム
の暴走等、最優先で処理の必要な割込として用いら九る
。
従来のマイコンにおいては、前述のノンマスカブル割込
要求信号が入力されると、リセット大刀信号によるシス
テムリセット直後であっテモ、抑制手段がないため常に
ノンマスカブル割込処理を実行してしまう。この場合、
マイコンのイニシャルプログラムが実行されないため、
アキュムレータや割込処理実行後の復滞のための退避番
地を示すスタックポインタが初期化されていない。この
ためノンマスカブル処理実行後、割込復帰命令により割
込処理実行前の状態に戻ることができず、プログラムが
暴走してしまうという欠点があった。
要求信号が入力されると、リセット大刀信号によるシス
テムリセット直後であっテモ、抑制手段がないため常に
ノンマスカブル割込処理を実行してしまう。この場合、
マイコンのイニシャルプログラムが実行されないため、
アキュムレータや割込処理実行後の復滞のための退避番
地を示すスタックポインタが初期化されていない。この
ためノンマスカブル処理実行後、割込復帰命令により割
込処理実行前の状態に戻ることができず、プログラムが
暴走してしまうという欠点があった。
本発明の目的は、かかる従来技術の欠点を除去し、リセ
ット直後にノンマスカブル割込要求信号が入力されても
、所定処理実行が終了するまでノンマスカブル割込要求
を抑制することのできる汎用性の高いマイコンを提供す
ることである。
ット直後にノンマスカブル割込要求信号が入力されても
、所定処理実行が終了するまでノンマスカブル割込要求
を抑制することのできる汎用性の高いマイコンを提供す
ることである。
本発明のマイコンは、第１の割込要求信号を制御するＩ
＠１の割込制御回路と、第２の割込要求信号を制御する
第２の割込制御回路と、第１の命令信号によりセットさ
れ第１の外部信号によりリセットされる第１のフリップ
フロップと、前記第１の命令信号によリセットされ前記
第１の外部信号および第２の命令信号によりリセットさ
れる第２のフリップフロップと、前記第１のフリップフ
ロップ出力により前記第１の割込制御回路出力を抑制す
る手段と、前記第２のフリップフロップ出力・により前
記第２の割込制御回路出力を抑制する手段とを含んで構
成される。
＠１の割込制御回路と、第２の割込要求信号を制御する
第２の割込制御回路と、第１の命令信号によりセットさ
れ第１の外部信号によりリセットされる第１のフリップ
フロップと、前記第１の命令信号によリセットされ前記
第１の外部信号および第２の命令信号によりリセットさ
れる第２のフリップフロップと、前記第１のフリップフ
ロップ出力により前記第１の割込制御回路出力を抑制す
る手段と、前記第２のフリップフロップ出力・により前
記第２の割込制御回路出力を抑制する手段とを含んで構
成される。
本発明のマイコンは、また第１の割込要求信号を制御す
る第１の割込制御回路と、第２の割込要求信号を制御す
る第２の割込制御回路と、第１の命令信号によりセット
さｆＬ＠１の外部信号によりリセットされる第１のフリ
ップフロップと、第２の命令信号によりセットされ前記
第１の外部信号および第３の命令信号によりリセットさ
れる第２のフリップフロップと、前記第１のフリップフ
ロップ出力により前記第１の割込制御回路出力を抑制す
る手段と、前記第２のフリップフロップ出力により前記
第２の割込制御回路出力を抑制する手段とを含んで構成
される。
る第１の割込制御回路と、第２の割込要求信号を制御す
る第２の割込制御回路と、第１の命令信号によりセット
さｆＬ＠１の外部信号によりリセットされる第１のフリ
ップフロップと、第２の命令信号によりセットされ前記
第１の外部信号および第３の命令信号によりリセットさ
れる第２のフリップフロップと、前記第１のフリップフ
ロップ出力により前記第１の割込制御回路出力を抑制す
る手段と、前記第２のフリップフロップ出力により前記
第２の割込制御回路出力を抑制する手段とを含んで構成
される。
第１図は本発明の第１及び第２の英施態様の基本的な構
成を示すブロック図である。１は本発明のマイコンであ
り、２はＣＰＵ、３は割込制御１回路、４はＣＰＵから
の命令信号、５は割込制御回路出力信号、６は人出方ボ
ートの制御回路、リセットはマイコンのシステムリセッ
ト大刀信号、ＮＭＩはノンマスカブル割込要求信号ｌＮ
Ｔ１〜ＩＮＴｎはマスカブル割込要求信号である。
成を示すブロック図である。１は本発明のマイコンであ
り、２はＣＰＵ、３は割込制御１回路、４はＣＰＵから
の命令信号、５は割込制御回路出力信号、６は人出方ボ
ートの制御回路、リセットはマイコンのシステムリセッ
ト大刀信号、ＮＭＩはノンマスカブル割込要求信号ｌＮ
Ｔ１〜ＩＮＴｎはマスカブル割込要求信号である。
第２図は木簡１の発明の一実施例の要部を示すブロック
図である。２１はノンマスカブル割込制御回路、２２は
マスカブル割込制御回路、２３及び２４はセットリセッ
ト′ａフリップフロップ（以下、Ｆ／Ｆ という）、２
５及び２６はアンドゲート、２７及び２８はオアゲート
であり、Ｅｌ及″びＤｒはＣＰＵからの信号であり、Ｅ
ＩはＦ／Ｆ ２３及びＦ／Ｆ ２４をセットするための
信号で、ＤＩはＦ／Ｆ ２４をリセットするための信号
である。
図である。２１はノンマスカブル割込制御回路、２２は
マスカブル割込制御回路、２３及び２４はセットリセッ
ト′ａフリップフロップ（以下、Ｆ／Ｆ という）、２
５及び２６はアンドゲート、２７及び２８はオアゲート
であり、Ｅｌ及″びＤｒはＣＰＵからの信号であり、Ｅ
ＩはＦ／Ｆ ２３及びＦ／Ｆ ２４をセットするための
信号で、ＤＩはＦ／Ｆ ２４をリセットするための信号
である。
次に第３図のタイムチャートを用いて本実施例の動作を
説明する。
説明する。
マイコンに第３図に示すリセット信号が入力されると、
時刻ｔ１までＦ／Ｆ ２３及びＦ／Ｆ２４はリセットさ
れ出力Ｑは共に処理Ｏ（以下、単に１０１という）とな
る。このためノンマスカブル割込制御回路２１及びマス
カブル割込制御回ＲＩ２２の出力は、それぞれアンドゲ
ート２５及び２６により禁止される。時刻ｔ１でリセッ
ト信号が′″ＯＩ′となり、その直後の時刻ｔ２でノン
マスカブル割込要求信号ＮＭＩが論Ｊ１１（１ｔｉ、下
、単Ｋ”ｌ”という）となると、続いてノンマスカブル
割込制御回路２１出力が１１１となる。この時刻におい
ては、Ｆ／Ｆ ２３及び２４出力が＠Ｏ＃であるため、
アンドゲート２５及び２６出力も１０”であり、オアゲ
ート２７出力はＯ”である。従ってＣＰＵＫ割込要求信
号を出力しない。次に時刻ｔ６で信号ＥＩが′１“とな
ると、Ｆ／Ｆ ２３及び２４出力は＠１＃となりアンド
ゲート２５出力とオアゲート２７出力が１１１となるこ
とでＣＰＵＫ劃込要側信号を出力する。時刻ｔ７で信号
ＤＩが＠１″となると、Ｆ／Ｆ２４がリセットされ、出
力がＯとなり、マスカブル割込制御回路２２出力はアン
ドゲート２６により抑制される。従って信号ＤＩにより
ｌＮＴｌ 〜ＩＮＴｎは禁止される。一方、Ｆ／Ｆ２３
、出力は信号ＤＩに影響されないため、リセット信号が
１１＃とならない限り”１”を保持する。このため、ノ
ンマスカブル割込要求信号ＮＭＩは、信号ＥＩにより一
度Ｆ／Ｆ ２３がセットされるとリセット以外の他の信
号によってリセットされないためノンマスカブル割込の
機能となる。
時刻ｔ１までＦ／Ｆ ２３及びＦ／Ｆ２４はリセットさ
れ出力Ｑは共に処理Ｏ（以下、単に１０１という）とな
る。このためノンマスカブル割込制御回路２１及びマス
カブル割込制御回ＲＩ２２の出力は、それぞれアンドゲ
ート２５及び２６により禁止される。時刻ｔ１でリセッ
ト信号が′″ＯＩ′となり、その直後の時刻ｔ２でノン
マスカブル割込要求信号ＮＭＩが論Ｊ１１（１ｔｉ、下
、単Ｋ”ｌ”という）となると、続いてノンマスカブル
割込制御回路２１出力が１１１となる。この時刻におい
ては、Ｆ／Ｆ ２３及び２４出力が＠Ｏ＃であるため、
アンドゲート２５及び２６出力も１０”であり、オアゲ
ート２７出力はＯ”である。従ってＣＰＵＫ割込要求信
号を出力しない。次に時刻ｔ６で信号ＥＩが′１“とな
ると、Ｆ／Ｆ ２３及び２４出力は＠１＃となりアンド
ゲート２５出力とオアゲート２７出力が１１１となるこ
とでＣＰＵＫ劃込要側信号を出力する。時刻ｔ７で信号
ＤＩが＠１″となると、Ｆ／Ｆ２４がリセットされ、出
力がＯとなり、マスカブル割込制御回路２２出力はアン
ドゲート２６により抑制される。従って信号ＤＩにより
ｌＮＴｌ 〜ＩＮＴｎは禁止される。一方、Ｆ／Ｆ２３
、出力は信号ＤＩに影響されないため、リセット信号が
１１＃とならない限り”１”を保持する。このため、ノ
ンマスカブル割込要求信号ＮＭＩは、信号ＥＩにより一
度Ｆ／Ｆ ２３がセットされるとリセット以外の他の信
号によってリセットされないためノンマスカブル割込の
機能となる。
第４図は、本第２の発明の一実施例の要部を示すブロッ
ク図である。４３はセットリセット型Ｆ／Ｆであり、Ｅ
ＮＭＩはＣＰＵからの信号でＦ７Ｆ ４３をセットする
だめの信号である。
ク図である。４３はセットリセット型Ｆ／Ｆであり、Ｅ
ＮＭＩはＣＰＵからの信号でＦ７Ｆ ４３をセットする
だめの信号である。
本第２の発明においては、Ｆ／Ｆ４３のセット入力とし
てＥＮＭＩ２人力する以外は第２図に示した実施例と同
じであるので、詳細な説明は省略する。
てＥＮＭＩ２人力する以外は第２図に示した実施例と同
じであるので、詳細な説明は省略する。
第４図のＦ／Ｆ４３とＦ／Ｆ２４とのセット入力信号を
それぞれＥＮＭＩとＥＩとすることにより、Ｆ／Ｆ ４
３とＦ／Ｆ２４とを単独に制御することが可能となるた
め、ノンマスカブル割込とマスカブル割込の抑制制御を
それぞれの制御に影響されずに実行できるという利点が
ある。
それぞれＥＮＭＩとＥＩとすることにより、Ｆ／Ｆ ４
３とＦ／Ｆ２４とを単独に制御することが可能となるた
め、ノンマスカブル割込とマスカブル割込の抑制制御を
それぞれの制御に影響されずに実行できるという利点が
ある。
以上の説明で明らかなように、前述の構成とすることに
より、リセット入力信号によるシステムリセット直後に
ノンマスカブル割込要求信号が入力されても、信号ＥＩ
あるいは信号ＥＮＭＩが′１ｍとなるまでノンマスカブ
ル割込要求を禁止することができる。従りて、ＣＰＵの
初期化のための処理を実行後、命令によりＣＰＵからＥ
ＩあるいはＥＮＭＩを′１＃とすることにより割込処理
からの後備時にＣＰＵの暴走を起こすことなく確実に元
の処理を実行することが可能で、汎用性の高いマイコン
を提供することができる。
より、リセット入力信号によるシステムリセット直後に
ノンマスカブル割込要求信号が入力されても、信号ＥＩ
あるいは信号ＥＮＭＩが′１ｍとなるまでノンマスカブ
ル割込要求を禁止することができる。従りて、ＣＰＵの
初期化のための処理を実行後、命令によりＣＰＵからＥ
ＩあるいはＥＮＭＩを′１＃とすることにより割込処理
からの後備時にＣＰＵの暴走を起こすことなく確実に元
の処理を実行することが可能で、汎用性の高いマイコン
を提供することができる。
第１図は本発明の基本的な構成を示すブロック図、第２
図は第１の発明の実施例の要部を示すブロック図、第３
図は第２図の実施例の動作を説明するためのタイムチャ
ート、第４図は第２の発明の実施例の要部を示すブロッ
ク図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ。 ３・・・・・・割込制御回路、４・・・・・・命令信号
、５・・・・・・割込制御回路出力信号、６・・・・・
・入出力ボート制御回路、２１・・・・・・ノンマスカ
ブル割込制御回路、２２・・・・・・マスカブル割込制
御回路、４３，２３．２４・・・・・・セットリセット
型フリップフロッグ、２５．２６・、・アンドゲート、
２７．２８・・・・・・オアゲート。
図は第１の発明の実施例の要部を示すブロック図、第３
図は第２図の実施例の動作を説明するためのタイムチャ
ート、第４図は第２の発明の実施例の要部を示すブロッ
ク図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ。 ３・・・・・・割込制御回路、４・・・・・・命令信号
、５・・・・・・割込制御回路出力信号、６・・・・・
・入出力ボート制御回路、２１・・・・・・ノンマスカ
ブル割込制御回路、２２・・・・・・マスカブル割込制
御回路、４３，２３．２４・・・・・・セットリセット
型フリップフロッグ、２５．２６・、・アンドゲート、
２７．２８・・・・・・オアゲート。
Claims (2)
- （１）割込要求信号に基づいて割込処理を実行するマイ
クロコンピュータにおいて、第１の割込要求信号を制御
する第１の割込制御回路と、第２の割込要求信号を制御
する第２の割込制御回路と、第１の命令信号によりセッ
トされ第１の外部信号によりリセットされる第１のフリ
ップフロップと、前記第１の命令信号によりセットされ
前記第１の外部信号および第２の命令信号によりリセッ
トされる第２のフリップフロップと、前記第１のフリッ
プフロップ出力により前記第１の割込制御回路出力を抑
制する手段と、前記第２のフリップフロップ出力により
前記第２の割込制御回路出力を抑制する手段とを含むこ
とを特徴とするマイクロコンピュータ。 - （２）割込要求信号に基づいて割込処理を実行するマイ
クロコンピュータにおいて、第１の割込要求信号を制御
する第１の割込制御回路と、第２の割込要求信号を制御
する第２の割込制御回路と、第１の命令信号によりセッ
トされ第１の外部信号によりリセットされる第１のフリ
ップフロップと、第２の命令信号によりセットされ前記
第１の外部信号および第３の命令信号によりリセットさ
れる第２のフリップフロップと、前記第１のフリップフ
ロップ出力により前記第１の割込制御回路出力を抑制す
る手段と、前記第２のフリップフロップ出力により前記
第２の割込制御回路出力を抑制する手段とを含むことを
特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048986A JPS62205441A (ja) | 1986-03-05 | 1986-03-05 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048986A JPS62205441A (ja) | 1986-03-05 | 1986-03-05 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62205441A true JPS62205441A (ja) | 1987-09-10 |
Family
ID=12818558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048986A Pending JPS62205441A (ja) | 1986-03-05 | 1986-03-05 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62205441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197843A (ja) * | 1988-02-02 | 1989-08-09 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH03164955A (ja) * | 1989-11-24 | 1991-07-16 | Fujitsu Ltd | 割込み制御方式 |
| JPH0561692A (ja) * | 1991-09-05 | 1993-03-12 | Nec Corp | マイクロプロセツサの割込み制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105753A (en) * | 1979-02-08 | 1980-08-13 | Toshiba Corp | Interruption waiting system |
| JPS5920053A (ja) * | 1982-07-26 | 1984-02-01 | Toshiba Corp | マイクロコンピユ−タシステム |
-
1986
- 1986-03-05 JP JP61048986A patent/JPS62205441A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105753A (en) * | 1979-02-08 | 1980-08-13 | Toshiba Corp | Interruption waiting system |
| JPS5920053A (ja) * | 1982-07-26 | 1984-02-01 | Toshiba Corp | マイクロコンピユ−タシステム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197843A (ja) * | 1988-02-02 | 1989-08-09 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH03164955A (ja) * | 1989-11-24 | 1991-07-16 | Fujitsu Ltd | 割込み制御方式 |
| JPH0561692A (ja) * | 1991-09-05 | 1993-03-12 | Nec Corp | マイクロプロセツサの割込み制御装置 |
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