JP3173779B2 - プログラマブル・ディジタル信号遅延装置 - Google Patents
プログラマブル・ディジタル信号遅延装置Info
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- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力ディジタル直列信号SINを段階的に設
定可能のＭビットずつのＨ周期、したがって、時間τ＝
Ｍ・Ｈだけ遅延させて同一ビットレートの遅延出力ディ
ジタル直列信号SOUTに変換する遅延装置に関するもので
ある。
定可能のＭビットずつのＨ周期、したがって、時間τ＝
Ｍ・Ｈだけ遅延させて同一ビットレートの遅延出力ディ
ジタル直列信号SOUTに変換する遅延装置に関するもので
ある。
本発明装置は、数メガビットの遅延を100MHzを超える
クロック周波数（ビットレート）で得られるようにする
ものであり、かかる性能は、特に、遠距離通信の分野に
おいて例えば40MHz程度のビットレートで500ビット周期
を超える遅延を実現すのに用いる周知の符号誤り訂正装
置に対する本発明装置の応用を容易にし得るものであ
る。一般に、かかる装置は、最先入力優先出力（FIFO）
型装置におけるようにディジタル信号をそのリズムを変
えずに遅延させる必要がある場合にはいつでも適用可能
である。遠距離通信の分野における他の用途はベースバ
ンド濾波であり、映像技術の分野における２次元濾波お
よびディジタル・テレビジョンの出現から派生する他の
応用である。
クロック周波数（ビットレート）で得られるようにする
ものであり、かかる性能は、特に、遠距離通信の分野に
おいて例えば40MHz程度のビットレートで500ビット周期
を超える遅延を実現すのに用いる周知の符号誤り訂正装
置に対する本発明装置の応用を容易にし得るものであ
る。一般に、かかる装置は、最先入力優先出力（FIFO）
型装置におけるようにディジタル信号をそのリズムを変
えずに遅延させる必要がある場合にはいつでも適用可能
である。遠距離通信の分野における他の用途はベースバ
ンド濾波であり、映像技術の分野における２次元濾波お
よびディジタル・テレビジョンの出現から派生する他の
応用である。
（従来の技術） この技術分野の従来技術は、映像の水平輪郭を同一垂
直位置にある２点間の傾斜の計算によって抽出しなけれ
ばならない、という技術上の問題に災いされている。こ
の信号処理は、映像走査線を次の映像走査線と比較する
ため映像走査線の遅延を必要とし、例えば、それぞれ数
百画素の容量を有する４個の遅延装置をそのために必要
とする。
直位置にある２点間の傾斜の計算によって抽出しなけれ
ばならない、という技術上の問題に災いされている。こ
の信号処理は、映像走査線を次の映像走査線と比較する
ため映像走査線の遅延を必要とし、例えば、それぞれ数
百画素の容量を有する４個の遅延装置をそのために必要
とする。
（発明が解決しようとする課題） この種の課題の解決には、従来、つぎのようにな解決
策が知られており、用いられている。
策が知られており、用いられている。
ディジタル信号も処理し得るアナログ遅延線の使用： かかる遅延線は、増幅器などの能動素子とチョークコ
イルおよび容量などの受動素子との組合わせによって実
現されるが、非同期であり、受動素子のドリフトの故に
時間的に安定せず、段階設定能力に限度があり、経費が
かかる、という欠点がある。
イルおよび容量などの受動素子との組合わせによって実
現されるが、非同期であり、受動素子のドリフトの故に
時間的に安定せず、段階設定能力に限度があり、経費が
かかる、という欠点がある。
CCD（電荷結合素子）遅延線の使用： この遅延線は、それぞれ電荷を蓄積し得る一連のセル
で構成され、それらのセルはMOSトランジスタで相互に
接続され、そのMOSトランジスタは導通状態で電荷をセ
ル間で移動させる。CCD系列としては、電圧・電流変換
器、CCD配列とその制御信号、電流・電圧変換器および
出力標本化素子の系列が著名である。CCD遅延線の欠点
は、クロック周波数が20MHzより低くて低速であり、数
種の供給電圧が必要で展開が困難であり、段階設定可能
の遅延が得られず、費用がかかる点にある。
で構成され、それらのセルはMOSトランジスタで相互に
接続され、そのMOSトランジスタは導通状態で電荷をセ
ル間で移動させる。CCD系列としては、電圧・電流変換
器、CCD配列とその制御信号、電流・電圧変換器および
出力標本化素子の系列が著名である。CCD遅延線の欠点
は、クロック周波数が20MHzより低くて低速であり、数
種の供給電圧が必要で展開が困難であり、段階設定可能
の遅延が得られず、費用がかかる点にある。
段階設定可能のフリップフロップ・レジスタ（Ｄフリッ
プ・フロップ）の使用： 本発明が直面する特性に近い特性を有するこれらのレ
ジスタの動作は全くディジタルであり、これらのレジス
タは広く使用され、容易に展開されており、シフト周波
数は、極めて高い値に達して100MHzを超え、容易に段階
設定をなし得た。しかしながら、遅延ビット周期毎に特
別のクロック入力を備えたフリップフロップを必要とす
るが故に、長時間遅延の実現には、なお重大な欠点があ
り、さらに、長時間遅延を得るのに多数のスイッチを使
用するので過剰な伝播時間の問題が生ずる。500ビット
周期を超える長時間遅延には、必要とするフリップフロ
ップの個数が極めて多くなり、費用が極めて高くなる。
例えば、フィリップス社製のシフトレジスタHEF4557 B
が知られており、このシフトレジスタは、１ビットから
64ビットまで段階設定ができ、20MHzのクロック周波数
で動作し得る。典型的な15V以下では、米国AMD社製のシ
フトレジスタAMD2804が知られており、このシフトレジ
スタは、4MHzのクロック周波数で１乃至256ビットの遅
延が得られる。
プ・フロップ）の使用： 本発明が直面する特性に近い特性を有するこれらのレ
ジスタの動作は全くディジタルであり、これらのレジス
タは広く使用され、容易に展開されており、シフト周波
数は、極めて高い値に達して100MHzを超え、容易に段階
設定をなし得た。しかしながら、遅延ビット周期毎に特
別のクロック入力を備えたフリップフロップを必要とす
るが故に、長時間遅延の実現には、なお重大な欠点があ
り、さらに、長時間遅延を得るのに多数のスイッチを使
用するので過剰な伝播時間の問題が生ずる。500ビット
周期を超える長時間遅延には、必要とするフリップフロ
ップの個数が極めて多くなり、費用が極めて高くなる。
例えば、フィリップス社製のシフトレジスタHEF4557 B
が知られており、このシフトレジスタは、１ビットから
64ビットまで段階設定ができ、20MHzのクロック周波数
で動作し得る。典型的な15V以下では、米国AMD社製のシ
フトレジスタAMD2804が知られており、このシフトレジ
スタは、4MHzのクロック周波数で１乃至256ビットの遅
延が得られる。
本発明によれば、つぎの事実の結果として上述した従
来の欠点が軽減され、もしくは、除去される。すなわ
ち、冒頭に述べた遅延装置が少なくとも１ビット分の入
力レジスタ、２もしくは２の整数倍に等しいｐビットず
つのワードで組織したランダムアクセスメモリ（RA
M）、少なくとも１ビット分の出力レジスタ、並びに、
入力バスに数値Ｍをディジタル形態で受入れるデコー
ダ、そのデコーダの出力バスから前記RAMを循環的にア
ドレスする段階設定用数値Ｎもしくはその主要部ｎを受
入れる循環カウンタおよびその循環カウンタから書込み
・読出し循環制御信号を受入れるとともに書込み・読出
し制御信号群を前記RAMに供給するシーケンサからなっ
て前記RAMを制御する手段を備えるとともに、前記入力
レジスタに１個の直列入力端およびｐ個の並列出力端を
設け、前記出力レジスタにｐ個の並列入力端および１個
の直列出力端を設けること、並びに、前記入力レジスタ
の直ぐ上流に、前記デコーダの出力バスから最低位ビッ
ト群を受入れるとともにシフトビット数ｌを供給してnp
＋ｌ−ｌ＝Ｎとする段階設定可能のシフトレジスタを備
え、前記デコーダを、前記段階設定用数値Ｎの主要部ｎ
を前記循環カウンタに印加するように構成したことを特
徴とする、という事実である。
来の欠点が軽減され、もしくは、除去される。すなわ
ち、冒頭に述べた遅延装置が少なくとも１ビット分の入
力レジスタ、２もしくは２の整数倍に等しいｐビットず
つのワードで組織したランダムアクセスメモリ（RA
M）、少なくとも１ビット分の出力レジスタ、並びに、
入力バスに数値Ｍをディジタル形態で受入れるデコー
ダ、そのデコーダの出力バスから前記RAMを循環的にア
ドレスする段階設定用数値Ｎもしくはその主要部ｎを受
入れる循環カウンタおよびその循環カウンタから書込み
・読出し循環制御信号を受入れるとともに書込み・読出
し制御信号群を前記RAMに供給するシーケンサからなっ
て前記RAMを制御する手段を備えるとともに、前記入力
レジスタに１個の直列入力端およびｐ個の並列出力端を
設け、前記出力レジスタにｐ個の並列入力端および１個
の直列出力端を設けること、並びに、前記入力レジスタ
の直ぐ上流に、前記デコーダの出力バスから最低位ビッ
ト群を受入れるとともにシフトビット数ｌを供給してnp
＋ｌ−ｌ＝Ｎとする段階設定可能のシフトレジスタを備
え、前記デコーダを、前記段階設定用数値Ｎの主要部ｎ
を前記循環カウンタに印加するように構成したことを特
徴とする、という事実である。
本発明の基本的着想は、RAMをレジスタとして用いる
こと、そのレジスタを通常のシフトレジスタと同様に動
作させること、特に、所定の遅延時間を得るために、デ
ィジタル形態の情報を、シフトレジスタにおけるように
種々のビット位置を通って移動させる替わりに、RAMの
固定記憶位置に蓄積したままににしておくことである。
かかる動作を達成するには、RAMの循環アドレスととも
に、ビットクロックに関する書込み時刻と読出し時刻と
の同期、および、動作中にRAMと入出力レジスタによっ
て内部的に導入される所定遅延ビット数の復号が必要で
ある。特記すべきは、所望の遅延に直接に関連して、デ
ィジタル情報の蓄積用の大容量をRAMが有しているこ
と、記憶位置あたりのビット数に直接関連して高速で動
作すること、単一のクロック入力端を必要とすること、
および、それぞれクロック入力端を備えた数百もしくは
数千のＤフリップフロップの価格に比してその価格が極
めて低いことであり、集積回路ウエハ上におけるフリッ
プフロップは、RAMの８ビットセルに比して１ビットあ
たり２倍のシリコン表面面積を占めることも特記すべき
である。
こと、そのレジスタを通常のシフトレジスタと同様に動
作させること、特に、所定の遅延時間を得るために、デ
ィジタル形態の情報を、シフトレジスタにおけるように
種々のビット位置を通って移動させる替わりに、RAMの
固定記憶位置に蓄積したままににしておくことである。
かかる動作を達成するには、RAMの循環アドレスととも
に、ビットクロックに関する書込み時刻と読出し時刻と
の同期、および、動作中にRAMと入出力レジスタによっ
て内部的に導入される所定遅延ビット数の復号が必要で
ある。特記すべきは、所望の遅延に直接に関連して、デ
ィジタル情報の蓄積用の大容量をRAMが有しているこ
と、記憶位置あたりのビット数に直接関連して高速で動
作すること、単一のクロック入力端を必要とすること、
および、それぞれクロック入力端を備えた数百もしくは
数千のＤフリップフロップの価格に比してその価格が極
めて低いことであり、集積回路ウエハ上におけるフリッ
プフロップは、RAMの８ビットセルに比して１ビットあ
たり２倍のシリコン表面面積を占めることも特記すべき
である。
また、この構成の主な利点は、メモリに書込む前のビ
ット群の多重により、フリップフロップを用いたものに
比して極めて低い経費で100MHzを超える高いクロック周
波数が得られる点にあり、例えば、フリップフロップの
６個に対してRAMセル１個が３個のゲートに相当する拡
散回路を挙げることができる。
ット群の多重により、フリップフロップを用いたものに
比して極めて低い経費で100MHzを超える高いクロック周
波数が得られる点にあり、例えば、フリップフロップの
６個に対してRAMセル１個が３個のゲートに相当する拡
散回路を挙げることができる。
（実施例） 以下に図面を参照して実施例につき本発明を詳細に説
明する。
明する。
第１図に示す遅延装置は、同図の上側に示す入力ディ
ジタルデータ信号SINを処理する一時系列と同図の下側
に示す一次系列制御用二次系列とからなっている。入力
信号SINは、１ビットずつ段階設定可能の参照番号１を
付したシフトレジスタに供給する。このレジスタ１は、
例えば、１個の直列入力端およびｐ個の並列出力端を有
するｐビットシフトレジスタ２とｐ個の並列入力端およ
び１個の直列出力端を有するマルチプレクサ３との直列
接続からなっており、直列ディジタル信号INRをシフト
レジスタ２と同一の入力レジスタ４に供給し、入力レジ
スタ４は、ｐ本の導線をそなえたデータバス５を介し、
ｐビットずつのｒ個の記憶位置を備えたランダムアクセ
スメモリ（RAM）６に信号DINを供給する。信号DOUTを伝
送するｐ本導線出力バス７は、ｐ個の並列入力端および
当該遅延装置の出力端をなして出力信号SOUTの源をなす
１個の直列出力端を備えた出力レジスタ８に接続されて
いる。出力信号SOUTは、入力信号SINの写しであって、
最小値が数ビット、代表的には20ビット以下、最大値が
数メガビットに達するＭビット周期の整数倍だけ遅れた
ものである。周期Ｈを有するクロック信号Ｈを各レジス
タ2,4および８並びにメモリ６に印加してあり、クロッ
ク信号の周波数1/Hは100MHzを超える得る。40MHzのビッ
トレート1/Hで数百ビットに及ぶ遅延を得るためには、
構成要素2,3,4,6および８を、以下に述べる制御回路と
組合わせて、つぎの集積回路により実現することができ
る。
ジタルデータ信号SINを処理する一時系列と同図の下側
に示す一次系列制御用二次系列とからなっている。入力
信号SINは、１ビットずつ段階設定可能の参照番号１を
付したシフトレジスタに供給する。このレジスタ１は、
例えば、１個の直列入力端およびｐ個の並列出力端を有
するｐビットシフトレジスタ２とｐ個の並列入力端およ
び１個の直列出力端を有するマルチプレクサ３との直列
接続からなっており、直列ディジタル信号INRをシフト
レジスタ２と同一の入力レジスタ４に供給し、入力レジ
スタ４は、ｐ本の導線をそなえたデータバス５を介し、
ｐビットずつのｒ個の記憶位置を備えたランダムアクセ
スメモリ（RAM）６に信号DINを供給する。信号DOUTを伝
送するｐ本導線出力バス７は、ｐ個の並列入力端および
当該遅延装置の出力端をなして出力信号SOUTの源をなす
１個の直列出力端を備えた出力レジスタ８に接続されて
いる。出力信号SOUTは、入力信号SINの写しであって、
最小値が数ビット、代表的には20ビット以下、最大値が
数メガビットに達するＭビット周期の整数倍だけ遅れた
ものである。周期Ｈを有するクロック信号Ｈを各レジス
タ2,4および８並びにメモリ６に印加してあり、クロッ
ク信号の周波数1/Hは100MHzを超える得る。40MHzのビッ
トレート1/Hで数百ビットに及ぶ遅延を得るためには、
構成要素2,3,4,6および８を、以下に述べる制御回路と
組合わせて、つぎの集積回路により実現することができ
る。
レジスタ２および4:74F164 マルチプレクサ3 :74F151 メモリ６ :フランス・マトラハリス社製静的
RAM HM65161 レジスタ８ :74F194 ２個 好ましくは１を超えて２もしくは２の整数倍に等しく
するｐの値は、上述の構成例では８に等しく選ぶ。ビッ
トレート1/Hの可能な最大値は、ｐの直接の関数であ
り、ｐの値が増大すると増大する。シフトレジスタ１は
任意選択であり、これを欠けば、この遅延装置は、ｐビ
ットずつの段階で遅延を行なう。しかしながら、その適
用の大部分および長時間遅延に対しても、１ビットずつ
の段階で遅延を行なうのが望ましく、かかる段階設定は
段階設定可能のレジスタ１によって可能となる。
RAM HM65161 レジスタ８ :74F194 ２個 好ましくは１を超えて２もしくは２の整数倍に等しく
するｐの値は、上述の構成例では８に等しく選ぶ。ビッ
トレート1/Hの可能な最大値は、ｐの直接の関数であ
り、ｐの値が増大すると増大する。シフトレジスタ１は
任意選択であり、これを欠けば、この遅延装置は、ｐビ
ットずつの段階で遅延を行なう。しかしながら、その適
用の大部分および長時間遅延に対しても、１ビットずつ
の段階で遅延を行なうのが望ましく、かかる段階設定は
段階設定可能のレジスタ１によって可能となる。
一方、第１図の下側に示す二次制御系列は、デコーダ
11、循環カウンタ12およびシーケンサ13によって構成
し、これらの構成要素は、例えば、次の集積回路で実現
することができる。
11、循環カウンタ12およびシーケンサ13によって構成
し、これらの構成要素は、例えば、次の集積回路で実現
することができる。
デコーダ11 :HE 4008Bの数個縦続接続 カウンタ12 :74F163数個 シーケンサ13:74F374 クロック信号Ｈを構成要素12および13に印加するが、
デコーダ11は、並列ディジタル形態で、バス14から使用
者が課した遅延ビット周期Ｍの数値を受入れる。この数
値Ｍからは、デコーダ11において、遅延ビット周期の数
単位に等しい固定の整数ｑを減算するが、Ｍ−ｑの減算
は、例えば、２に対するｑの補数羃の加算によって行な
う。デコーダ11で行なう復号により、デコーダ11の出力
端に接続したバス15に並列ディジタル形態の数値Ｎを出
力する。そのうち、最低位ビットは、バス16を介し、マ
ルチプレクサ３に伝送してそのｐ入力の一つを選択し、
残余の最高位ビットは、バス17を介し、循環カウンタ12
に伝送する。したがって、バス16は、１≦ｌ≦ｐなる数
値ｌ−１を運び、バス17は、最小値が１となる数値ｎを
運ぶことになる。カウンタ12においては、ｐクロック周
期毎にクロック変化を18で起し、その結果として、pH周
期の計数クロックを出力して、導線19を介し、シーケン
サ13に伝達する。循環カウンタ12は、……0,1,……,n−
1,0,1,……なる循環計数動作を行ない、かかるｎ計数値
を２の羃数の形態で読出しアドレスおよび書込みアドレ
スADとして、アドレスバス21を介し、RAM6に印加して書
込み前読出しの循環動作を、メモリ６のｒ個の記憶位置
のうちのｎ個の記憶位置で、期間pHの周期でｎ回行なわ
させる。各周期毎の書込み前読出し動作はシーケンサ13
によって発動させ、シーケンサ13は、この目的でクロッ
ク信号ＨおよびpHを受入れて、導線22を介して読出し信
号Ｒを、ついで、導線23を介して書込み信号Ｗを、それ
ぞれメモリ６に供給するように制御される。
デコーダ11は、並列ディジタル形態で、バス14から使用
者が課した遅延ビット周期Ｍの数値を受入れる。この数
値Ｍからは、デコーダ11において、遅延ビット周期の数
単位に等しい固定の整数ｑを減算するが、Ｍ−ｑの減算
は、例えば、２に対するｑの補数羃の加算によって行な
う。デコーダ11で行なう復号により、デコーダ11の出力
端に接続したバス15に並列ディジタル形態の数値Ｎを出
力する。そのうち、最低位ビットは、バス16を介し、マ
ルチプレクサ３に伝送してそのｐ入力の一つを選択し、
残余の最高位ビットは、バス17を介し、循環カウンタ12
に伝送する。したがって、バス16は、１≦ｌ≦ｐなる数
値ｌ−１を運び、バス17は、最小値が１となる数値ｎを
運ぶことになる。カウンタ12においては、ｐクロック周
期毎にクロック変化を18で起し、その結果として、pH周
期の計数クロックを出力して、導線19を介し、シーケン
サ13に伝達する。循環カウンタ12は、……0,1,……,n−
1,0,1,……なる循環計数動作を行ない、かかるｎ計数値
を２の羃数の形態で読出しアドレスおよび書込みアドレ
スADとして、アドレスバス21を介し、RAM6に印加して書
込み前読出しの循環動作を、メモリ６のｒ個の記憶位置
のうちのｎ個の記憶位置で、期間pHの周期でｎ回行なわ
させる。各周期毎の書込み前読出し動作はシーケンサ13
によって発動させ、シーケンサ13は、この目的でクロッ
ク信号ＨおよびpHを受入れて、導線22を介して読出し信
号Ｒを、ついで、導線23を介して書込み信号Ｗを、それ
ぞれメモリ６に供給するように制御される。
かかる遅延装置の動作を、第２図に示す時間経過図を
用い、メモリ６における単一の８ビット記憶位置を用い
た特別の場合について、数値ｎ＝１に対応し、バス17に
よる状態０……001に対応し、さらに、アドレスバス21
による状態０……000に対応して説明する。第２図に
は、各信号H,SIN,INR,DIN,AD、さらに、バス21によりア
ドレスした状態についてR,W,DOUTおよびSOUTを示してあ
る。
用い、メモリ６における単一の８ビット記憶位置を用い
た特別の場合について、数値ｎ＝１に対応し、バス17に
よる状態０……001に対応し、さらに、アドレスバス21
による状態０……000に対応して説明する。第２図に
は、各信号H,SIN,INR,DIN,AD、さらに、バス21によりア
ドレスした状態についてR,W,DOUTおよびSOUTを示してあ
る。
デコーダ11の入力バス14に印加した数値Ｍは、例えば
23に等しく、入出力信号SINとSOUTとの間にτ＝23Hに等
しい遅延を起させる。デコーダ11は、数値ｑ＝11の補数
による２の羃のバイナリ表示を数値Ｍに加算する。３導
線バス16は、バイナリ数値ｌ−１＝100、すなわち、４
を運び、シフトレジスタ１により、τ２＝5Hに等しい入
力信号SINの遅延を、数値ｌ−５に対応して誘起させ
る。例えば６導線を備えたバス17は、メモリ６の第１記
憶位置をアドレスする永久バイナリ表現000000として循
環カウンタ12の出力バス21に現われるバイナリ数値ｎ＝
00000001を運ぶ。したがって、バス15による段階設定数
値Ｎは000001100に等しくなり、その主要部ｎは１に等
しくなる。特に、主要部ｎの１を超える値に対しては、
カウンタ12が、メモリ６の０乃至ｎ−１の６個の第１ア
ドレスを、1/8Hのリズムで、循環的に供給すると、期間
8Hを有する毎回の経過における離接的な書込み前読出し
の位相が選ばれて、ｋ回の周期Ｈの整数に等しい時間間
隔Δｔが、各位相の開始点を記す瞬間を分ける。第２図
に示した例では、Δｔ−kH＝4Hを選んである。このよう
にして、瞬間t1に書込まれたメモリ６の記憶位置は、ｎ
周期遅れの瞬間t1＋nph−kH、すなわち、第２図示の場
合には4Hの遅延をもって読出される。しかしながら、構
成要素4,6および８の組合わせにより技術および使用す
るメモリの種類によって決まる内部的な遅延τ３＝mHが
生じ、この遅延は、数クロック周期の程度であり、ま
た、前述した同期によりｍ回の周期Ｈの整数に等しくな
る。第２図において、遅延τ３＝mH＝14Hに等しく，シ
フトレジスタ４による信号INRの並列化に基づく遅延pH
を考慮したものである。数値ｑの計算は、つぎの二つの
関係式から導出される。
23に等しく、入出力信号SINとSOUTとの間にτ＝23Hに等
しい遅延を起させる。デコーダ11は、数値ｑ＝11の補数
による２の羃のバイナリ表示を数値Ｍに加算する。３導
線バス16は、バイナリ数値ｌ−１＝100、すなわち、４
を運び、シフトレジスタ１により、τ２＝5Hに等しい入
力信号SINの遅延を、数値ｌ−５に対応して誘起させ
る。例えば６導線を備えたバス17は、メモリ６の第１記
憶位置をアドレスする永久バイナリ表現000000として循
環カウンタ12の出力バス21に現われるバイナリ数値ｎ＝
00000001を運ぶ。したがって、バス15による段階設定数
値Ｎは000001100に等しくなり、その主要部ｎは１に等
しくなる。特に、主要部ｎの１を超える値に対しては、
カウンタ12が、メモリ６の０乃至ｎ−１の６個の第１ア
ドレスを、1/8Hのリズムで、循環的に供給すると、期間
8Hを有する毎回の経過における離接的な書込み前読出し
の位相が選ばれて、ｋ回の周期Ｈの整数に等しい時間間
隔Δｔが、各位相の開始点を記す瞬間を分ける。第２図
に示した例では、Δｔ−kH＝4Hを選んである。このよう
にして、瞬間t1に書込まれたメモリ６の記憶位置は、ｎ
周期遅れの瞬間t1＋nph−kH、すなわち、第２図示の場
合には4Hの遅延をもって読出される。しかしながら、構
成要素4,6および８の組合わせにより技術および使用す
るメモリの種類によって決まる内部的な遅延τ３＝mHが
生じ、この遅延は、数クロック周期の程度であり、ま
た、前述した同期によりｍ回の周期Ｈの整数に等しくな
る。第２図において、遅延τ３＝mH＝14Hに等しく，シ
フトレジスタ４による信号INRの並列化に基づく遅延pH
を考慮したものである。数値ｑの計算は、つぎの二つの
関係式から導出される。
Ｍ−ｑ＝np＋１（ｌ−１）＝Ｎ Ｍ＝（np−ｋ）＋ｍ＋ｌ したがって、 ｑ＝ｍ−ｋ＋１ なお、第１図示の遅延装置は、計算および制御によっ
て調整することができ、デコーダ11において減算される
べき数値ｑは、バス15にバイナリ配列０……01000を供
給することおよび入出力信号間のqHに等しい遅延を測定
することにより、事前の計算は行なわずに求めることが
できる。
て調整することができ、デコーダ11において減算される
べき数値ｑは、バス15にバイナリ配列０……01000を供
給することおよび入出力信号間のqHに等しい遅延を測定
することにより、事前の計算は行なわずに求めることが
できる。
第１図示の遅延装置は、（ｐ＋ｑ）Ｈ、例えば第２図
示の例では19Hに等しいかより大きい段階で設定可能の
遅延を確立させる。また、適用の場合により、準汎用の
装置、すなわち、第１図示の装置の性能を有して2H乃至
（ｐ＋ｑ−１）Ｈの小さい遅延を起させる装置とする必
要がある。その場合には、第１図示の電子的構成を、つ
ぎのように構成要素を補充して第３図に示すように適応
させる必要がある。すなわち、 段階設定可能のシフトレジスタ25と入力レジスタ４と
の間並びに当該遅延装置の出力端に、切換えスイッチ26
および27をそれぞれ設けて、最早構成要素4,6および８
は通らず、クロック信号Ｈを受入れる１ビット同期レジ
スタ28を通る直列ディジタル情報を抽出し得るように
し、切換えスイッチを、デコーダ29において数値Ｍがｐ
＋ｑより小さいことを検出したときに、例えばＣ＝０と
して発生させて第３図に示す抽出を行なわせる、０もし
くは１の二つの状態を採る信号Ｃによって制御する。そ
の制御信号Ｃは、記号31を付した当業者には構成可能の
論理回路によってデコーダ29内で発生させる。なお、制
御信号Ｃによってデコーダ29内の復号動作を少し変更さ
せ、例えば、入力バス14における入力バイナリ配列Ｍ＝
０……0100に対して出力バス15におけるバイナリ配列を
Ｎ＝０……0000とするように、レジスタ28が誘起する１
クロック周期の遅延を考慮するようにする。さらに、段
階設定可能のシフトレジスタ25は、少なくともｐ＋ｑ−
１に等しい長さを有しており、したがって、その段階設
定には１本もしくは数本の補充導線から信号を受けてい
る。かかる変更は、レジスタ25内の破線32、および、信
号Ｃで制御され、循環カウンタ34からマルチプレクサ35
に到るバス16により高位の１本もしくは数本の導線によ
る分岐を活性化する切換えスイッチ33により第３図に示
されている。
示の例では19Hに等しいかより大きい段階で設定可能の
遅延を確立させる。また、適用の場合により、準汎用の
装置、すなわち、第１図示の装置の性能を有して2H乃至
（ｐ＋ｑ−１）Ｈの小さい遅延を起させる装置とする必
要がある。その場合には、第１図示の電子的構成を、つ
ぎのように構成要素を補充して第３図に示すように適応
させる必要がある。すなわち、 段階設定可能のシフトレジスタ25と入力レジスタ４と
の間並びに当該遅延装置の出力端に、切換えスイッチ26
および27をそれぞれ設けて、最早構成要素4,6および８
は通らず、クロック信号Ｈを受入れる１ビット同期レジ
スタ28を通る直列ディジタル情報を抽出し得るように
し、切換えスイッチを、デコーダ29において数値Ｍがｐ
＋ｑより小さいことを検出したときに、例えばＣ＝０と
して発生させて第３図に示す抽出を行なわせる、０もし
くは１の二つの状態を採る信号Ｃによって制御する。そ
の制御信号Ｃは、記号31を付した当業者には構成可能の
論理回路によってデコーダ29内で発生させる。なお、制
御信号Ｃによってデコーダ29内の復号動作を少し変更さ
せ、例えば、入力バス14における入力バイナリ配列Ｍ＝
０……0100に対して出力バス15におけるバイナリ配列を
Ｎ＝０……0000とするように、レジスタ28が誘起する１
クロック周期の遅延を考慮するようにする。さらに、段
階設定可能のシフトレジスタ25は、少なくともｐ＋ｑ−
１に等しい長さを有しており、したがって、その段階設
定には１本もしくは数本の補充導線から信号を受けてい
る。かかる変更は、レジスタ25内の破線32、および、信
号Ｃで制御され、循環カウンタ34からマルチプレクサ35
に到るバス16により高位の１本もしくは数本の導線によ
る分岐を活性化する切換えスイッチ33により第３図に示
されている。
好ましくは、第１図示もしくは第３図示の遅延装置
は、半導体基板上に設けた単一の集積回路の形態で実現
させる。
は、半導体基板上に設けた単一の集積回路の形態で実現
させる。
簡略化した構成例（図示せず）は、第１図示の遅延装
置における段階設定可能のシフトレジスタ１を省略し、
バス15の全導線を循環カウンタ12に導き、１ビット記憶
位置を有するRAM6を使用することによって構成され、か
かる構成によって、本発明遅延装置は、クロック周波数
1/Hが低く、代表的には10MHz以下である場合に、極めて
簡単な形態で実現することができる。
置における段階設定可能のシフトレジスタ１を省略し、
バス15の全導線を循環カウンタ12に導き、１ビット記憶
位置を有するRAM6を使用することによって構成され、か
かる構成によって、本発明遅延装置は、クロック周波数
1/Hが低く、代表的には10MHz以下である場合に、極めて
簡単な形態で実現することができる。
以上においては、本発明を実施するに最も適した静的
RAMを使用した場合について述べたが、メモリのｒ個の
記憶位置のうち使用する少なくともｎ個の記憶位置につ
いて、これらｎ個の記憶位置に収容した情報が失なわれ
るのを防ぐために、各周期npH毎に更新循環を行なうよ
うにすれば、静的RAMの替わりに動的RAMを利用すること
ができる。一方、第１図および第３図においては、分離
した入力データバスおよび分離した出力データバスを用
いて表わしてあるが、この種のメモリ構成に対して周知
の態様で適切な指令を与えれば、データの入出力に共通
のバスを使用することができ、また、RAM6に対する書込
み・読出し制御信号も単一の導線を介してシーケンサ13
から供給することもできる。なお、後者の場合には、シ
ーケンサ13とRAM6とを結び付ける書込みもしくは読出し
確認用導線を別に設ける必要があろう。
RAMを使用した場合について述べたが、メモリのｒ個の
記憶位置のうち使用する少なくともｎ個の記憶位置につ
いて、これらｎ個の記憶位置に収容した情報が失なわれ
るのを防ぐために、各周期npH毎に更新循環を行なうよ
うにすれば、静的RAMの替わりに動的RAMを利用すること
ができる。一方、第１図および第３図においては、分離
した入力データバスおよび分離した出力データバスを用
いて表わしてあるが、この種のメモリ構成に対して周知
の態様で適切な指令を与えれば、データの入出力に共通
のバスを使用することができ、また、RAM6に対する書込
み・読出し制御信号も単一の導線を介してシーケンサ13
から供給することもできる。なお、後者の場合には、シ
ーケンサ13とRAM6とを結び付ける書込みもしくは読出し
確認用導線を別に設ける必要があろう。
（発明の効果） 以上の説明から明らかなように、本発明遅延装置にお
いては、従来のフリップフロップを用いた場合に比し
て、極めて低い経費で100MHzを超える高いクロック周波
数のディジタル信号遅延を実現し得る、という格別の効
果が得られる。
いては、従来のフリップフロップを用いた場合に比し
て、極めて低い経費で100MHzを超える高いクロック周波
数のディジタル信号遅延を実現し得る、という格別の効
果が得られる。
第１図は本発明遅延装置の第１の概略構成を示すブロッ
ク線図、 第２図は第１図示の遅延装置の動作を説明するための時
間経過図、 第３図は本発明遅延装置の第２の概略構成を示すブロッ
ク線図である。 1,25……プログラマブル・シフトレジスタ 2,36……シフトレジスタ 3,35……マルティプレクサ ４……入力レジスタ ５……データバス ６……ランダムアクセスメモリ（RAM） ７……出力バス ８……出力レジスタ 11,29……デコーダ 13……シーケンサ 14〜17……バス 19,21〜23……導線 26,27,33……切換えスイッチ 28……同期レジスタ 31……論理回路。
ク線図、 第２図は第１図示の遅延装置の動作を説明するための時
間経過図、 第３図は本発明遅延装置の第２の概略構成を示すブロッ
ク線図である。 1,25……プログラマブル・シフトレジスタ 2,36……シフトレジスタ 3,35……マルティプレクサ ４……入力レジスタ ５……データバス ６……ランダムアクセスメモリ（RAM） ７……出力バス ８……出力レジスタ 11,29……デコーダ 13……シーケンサ 14〜17……バス 19,21〜23……導線 26,27,33……切換えスイッチ 28……同期レジスタ 31……論理回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョエル フェリエール フランス国 19100 ブリーヴ ラ ゲ ラールド アブニュ チュルゴ 24 (56)参考文献 特開 昭63−136814（ＪＰ，Ａ) 特開 昭61−153731（ＪＰ，Ａ) 特公 昭53−44104（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/06 G11C 7/00 318 G11C 19/00 H03M 13/00
Claims (4)
- 【請求項１】入力ディジタル直列信号SINを段階的に設
定可能のＭビットずつのＨ周期、したがって、時間τ＝
Ｍ・Ｈだけ遅延させて同一ビットレートの遅延出力ディ
ジタル直列信号SOUTに変換する遅延装置において、 少なくとも１ビット分の入力レジスタ、２もしくは２の
整数倍に等しいｐビットずつのワードで組織したランダ
ムアクセスメモリ（RAM）、少なくとも１ビット分の出
力レジスタ、並びに、入力バスに数値Ｍをディジタル形
態で受入れるデコーダ、そのデコーダの出力バスから前
記RAMを循環的にアドレスする段階設定用数値Ｎもしく
はその主要部ｎを受入れる循環カウンタおよびその循環
カウンタから書込み・読出し循環制御信号を受入れると
ともに書込み・見出し制御信号群を前記RAMに供給する
シーケンサからなって前記RAMを制御する手段を備える
とともに、前記入力レジスタに１個の直列入力端および
ｐ個の並列出力端を設け、前記出力レジスタにｐ個の並
列入力端および１個の直列出力端を設けること、並び
に、前記入力レジスタの直ぐ上流に、前記デコーダの出
力バスから最低位ビット群を受入れるとともにシフトビ
ット数ｌを供給してnp＋ｌ−ｌ＝Ｎとする段階設定可能
のシフトレジスタを備え、前記デコーダを、前記段階設
定用数値Ｎの主要部ｎを前記循環カウンタに印加するよ
うに構成したことを特徴とするプログラマブル・ディジ
タル信号遅延装置。 - 【請求項２】前記段階設定可能のシフトレジスタを、１
個の直列入力端およびｐ個の並列出力端を有するｐビッ
トシフトレジスタとｐ個の並列入力端および１個の直列
出力端を有するマルチプレクサとの直列接続によって構
成したことを特徴とする特許請求の範囲第１項記載の遅
延装置。 - 【請求項３】１ビットずつ段階的に設定可能の前記シフ
トレジスタを、少なくともｐ＋ｑ−１に等しい長さに構
成し、前記デコーダに、数値Ｍのｐ＋ｑに対する大小関
係を検出する検出手段、および、数値Ｍがｐ＋ｑより小
さいときに、当該デコーダの最低位ビット入力端を当該
デコーダの簡単化した内部デコード素子に切換え接続す
ると同時に前記段階設定可能のシフトレジスタの直列デ
ータ出力端を当該遅延装置の出力端に切換え接続する制
御手段を設けたことを特徴とする特許請求の範囲第１項
または第２項記載の遅延装置。 - 【請求項４】単一の集積回路として実現することを特徴
とする特許請求の範囲第１項乃至第３項のいずれか１項
記載の遅延装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8907099A FR2647988A1 (fr) | 1989-05-30 | 1989-05-30 | Dispositif de retard d'un signal numerique programmable et application a un dispositif de code correcteur d'erreurs |
| FR8907099 | 1989-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329519A JPH0329519A (ja) | 1991-02-07 |
| JP3173779B2 true JP3173779B2 (ja) | 2001-06-04 |
Family
ID=9382168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13861790A Expired - Fee Related JP3173779B2 (ja) | 1989-05-30 | 1990-05-30 | プログラマブル・ディジタル信号遅延装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5150066A (ja) |
| EP (1) | EP0400734B1 (ja) |
| JP (1) | JP3173779B2 (ja) |
| DE (1) | DE69021446T2 (ja) |
| FR (1) | FR2647988A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561428Y2 (ja) * | 1992-09-11 | 1998-01-28 | 茂 萩原 | 溶接用エンドタブ |
| US5574866A (en) * | 1993-04-05 | 1996-11-12 | Zenith Data Systems Corporation | Method and apparatus for providing a data write signal with a programmable duration |
| US5758130A (en) * | 1995-08-04 | 1998-05-26 | Apple Computer, Inc. | Digital signal distribution for long and short paths |
| US6169437B1 (en) * | 1999-08-02 | 2001-01-02 | Motorola, Inc. | Variable delay module |
| DE10052210B4 (de) * | 2000-10-20 | 2004-12-23 | Infineon Technologies Ag | Integrierte Schaltung mit einer synchronen und asynchronen Schaltung sowie Verfahren zum Betrieb einer solchen integrierten Schaltung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829843A (en) * | 1973-04-04 | 1974-08-13 | Bell Telephone Labor Inc | Readout circuitry for elastic data bit stores |
| US4001599A (en) * | 1974-09-17 | 1977-01-04 | Whirlpool Corporation | Appliance programmer with integrated circuit |
| DE3507326A1 (de) * | 1985-03-01 | 1986-09-04 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur zeitverzoegerten weiterleitung von seriell auftretenden digitalen datenfolgen |
| JPS6234438A (ja) * | 1985-08-07 | 1987-02-14 | Nippon Telegr & Teleph Corp <Ntt> | エラステイツクストアメモリ回路 |
| US4825109A (en) * | 1986-06-13 | 1989-04-25 | American Home Products Corporation | Digital delay circuit |
-
1989
- 1989-05-30 FR FR8907099A patent/FR2647988A1/fr not_active Withdrawn
-
1990
- 1990-05-25 EP EP90201320A patent/EP0400734B1/fr not_active Expired - Lifetime
- 1990-05-25 DE DE69021446T patent/DE69021446T2/de not_active Expired - Fee Related
- 1990-05-30 JP JP13861790A patent/JP3173779B2/ja not_active Expired - Fee Related
- 1990-05-30 US US07/530,712 patent/US5150066A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329519A (ja) | 1991-02-07 |
| EP0400734A1 (fr) | 1990-12-05 |
| US5150066A (en) | 1992-09-22 |
| DE69021446T2 (de) | 1996-03-14 |
| FR2647988A1 (fr) | 1990-12-07 |
| DE69021446D1 (de) | 1995-09-14 |
| EP0400734B1 (fr) | 1995-08-09 |
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|---|---|---|---|
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