JP3173128B2 - Time axis fluctuation correction circuit - Google Patents
Time axis fluctuation correction circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、少なくとも第1の同期
信号とこの第1の同期信号間を細分化する第2の同期信
号とを含む入力信号中に含まれる一定周期で発生する時
間軸変動を補正する時間軸変動補正回路に関し、特に、
例えば入力ビデオ信号中に含まれ、回転ヘッドのテープ
への進入及び離脱時に発生するいわゆるインパクトエラ
ーを補正するインパクトエラー補正回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis generated at a constant period included in an input signal including at least a first synchronization signal and a second synchronization signal for subdividing the first synchronization signal. Regarding the time axis fluctuation correction circuit that corrects the fluctuation,
For example, the present invention relates to an impact error correction circuit that is included in an input video signal and corrects a so-called impact error that occurs when a rotary head enters and leaves a tape.
【0002】[0002]
【従来の技術】一般に、VTR(ビデオテープレコー
ダ)においては、回転ヘッドを使用してカラービデオ信
号の記録及び再生を行っているが、回転ヘッドの回転ム
ラや偏心或いは磁気テープの走行時のワウ・フラッタ等
により、再生されたビデオ信号には時間軸変動(ジッ
タ)が生ずることがある。このため、従来のVTRにお
いては、再生されたビデオ信号をTBC(Time Base Cor
rector;時間軸補正装置)に供給して時間軸変動を除去
するようにしている。2. Description of the Related Art Generally, in a VTR (Video Tape Recorder), recording and reproduction of a color video signal is performed using a rotary head. Time axis fluctuation (jitter) may occur in the reproduced video signal due to flutter or the like. For this reason, in a conventional VTR, a reproduced video signal is converted to a TBC (Time Base Correlation).
rector (time axis correction device) to remove time axis fluctuation.
【0003】図7は上記TBCの構成の一例を示すもの
である。この図7のTBC10において、VTRにより
再生されたカラービデオ信号Scは、当該TBC10の
端子1を介してA/D(アナログ/ディジタル)変換器
2に供給される。また、このA/D変換器2には、後述
するAPC回路14からの交番信号Sfがクロックとし
て供給されている。この交番信号Sfは、上記ビデオ信
号Sc中の水平同期パルスPh及びバースト信号Sbに
同期し、かつ色搬送波周波数fcの4倍の周波数の信号
であり、したがって、当該交番信号Sfが上記A/D変
換器2にクロックとして供給されることで、上記A/D
変換器2では上記端子1を介して供給されるビデオ信号
Scが、当該ビデオ信号Scの時間軸変動を含む速度で
ディジタル信号Pcに変換される。FIG. 7 shows an example of the structure of the TBC. In the TBC 10 shown in FIG. 7, the color video signal Sc reproduced by the VTR is supplied to an A / D (analog / digital) converter 2 via a terminal 1 of the TBC 10. The A / D converter 2 is supplied with an alternating signal Sf from an APC circuit 14 described later as a clock. The alternating signal Sf is a signal synchronized with the horizontal synchronizing pulse Ph and the burst signal Sb in the video signal Sc and having a frequency four times the chrominance carrier frequency fc. The A / D is supplied to the converter 2 as a clock.
In the converter 2, the video signal Sc supplied via the terminal 1 is converted into a digital signal Pc at a speed including a time axis fluctuation of the video signal Sc.
【0004】上記ディジタル信号Pcは、メモリ3に供
給される。また、上記交番信号Sfは、アドレスジェネ
レータ15にも送られ、したがって当該アドレスジェネ
レータ15では上記交番信号Sfに基づいて上記メモリ
3の書込アドレス信号Swが形成されている。この書込
アドレス信号Swが上記メモリ3に供給される。これに
より、当該メモリ3では、上記ビデオ信号Scの時間軸
変動を含む速度でかつ上記書込アドレス信号Swの示す
アドレスに、上記ディジタル信号Pcが1サンプル毎に
順次書き込まれていく。[0006] The digital signal Pc is supplied to a memory 3. The alternation signal Sf is also sent to the address generator 15, so that the address generator 15 generates a write address signal Sw for the memory 3 based on the alternation signal Sf. The write address signal Sw is supplied to the memory 3. Thus, in the memory 3, the digital signal Pc is sequentially written for each sample at a speed including the time axis fluctuation of the video signal Sc and at the address indicated by the write address signal Sw.
【0005】また、このとき、クロックジェネレータ1
7において基準となる安定な周波数4fc及び位相のク
ロック信号Skが形成され、このクロック信号Skがア
ドレスジェネレータ18に供給される。当該アドレスジ
ェネレータ18では上記クロック信号Skに基づいて上
記メモリ3の読出アドレス信号Srが形成され、この読
出アドレス信号Srが上記メモリ3に送られる。これに
より、当該メモリ3からは上記ディジタル信号Pcが一
定の速度で読み出されるようになる。At this time, the clock generator 1
7, a reference clock signal Sk having a stable frequency 4fc and phase is formed, and this clock signal Sk is supplied to the address generator 18. In the address generator 18, a read address signal Sr for the memory 3 is formed based on the clock signal Sk, and the read address signal Sr is sent to the memory 3. Thus, the digital signal Pc is read from the memory 3 at a constant speed.
【0006】その後、このメモリ3から読み出されたデ
ィジタル信号Pcは、D/A(ディジタル/アナログ)
変換器4に供給される。当該D/A変換器4には、上記
クロック信号Skがクロックとして供給され、したがっ
て、当該D/A変換器4に供給される上記ディジタル信
号Pcは、アナログのカラービデオ信号Scに変換さ
れ、このTBC10により時間軸変動が除去されたビデ
オ信号Scとして端子5から取り出される。Thereafter, the digital signal Pc read from the memory 3 is converted into a digital / analog (D / A) signal.
It is supplied to the converter 4. The clock signal Sk is supplied to the D / A converter 4 as a clock. Therefore, the digital signal Pc supplied to the D / A converter 4 is converted into an analog color video signal Sc. The video signal Sc from which the time axis fluctuation has been removed by the TBC 10 is taken out from the terminal 5.
【0007】ここで、上記APC14からの上記交番信
号Sfは、具体的には次のようにして形成されるもので
ある。Here, the alternating signal Sf from the APC 14 is formed specifically as follows.
【0008】すなわち、上記TBC10の端子1を介し
たビデオ信号Scは、同期分離回路11にも送られ、当
該同期分離回路11でこのビデオ信号Scから水平同期
パルスPhが取り出される。That is, the video signal Sc via the terminal 1 of the TBC 10 is also sent to a sync separation circuit 11, where the horizontal sync pulse Ph is extracted from the video signal Sc.
【0009】この水平同期パルスPhは、PLL(phase
locked loop) 20の端子27に送られる。この端子2
7を介した上記水平同期パルスPhは、ジッタ検出器と
しての位相比較回路21に送られる。この位相比較回路
21は、後段の各回路22,23,24,25と共にP
LL(phase locked loop) 20を構成しているものであ
る。また、このPLL20では、VOC(voltage contr
olled oscillator;電圧制御発振器)24から自走周波
数Nfc(4fc)の発振信号Soが取り出され、当該
発振信号Soが1/N分周(1/4分周)回路25に送
られてここで水平周波数の信号に分周される。この分周
信号は上記位相比較回路21に送られ、当該位相比較回
路21で上記水平同期パルスPhとの位相比較がなさ
れ、その比較出力信号Spがローパスフィルタ22に供
給されて不要成分が除去される。このローパスフィルタ
22からの出力は、加算回路23を通じてVCO24の
制御信号として送られる。したがって、当該VCO24
からは、上記水平同期パルスPhに同期し、かつ周波数
4fcの発振信号Soが取り出される。The horizontal synchronizing pulse Ph is generated by a PLL (phase
The signal is sent to the terminal 27 of the locked loop 20. This terminal 2
The horizontal synchronizing pulse Ph via 7 is sent to a phase comparison circuit 21 as a jitter detector. This phase comparison circuit 21 is connected to the subsequent circuits 22, 23, 24, and 25 together with P
The LL (phase locked loop) 20 is formed. In this PLL 20, VOC (voltage contr
An oscillating signal So having a free-running frequency Nfc (4fc) is extracted from an olled oscillator (voltage-controlled oscillator) 24, and the oscillating signal So is sent to a 1 / N frequency dividing (quarter frequency dividing) circuit 25, where it is horizontally Divided into frequency signals. The frequency-divided signal is sent to the phase comparison circuit 21, where the phase comparison circuit 21 compares the phase with the horizontal synchronizing pulse Ph. The comparison output signal Sp is supplied to the low-pass filter 22 to remove unnecessary components. You. The output from the low-pass filter 22 is sent as a control signal of the VCO 24 through the addition circuit 23. Therefore, the VCO 24
, An oscillation signal So synchronized with the horizontal synchronization pulse Ph and having a frequency of 4fc is extracted.
【0010】この発振信号Soが、当該PLL20の端
子28を介して、上記APC回路14に送られる。この
APC回路14には、バーストゲート回路13によって
上記端子1のビデオ信号Scから取り出されたバースト
信号Sbも供給されるようになっている。なお、このA
PC回路14は、上記PLL20と同様に、例えば、V
CO出力と上記発振信号So,バースト信号Sbとの各
位相比較回路等により構成され、上記水平同期パルスP
h,バースト信号Sbに同期し、かつ周波数4fcの上
記交番信号Sfを形成するものである。The oscillation signal So is sent to the APC circuit 14 via the terminal 28 of the PLL 20. The APC circuit 14 is also supplied with a burst signal Sb extracted from the video signal Sc at the terminal 1 by the burst gate circuit 13. Note that this A
The PC circuit 14 has, for example, V
The horizontal synchronizing pulse P is composed of a phase comparison circuit of the CO output and the oscillation signal So and the burst signal Sb.
h, in synchronization with the burst signal Sb, to form the alternating signal Sf having a frequency of 4fc.
【0011】したがって、当該TBC10においては、
上記交番信号Sfによって上述したようなカラービデオ
信号Scの時間軸補正が行われている。Therefore, in the TBC 10,
The time axis correction of the color video signal Sc as described above is performed by the alternating signal Sf.
【0012】ところで、VTRにおいては回転ヘッドが
テープに当たるとき及びテープから離れるときに起こる
テープの振動によって、時間軸変動が発生する。このよ
うな時間軸変動はいわゆるインパクトエラーと呼ばれて
おり、このインパクトエラーが発生することによって再
生ビデオ信号の1水平走査時間(1H)が変わり、モニ
タ画面上で例えば縦線が曲がって見えるようになる。こ
のインパクトエラーは数kHzの周波数成分を有する周
期的なエラーである。By the way, in a VTR, a time axis fluctuation occurs due to the vibration of the tape which occurs when the rotary head hits the tape and when the head separates from the tape. Such a time axis variation is called an impact error. When the impact error occurs, one horizontal scanning time (1H) of the reproduced video signal changes, and, for example, a vertical line appears to be curved on the monitor screen. become. This impact error is a periodic error having a frequency component of several kHz.
【0013】すなわち、上記回転ヘッドのドラムが例え
ば図8に示すような構造である場合において、テープT
P上の斜め記録トラックを記録/再生ヘッドHDR/P に
よって再生し、この再生ビデオ信号を図9に示すような
モニタ画面上に表示したとすると、上記記録/再生ヘッ
ドHDR/P と他の消去ヘッドHDE やDT(ダイナミッ
クトラッキング)ヘッドHDDTのような各ヘッドとの相
対位置関係により、図9のモニタ画面のある特定の部分
が画曲がりCとなって現れる。この図9の例では、例え
ば縦線が曲がって見えるようになる。That is, when the drum of the rotary head has a structure as shown in FIG.
Play the oblique recording tracks on P by the recording / reproducing head HD R / P, assuming that display this reproduced video signal to the monitor screen as shown in FIG. 9, the recording / reproducing head HD R / P and other of the relative positional relationship between each head as the erase head HD E and DT (dynamic tracking) head HD DT, appear certain portion of the monitor screen of FIG. 9 become the image curvature C. In the example of FIG. 9, for example, a vertical line appears to be bent.
【0014】ところが、上記TBC10の上記PLL2
0の応答速度には限界があり、例えば数百Hzのように
周波数の低いジッタまでしか補正できない。しかし、上
述したようなインパクトエラーは数kHzと周波数が高
いため、このPLL20では追従できず、したがって当
該インパクトエラーを補正できない。However, the PLL 2 of the TBC 10
There is a limit to the response speed of 0, and it is possible to correct only a low frequency jitter such as several hundred Hz. However, since the frequency of the above-described impact error is as high as several kHz, the PLL 20 cannot follow the impact error and cannot correct the impact error.
【0015】そこで、上述のTBC10のPLL20に
は、上記インパクトエラーを補正するインパクトエラー
補正回路30が付加されている。このインパクトエラー
補正回路30は、インパクトエラーにフレーム相関性が
あること及び位相比較回路21の比較出力信号Spが現
在再生中のビデオ信号の位相誤差φmn(第m番目のフレ
ームの第n番目の水平ラインにおける水平同期パルスの
位相誤差φmn)を示していることに着目し、上記比較出
力信号Spを1フレーム期間毎に累積することでインパ
クトエラー成分Siを取り出し、これにより上記発振信
号Soの位相を制御してインパクトエラーの補正を可能
とするものである。Therefore, an impact error correction circuit 30 for correcting the impact error is added to the PLL 20 of the TBC 10 described above. The impact error correction circuit 30 determines that the impact error has a frame correlation, and that the comparison output signal Sp of the phase comparison circuit 21 indicates that the phase error φmn of the video signal currently being reproduced (the nth horizontal line of the mth frame) Focusing on the phase error φmn of the horizontal synchronization pulse in the line, the impact error component Si is extracted by accumulating the comparison output signal Sp for each one frame period, thereby changing the phase of the oscillation signal So. It is possible to control and correct the impact error.
【0016】すなわち、このインパクトエラー補正回路
30においては、上記PLL20の位相比較回路21か
らの比較出力信号Spが端子35を介してA/D変換器
31に供給され、当該A/D変換器31で上記水平同期
パルスPh毎に現在再生中のビデオ信号Scの位相誤差
φmnを示すディジタル信号Ppに変換される。このディ
ジタル信号Ppは累積回路32に供給され、ここで1水
平ライン毎に式(1)に示す演算が行われる。That is, in the impact error correction circuit 30, the comparison output signal Sp from the phase comparison circuit 21 of the PLL 20 is supplied to the A / D converter 31 via the terminal 35, and the A / D converter 31 Is converted into a digital signal Pp indicating the phase error φmn of the video signal Sc currently being reproduced for each horizontal synchronization pulse Ph. The digital signal Pp is supplied to the accumulating circuit 32, where the operation shown in the equation (1) is performed for each horizontal line.
【0017】 Σm,n =aΣm-1,n +φmn ・・・・・・(1)Σm, n = aΣm-1, n + φmn (1)
【0018】ただし、この式(1)において、式中Σm,
n は第m番目のフレームまでの第n番目の水平ラインに
ついての累積値であり、式中aは0<a<1の定数で例
えばa=31/32である。However, in this equation (1), Σm,
n is an accumulated value for the n-th horizontal line up to the m-th frame, where a is a constant of 0 <a <1 and, for example, a = 31/32.
【0019】この場合、上記値Σm,n は、上記累積回路
32のメモリの値nに対応するアドレスに書き込まれ、
次のフレーム期間に値Σm-1,n として読み出される。In this case, the value Σm, n is written to an address corresponding to the value n in the memory of the accumulation circuit 32,
It is read out as the value Σm-1, n in the next frame period.
【0020】そして、上記累積回路32からは、現在再
生中のビデオ信号Scについてのインパクトエラー成分
として値Σm,n-1 が取り出され、これがD/A変換器3
4に供給されてアナログのインパクトエラー成分Siに
変換される。このインパクトエラー成分Siが端子36
を介して上記PLL20の上記加算回路23に送られ、
この加算回路23を通じてVCO24への制御信号とし
て供給される。From the accumulating circuit 32, a value Σm, n-1 is taken out as an impact error component of the video signal Sc being reproduced at present, and this is taken as the D / A converter 3
4 to be converted into an analog impact error component Si. This impact error component Si is
Is sent to the addition circuit 23 of the PLL 20 via
The signal is supplied as a control signal to the VCO 24 through the addition circuit 23.
【0021】これにより、上記TBC10ではインパク
トエラーによる時間軸変動も補正されるようになる。As a result, the TBC 10 also corrects the time axis fluctuation due to the impact error.
【0022】なお、上記累積回路32におけるインパク
トエラー成分の累積は、具体的には図10のような構成
により実現されている。すなわち、この図10におい
て、累積回路32の端子300には、上記A/D変換器
31からのディジタル信号Ppが供給され、このディジ
タル信号Ppが加算回路301を介してメモリ302へ
1ライン毎に書き込まれる。このメモリ302から読み
出された1ライン毎のディジタル信号Ppは、アンプ3
04によりa倍(=31/32)のレベルとされてか
ら、加算回路301に送られる。すなわち、この累積回
路32では、ビデオ信号の各ライン毎にディジタルフィ
ルタをかけることで、インパクトエラー成分のみを抽出
するようにしている。The accumulation of the impact error component in the accumulation circuit 32 is specifically realized by the configuration shown in FIG. That is, in FIG. 10, a digital signal Pp from the A / D converter 31 is supplied to a terminal 300 of the accumulating circuit 32, and the digital signal Pp is supplied to the memory 302 via the adding circuit 301 line by line. Written. The digital signal Pp for each line read from the memory 302 is supplied to the amplifier 3
After the level is set to a-times (= 31/32) by 04, the level is sent to the adding circuit 301. That is, the accumulation circuit 32 extracts only the impact error component by applying a digital filter to each line of the video signal.
【0023】[0023]
【発明が解決しようとする課題】上述したように、上記
インパクトエラー成分Siの検出は、上記TBC10の
上記PLL20の位相比較回路(ジッタ検出器)21か
ら得られるジッタを各ライン毎に累積保持することによ
り行っている。すなわち、上記TBC10では、当該イ
ンパクトエラー補正回路30において検出したインパク
トエラー成分Siを、PLL20の加算回路23で各ラ
イン毎に足し込むフィードフォワードループを構成する
ことで、当該インパクトエラーの補正を行うようにして
いる。As described above, in detecting the impact error component Si, the jitter obtained from the phase comparison circuit (jitter detector) 21 of the PLL 20 of the TBC 10 is accumulated and held for each line. By doing that. That is, in the TBC 10, the impact error component Si detected by the impact error correction circuit 30 is configured for each line by the addition circuit 23 of the PLL 20 for each line so that the impact error is corrected. I have to.
【0024】ここで、従来は、上述のように、あるライ
ンのインパクトエラーを1フレーム進んだ同一ラインに
足し込むようにしているため、1フレーム分のディレイ
を行うようにしている。すなわち、例えば、NTSC方
式のようなシステム(以下525/60システムとす
る)場合のノーマル再生時のライン数は例えば525ラ
インと決まっており、また例えばPAL方式のようなシ
ステム(以下625/50システムとする)の場合のノ
ーマル再生時のライン数は625ラインと決まっている
ため、上記図10のメモリ302における各ラインのイ
ンパクトエラー成分の読み出しのタイミングは、1フレ
ームの固定ディレイを持たせればよい。言い換えれば、
図11に示すように、サンプルホールドの1H(H;水
平走査期間)とフィルタ演算の1Hを引くと、上記メモ
リ302としては、書き込んだデータを上記525/6
0システムの場合523H後、また625/50システ
ムの場合623H後にリードすればよいことになる。Here, conventionally, as described above, the impact error of a certain line is added to the same line advanced by one frame, so that a delay of one frame is performed. That is, for example, the number of lines during normal reproduction in a system such as the NTSC system (hereinafter referred to as a 525/60 system) is determined to be, for example, 525, and a system such as the PAL system (hereinafter, a 625/50 system) is used. In this case, the number of lines at the time of normal reproduction is determined to be 625 lines. Therefore, the timing of reading the impact error component of each line in the memory 302 in FIG. 10 may have a fixed delay of one frame. . In other words,
As shown in FIG. 11, when 1H (H: horizontal scanning period) of the sample hold is subtracted from 1H of the filter operation, the written data is stored in the memory 302 as the 525/6.
In the case of the 0 system, it is sufficient to read after 523H, and in the case of the 625/50 system, it is necessary to read after 623H.
【0025】ところが、例えば、DT(ダイナミックト
ラッキング)ヘッドによる変速再生時には、ヘッドのト
レース状態が変わるため、再生ビデオ信号の等価ライン
数が変化することになり、1フレームディレイすなわち
例えば上記525/60システムでは525ラインのデ
ィレイで同一ラインの上記インパクトエラー成分の足し
込みを行うことができず、同じく、例えば上記625/
50システムでは625ラインのディレイで同一ライン
の上記インパクトエラー成分の足し込みを行うことがで
きない。However, for example, during variable speed reproduction by a DT (dynamic tracking) head, the trace state of the head changes, so that the number of equivalent lines of the reproduced video signal changes. Cannot add the above-mentioned impact error component of the same line with a delay of 525 lines.
In the 50 system, the impact error component of the same line cannot be added with a delay of 625 lines.
【0026】すなわち例えば、DTヘッドによる変速再
生時のヘッドトレースの様子を示す図12から判るよう
に、ノーマル再生時のヘッドの走査軌跡HSN と例えば
×2倍速再生時のヘッドの走査軌跡HS2 とを比較する
と、上記×2倍速再生時の方が上記ノーマル再生時より
も長くなる。言い換えれば、見かけ上、上記×2倍速再
生時の方がノーマル再生時よりもトラックパターンが長
くなっている。したがって、このような場合、ラインが
欠落する分だけ、等価的にライン数は減少するようにな
る。また、例えばスチル再生時のヘッドの走査軌跡HS
S と上記ノーマル再生時のヘッドの走査軌跡HSN とを
比較すると、上記スチル速再生時の方が上記ノーマル再
生時よりも短くなる。言い換えれば、見かけ上、上記ス
チル再生時の方がノーマル再生時よりもトラックパター
ンが短くなっている。したがって、このような場合、信
号が足りない分だけ、等価的にライン数は増加するよう
になる。That is, for example, as can be seen from FIG. 12 showing the state of head tracing at the time of variable speed reproduction by the DT head, the scanning locus HS N of the head at the time of normal reproduction and the scanning locus HS 2 of the head at the time of, for example, × 2 speed reproduction. Comparing with the above, the time at the time of × 2 speed reproduction is longer than that at the time of normal reproduction. In other words, the track pattern is apparently longer at the time of × 2 speed reproduction than at the time of normal reproduction. Therefore, in such a case, the number of lines is equivalently reduced by the amount of missing lines. Also, for example, the scanning locus HS of the head during still reproduction
When S is compared with the scanning locus HS N of the head during the normal reproduction, the time at the still speed reproduction is shorter than that at the normal reproduction. In other words, the track pattern is apparently shorter during the still reproduction than during the normal reproduction. Therefore, in such a case, the number of lines equivalently increases as much as the signal is insufficient.
【0027】また、例えば、回転ヘッドのドラムの径が
異なっても互換再生が可能なシステムの場合もヘッドの
トレース状態が変わる。このため、当該ドラム径の異な
るVTRにおける互換再生の場合は、上述同様の理由か
ら、例えばノーマル再生であっても上記インパクトエラ
ーの補正が不可能となる。Also, for example, in the case of a system capable of compatible reproduction even if the diameter of the drum of the rotary head is different, the trace state of the head changes. For this reason, in the case of compatible reproduction in VTRs having different drum diameters, for the same reason as described above, it is impossible to correct the impact error even in normal reproduction, for example.
【0028】すなわち、例えばあるドラム径の回転ヘッ
ドAで記録がなされたテープを当該回転ヘッドAのドラ
ム径よりも大きなドラム径の回転ヘッドBを用いて再生
できるような互換再生が可能なシステムにおいて、当該
回転ヘッドAで記録されたテープを上記回転ヘッドBで
再生する場合は、当該テープとヘッドとの相対速度が速
くなり、当該回転ヘッドBから再生される信号は見かけ
上時間圧縮されたものとなる。したがって、この場合、
時間圧縮された分だけライン数は増加するようになる。
逆に、上記回転ヘッドBで記録がなされたテープをドラ
ム径の小さい回転ヘッドAで再生できるような互換再生
が可能なシステムにおいて、当該回転ヘッドBで記録さ
れたテープを上記回転ヘッドAで再生する場合、当該テ
ープとヘッドとの相対速度が遅くなり、当該回転ヘッド
Aから再生される信号は見かけ上時間伸張されたものと
なる。したがって、この場合、時間伸張された分だけラ
イン数は減少するようになる。That is, in a system capable of compatible reproduction, for example, a tape recorded with a rotary head A having a certain drum diameter can be reproduced by using a rotary head B having a drum diameter larger than the drum diameter of the rotary head A. When the tape recorded by the rotary head A is reproduced by the rotary head B, the relative speed between the tape and the head increases, and the signal reproduced from the rotary head B is apparently time-compressed. Becomes So, in this case,
The number of lines increases by the amount of time compression.
Conversely, in a system capable of compatible reproduction such that the tape recorded by the rotary head B can be reproduced by the rotary head A having a small drum diameter, the tape recorded by the rotary head B is reproduced by the rotary head A. In this case, the relative speed between the tape and the head is reduced, and the signal reproduced from the rotary head A is apparently expanded in time. Therefore, in this case, the number of lines is reduced by the lengthened time.
【0029】これらのことから、上述したような上記メ
モリ302にデータを書き込んでから固定ライン数分デ
ィレイさせて読み出すという従来の方式では、ライン数
が変化する状態に対応することができず、したがって、
従来は、上記インパクトエラーの補正をノーマル再生時
にのみ限定しなければならなかったり、インパクトエラ
ー補正ができなくなっていたりしていた。From the above, the conventional method of writing data in the memory 302 and then reading the data with a delay of a fixed number of lines as described above cannot cope with a state in which the number of lines changes, and ,
Conventionally, the correction of the impact error has to be limited only at the time of normal reproduction, or the impact error cannot be corrected.
【0030】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、DTヘッドによる変速再生
時や、異なるドラム径での互換再生のような場合であっ
ても、インパクトエラーを補正することのできるインパ
クトエラー補正回路すなわち時間軸変動補正回路を提供
することを目的とするものである。Therefore, the present invention has been proposed in view of the above-described circumstances, and has an impact error even when performing variable speed reproduction with a DT head or compatible reproduction with different drum diameters. It is an object of the present invention to provide an impact error correction circuit, that is, a time axis fluctuation correction circuit, which can correct the above.
【0031】[0031]
【課題を解決するための手段】本発明の時間軸変動補正
回路は、上述の目的を達成するために提案されたもので
あり、少なくとも第1の同期信号と当該第1の同期信号
間を細分化する第2の同期信号とを含む入力信号中に含
まれる一定周期で発生する時間軸変動を補正する時間軸
変動補正回路であって、上記入力信号の上記第2の同期
信号単位で時間軸変動成分を累積するメモリと、上記第
2の同期信号単位でカウントを行いこのカウント値に基
づいて上記メモリのアドレスを発生するアドレス発生手
段と、上記第1の同期信号に応じたタイミングに基づい
て上記アドレス発生手段から発生する上記メモリのアド
レスを上記第1の同期信号間の上記第2の同期信号の順
序に応じた単位番号と対応させる手段とを有すること
で、上記一定周期で発生する時間軸変動成分のみを上記
メモリに累積するようにしたものであり、さらに、上記
第1の同期信号間の上記第2の同期信号の順序に応じた
単位番号が、上記第1の同期信号に基づいて予め決定さ
れる所定の単位番号と一致するタイミングを検出する検
出手段と、上記検出手段で検出したタイミングが上記第
1の同期信号に基づいて予め決定される所定の単位番号
のタイミングよりも前となるときには当該検出手段で検
出したタイミングで上記アドレス発生手段からの上記メ
モリへのアドレス出力を停止した後、上記第1の同期信
号のタイミングで当該アドレス発生手段からの上記メモ
リへのアドレス出力を再開し、一方、上記検出手段で検
出したタイミングが上記第1の同期信号に基づいて予め
決定される所定の単位番号のタイミングよりも後となる
ときには上記第1の同期信号のタイミングで上記アドレ
ス発生手段からの上記メモリへのアドレスを上記所定の
単位番号に対応するアドレスにプリセットする制御手段
とを有するものである。SUMMARY OF THE INVENTION A time axis fluctuation correction circuit according to the present invention has been proposed to achieve the above-mentioned object, and at least a first synchronization signal and a first synchronization signal are subdivided. A time axis fluctuation correction circuit for correcting a time axis fluctuation occurring at a fixed period included in an input signal including a second synchronization signal to be converted, wherein the time axis fluctuation is corrected in units of the second synchronization signal of the input signal. A memory for accumulating the fluctuation component, an address generating means for counting in units of the second synchronization signal and generating an address of the memory based on the count value, and a timing in accordance with the first synchronization signal Means for associating an address of the memory generated by the address generating means with a unit number corresponding to an order of the second synchronization signal between the first synchronization signals, Only the generated time-axis fluctuation component is accumulated in the memory, and a unit number corresponding to the order of the second synchronization signal between the first synchronization signals is stored in the first synchronization signal. Detecting means for detecting a timing coincident with a predetermined unit number determined in advance based on a signal; and timing of the predetermined unit number determined in advance by the detecting means based on the first synchronization signal If it is earlier than this, after the output of the address from the address generation means to the memory is stopped at the timing detected by the detection means, the output from the address generation means to the memory at the timing of the first synchronization signal is stopped. The address output is restarted, and the timing detected by the detection means is a timing of a predetermined unit number determined in advance based on the first synchronization signal. When the later than are those having a control unit for presetting the address to the memory from the address generating means at a timing of the first synchronization signal to the address corresponding to the predetermined unit number.
【0032】[0032]
【0033】さらに、本発明の時間軸変動補正回路は、
少なくとも上記入力信号の上記第1の同期信号と第2の
同期信号とに基づいて上記アドレス発生手段からの上記
メモリのアドレスを上記第1の同期信号間の上記第2の
同期信号の順序に応じた単位番号と対応させる制御を行
うアドレス制御手段を有してなるものとすることも可能
である。Further, the time axis fluctuation correction circuit of the present invention
Based on at least the first synchronization signal and the second synchronization signal of the input signal, the address of the memory from the address generating means is determined according to the order of the second synchronization signal between the first synchronization signals. It is also possible to have address control means for performing control to correspond to the unit number.
【0034】すなわち、本発明の時間軸変動補正回路
は、少なくとも垂直同期信号と水平同期信号とを含む入
力ビデオ信号中に含まれる一定周期毎に発生するインパ
クトエラーを補正するインパクトエラー補正回路であっ
て、上記入力ビデオ信号の水平ライン毎のジッタ成分を
累積するメモリと、上記水平ライン毎にカウントを行い
このカウント値に基づいて上記メモリのアドレスを発生
するアドレス発生手段とを有し、上記垂直同期信号に基
づいて上記アドレス発生手段からの上記メモリのアドレ
スを上記水平ラインのライン番号と対応させる制御を行
うことで、上記一定周期で発生するインパクトエラー成
分のみを上記メモリに累積するようにしたものである。That is, the time axis fluctuation correction circuit according to the present invention is an impact error correction circuit that corrects an impact error occurring at regular intervals included in an input video signal including at least a vertical synchronizing signal and a horizontal synchronizing signal. A memory for accumulating a jitter component for each horizontal line of the input video signal; and address generating means for counting each horizontal line and generating an address of the memory based on the count value. By controlling the address of the memory from the address generating means to correspond to the line number of the horizontal line based on the synchronization signal, only the impact error component generated in the fixed cycle is accumulated in the memory. Things.
【0035】また、このインパクトエラー補正回路は、
上記アドレス発生手段からのアドレスをカウントするこ
とで上記入力ビデオ信号の水平ラインのライン番号が上
記垂直同期信号に基づいて予め決定される所定のライン
番号となるタイミングを検出する検出手段と、上記検出
手段で検出したタイミングが上記垂直同期信号に基づい
て予め決定される所定のライン番号のタイミングよりも
前となるときには当該検出手段で検出したタイミングで
上記アドレス発生手段でのカウントを停止した後上記垂
直同期信号のタイミングで当該アドレス発生手段でのカ
ウントを再開し、上記検出手段で検出したタイミングが
上記垂直同期信号に基づいて予め決定される所定のライ
ン番号のタイミングよりも後となるときには上記垂直同
期信号のタイミングで上記アドレス発生手段のアドレス
を上記所定のライン番号に対応するアドレスにプリセッ
トする制御手段とを有してなることで、上記垂直同期信
号に基づいて上記アドレス発生手段からの上記メモリの
アドレスを上記水平ラインのライン番号と対応させるよ
うにしている。Further, this impact error correction circuit
Detecting means for detecting a timing at which a line number of a horizontal line of the input video signal becomes a predetermined line number determined in advance based on the vertical synchronization signal by counting addresses from the address generating means; When the timing detected by the means is earlier than the timing of the predetermined line number predetermined based on the vertical synchronization signal, the counting by the address generation means is stopped at the timing detected by the detection means, and then the vertical The counting by the address generation means is restarted at the timing of the synchronization signal, and when the timing detected by the detection means is later than the timing of the predetermined line number predetermined based on the vertical synchronization signal, the vertical synchronization is performed. At the timing of the signal, the address of the address generating means is changed to the predetermined line. Control means for presetting to an address corresponding to a number, so that an address of the memory from the address generating means is made to correspond to a line number of the horizontal line based on the vertical synchronization signal. .
【0036】さらに、このインパクトエラー補正回路
は、少なくとも上記入力ビデオ信号の垂直同期信号と上
記水平同期信号とに基づいて上記アドレス発生手段から
の上記メモリのアドレスを上記水平ラインのライン番号
と対応させる制御を行うアドレス制御手段を有してなる
ものとすることも可能である。Further, the impact error correction circuit makes the address of the memory from the address generating means correspond to the line number of the horizontal line based on at least the vertical synchronization signal and the horizontal synchronization signal of the input video signal. It is also possible to have address control means for performing control.
【0037】言い換えれば、上記インパクトエラー補正
回路は、インパクトエラーを保持するメモリのアドレス
を垂直同期単位でコントロールすることにより、従来ノ
ーマル再生画のみで動作していたインパクトエラーの補
正を例えば2倍速,3倍速のような位相ロックしたDT
再生時に可能とすると共に、やドラム径の異なる機種に
よる互換再生時にもインパクトエラーの補正を可能とす
るものである。In other words, the above-described impact error correction circuit controls the address of the memory holding the impact error in units of vertical synchronization, thereby correcting the impact error that has conventionally been operated only with the normal reproduced image, for example, at twice the speed. Phase locked DT like 3x speed
In addition to being possible at the time of reproduction, it is also possible to correct an impact error at the time of compatible reproduction by a model having a different drum diameter.
【0038】[0038]
【作用】本発明によれば、第2の同期信号は第1の同期
信号間を細分化したものであるため、第1の同期信号間
の第2の同期信号の数は決まったものとなるはずであ
る。また、第1の同期信号間の各第2の同期信号単位の
各時間軸変動成分を、メモリの各アドレスにそれぞれ対
応させて累積記憶させれば、一定周期で発生する時間軸
変動成分のみが大きな値となってメモリに累積されるよ
うになる。したがって、第1の同期信号間の第2の同期
信号の数が増減したとしても、第1の同期信号のタイミ
ングに基づいてメモリへのアドレスを第1の同期信号間
の第2の同期信号の順序に応じた単位番号と合わせるよ
うにすれば、一定周期で発生する時間軸変動成分のみを
取り出すことができるようになる。According to the present invention, since the second synchronization signal is obtained by subdividing the first synchronization signal, the number of the second synchronization signals between the first synchronization signals is fixed. Should be. Also, if the time-axis fluctuation components of each second synchronization signal unit between the first synchronization signals are accumulated and stored in correspondence with each address of the memory, only the time-axis fluctuation components that occur at a fixed period are obtained. A large value is accumulated in the memory. Therefore, even if the number of the second synchronization signals between the first synchronization signals increases or decreases, the address to the memory is determined based on the timing of the first synchronization signals. By combining with a unit number corresponding to the order, it becomes possible to extract only a time-axis fluctuation component generated at a constant cycle.
【0039】[0039]
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0040】本発明の時間軸変動補正回路の一実施例の
構成を図1に示す。本実施例では、時間軸変動補正回路
として例えば前述したTBCに適用されるようなインパ
クトエラー補正回路を例に挙げている。また、本実施例
では、例えば、前述したNTSC方式のようにライン数
が525ライン(525/60システム)や、PAL方
式のようにライン数が625ライン(625/50のシ
ステム)のいずれにも対応できるものである。FIG. 1 shows the configuration of one embodiment of the time axis fluctuation correction circuit of the present invention. In the present embodiment, an impact error correction circuit applied to, for example, the above-described TBC is described as an example of the time axis fluctuation correction circuit. In the present embodiment, for example, the number of lines is 525 (525/60 system) as in the above-described NTSC system, and the number of lines is 625 (625/50 system) as in the PAL system. It can respond.
【0041】本実施例のインパクトエラー補正回路は、
図1に示すように、少なくとも第1の同期信号である垂
直同期信号と第2の同期信号である水平同期信号とを含
む入力ビデオ信号中に含まれる一定周期で発生する時間
軸変動(例えば前述したインパクトエラー)を補正する
ものであって、上記入力ビデオ信号の水平ライン単位の
時間軸変動成分としてのジッタを累積するメモリ60
と、上記水平ライン毎にカウントを行いこのカウント値
に基づいて上記メモリ60のアドレスを発生するアドレ
ス発生手段であるアドレスカウンタ50とを有し、上記
垂直同期信号に応じたタイミングに基づいて上記アドレ
スカウンタ50からの上記メモリ60へのアドレスを上
記水平ラインのライン番号(垂直同期信号間の水平同期
信号の順序に応じたライン番号)と対応させるように制
御することで、上記インパクトエラー成分のみを上記メ
モリ60に累積するようにしたものである。The impact error correction circuit of the present embodiment
As shown in FIG. 1, a time axis fluctuation occurring at a constant period included in an input video signal including at least a vertical synchronization signal as a first synchronization signal and a horizontal synchronization signal as a second synchronization signal (for example, as described above) And a memory 60 for accumulating jitter as a time axis fluctuation component of the input video signal in units of horizontal lines.
And an address counter 50 which is an address generating means for counting the number of each horizontal line and generating an address of the memory 60 based on the count value. The address counter 50 is provided based on a timing corresponding to the vertical synchronization signal. By controlling the address from the counter 50 to the memory 60 so as to correspond to the line number of the horizontal line (the line number corresponding to the order of the horizontal synchronization signal between the vertical synchronization signals), only the impact error component is reduced. The data is accumulated in the memory 60.
【0042】当該図1において、端子42には例えば前
述した図10の加算回路301を介したディジタル信号
Ppが書き込み信号として供給され、端子43からは上
記メモリ60から読み出されたディジタル信号Ppが出
力される。すなわち、本実施例の上記メモリ60は前述
した図10のメモリ302と対応しており、したがっ
て、図示は省略しているが、本実施例のメモリ60に
は、前述した図10のような加算回路やアンプ等が接続
され、これらによりインパクトエラー成分の累積演算回
路が構成されている。In FIG. 1, for example, a digital signal Pp via the adder circuit 301 shown in FIG. 10 is supplied as a write signal to a terminal 42, and a digital signal Pp read from the memory 60 is supplied from a terminal 43. Is output. That is, the memory 60 of the present embodiment corresponds to the memory 302 of FIG. 10 described above, and therefore, although not shown, the memory 60 of the present embodiment has A circuit, an amplifier, and the like are connected, and these constitute an accumulative operation circuit for an impact error component.
【0043】また、上記インパクトエラー成分を検出し
て保持する上記メモリ60は、例えば1フレーム分の容
量があり、各水平ライン毎のジッタ(エラー成分)すな
わち前記水平同期パルスPh毎に現在再生中のビデオ信
号Scの位相誤差φmnを示すディジタル信号Ppを保持
するようになされている。The memory 60 for detecting and holding the impact error component has a capacity of, for example, one frame, and is currently reproducing the jitter (error component) of each horizontal line, that is, the horizontal synchronization pulse Ph. The digital signal Pp indicating the phase error φmn of the video signal Sc is held.
【0044】ここで、本実施例では、水平ライン数が増
減しても必要な水平ラインはビデオ信号の垂直同期信号
からある決まったライン数までであることに着目して、
上記メモリ60のアドレスを上記垂直同期信号に応じて
コントロールするようにしている。すなわち、本実施例
においては、テープ上の斜め記録トラックの先頭部分に
ある垂直同期信号に着目して、フィールド毎に垂直同期
信号のタイミングで上記メモリ60の書き込みと読み出
しのアドレスをコントロールするようにしている。具体
的にいうと、1フレームを2つのフィールド(例えば奇
数フィールドと偶数フィールド)に分割し、水平ライン
数を例えば525/60システムでは263ライン(奇
数フィールド)と262ライン(偶数フィールド)で、
また例えば625/50システムでは313ライン(奇
数フィールド)と312ライン(偶数フィールド)で上
記メモリ60のアドレスをコントロールするようにして
いる。Here, in this embodiment, focusing on the fact that even if the number of horizontal lines increases or decreases, the necessary horizontal lines are from the vertical synchronizing signal of the video signal to a certain number of lines.
The address of the memory 60 is controlled according to the vertical synchronization signal. That is, in this embodiment, the write and read addresses of the memory 60 are controlled at the timing of the vertical synchronization signal for each field, focusing on the vertical synchronization signal at the head of the diagonal recording track on the tape. ing. Specifically, one frame is divided into two fields (for example, an odd field and an even field), and the number of horizontal lines is, for example, 263 lines (odd field) and 262 lines (even field) in a 525/60 system.
For example, in a 625/50 system, the address of the memory 60 is controlled by 313 lines (odd field) and 312 lines (even field).
【0045】本実施例ではこの垂直同期信号のタイミン
グに応じた上記メモリ60のアドレスのコントロール
を、以下に述べる構成により実現している。In this embodiment, the control of the address of the memory 60 according to the timing of the vertical synchronizing signal is realized by the following configuration.
【0046】再び図1に戻って、端子41には上記水平
同期信号のタイミングに応じて形成される水平タイミン
グ信号THが供給され、端子44には垂直同期信号のタ
イミングに応じて形成される垂直タイミング信号TV
が、端子45には奇数フィールドと偶数フィールドを示
すO/E信号が供給されるようになっている。Returning to FIG. 1, a terminal 41 is supplied with a horizontal timing signal TH formed in accordance with the timing of the horizontal synchronizing signal, and a terminal 44 is supplied with a vertical timing signal formed in accordance with the timing of the vertical synchronizing signal. Timing signal TV
However, the terminal 45 is supplied with an O / E signal indicating an odd field and an even field.
【0047】ここで、上記アドレスカウンタ50は、上
記端子1を介して供給される上記水平タイミング信号T
Hをカウントすることで、上記メモリ60のアドレスを
形成し、当該メモリ60に送る。また、このアドレスカ
ウント50からのアドレスは、制御部70にも送られ
る。Here, the address counter 50 receives the horizontal timing signal T supplied through the terminal 1.
By counting H, an address of the memory 60 is formed and sent to the memory 60. The address from the address count 50 is also sent to the control unit 70.
【0048】この制御部70は、上記端子44を介して
供給される上記垂直タイミング信号TVと上記端子44
を介して供給される上記O/E信号とに基づいて、上記
メモリ60へのアドレスを上記水平ラインのライン番号
と対応させるように上記アドレスカウンタ50を制御す
るものである。The control unit 70 is connected to the vertical timing signal TV supplied through the terminal 44 and the terminal 44.
The address counter 50 is controlled so that an address to the memory 60 is made to correspond to a line number of the horizontal line based on the O / E signal supplied through the O / E signal.
【0049】すなわち、この制御部70においては、上
記アドレスカウンタ50からのアドレスをカウントする
ことで上記水平ラインのライン番号が上記垂直同期信号
に基づいて予め決定される所定のライン番号nとなるタ
イミングを検出し、この検出したタイミングが上記垂直
同期信号に基づいて予め決定される所定のライン番号n
の本来のタイミングよりも前となるときには当該検出し
たタイミングで上記アドレスカウンタ50でのカウント
動作を停止させた(ディセーブル)後上記垂直同期信号
のタイミングで当該アドレスカウンタ50でのカウント
動作を再開させ(イネーブル)、上記検出したタイミン
グが上記垂直同期信号に基づいて予め決定される所定の
ライン番号nの本来のタイミングよりも後となるときに
は上記垂直同期信号のタイミングで上記アドレスカウン
タ50のアドレスを上記所定のライン番号nに対応する
アドレスにプリセットするものである。That is, the control unit 70 counts the address from the address counter 50, so that the line number of the horizontal line becomes a predetermined line number n determined in advance based on the vertical synchronization signal. And the detected timing is a predetermined line number n determined in advance based on the vertical synchronization signal.
When the timing is earlier than the original timing, the counting operation of the address counter 50 is stopped (disabled) at the detected timing, and then the counting operation of the address counter 50 is restarted at the timing of the vertical synchronization signal. (Enable) When the detected timing is later than the original timing of the predetermined line number n determined in advance based on the vertical synchronization signal, the address of the address counter 50 is changed at the timing of the vertical synchronization signal. This is to preset to an address corresponding to a predetermined line number n.
【0050】より具体的に説明すると、この図1の上記
制御部70は図2に示すような構成となされている。な
お、この図2において図1と同じ構成要素には同一の指
示符号を付している。More specifically, the control section 70 of FIG. 1 has a configuration as shown in FIG. In FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals.
【0051】この図2において、本実施例のインパクト
エラー補正回路の上記制御部70は、検出ブロック71
と判定制御ブロック72とから構成されている。In FIG. 2, the control unit 70 of the impact error correction circuit of this embodiment includes a detection block 71
And a determination control block 72.
【0052】上記検出ブロック71は、上記アドレスカ
ウンタ50からのアドレスをカウントすることで上記入
力ビデオ信号の水平ラインのライン番号が上記垂直同期
信号に基づいて予め決定される所定のライン番号となる
タイミングを検出するものである。具体的に言うと、例
えば上記525/60システムの場合において、上記端
子45を介して供給されるO/E信号が奇数フィールド
を示している時には上記アドレスカウンタ50からのア
ドレスのカウント値が例えば値263となるタイミング
を検出し、上記O/E信号が偶数フィールドを示してい
る時には上記アドレスカウンタ50からのアドレスのカ
ウント値が値262となるタイミングを検出するもので
ある。言い換えると、上記O/E信号が奇数フィールド
を示している時には上記垂直同期信号に基づいて予め決
定される所定のライン番号を例えばライン番号263と
して上記アドレスカウンタ50からのアドレスが当該ラ
イン番号263を示すようになるタイミングを検出し、
また、上記O/E信号が偶数フィールドを示している時
には上記所定のライン番号を例えばライン番号525と
して上記アドレスカウンタ50からのアドレスが当該ラ
イン番号525を示すようになるタイミングを検出す
る。更に、例えば上記625/50システムの場合にお
いて、上記O/E信号が奇数フィールドを示している時
には上記アドレスカウンタ50からのアドレスのカウン
ト値が例えば値313となるタイミングを検出し、上記
O/E信号が偶数フィールドを示している時には上記ア
ドレスカウンタ50からのアドレスのカウント値が値6
25となるタイミングを検出するものである。言い換え
ると、上記O/E信号が奇数フィールドを示している時
には上記所定のライン番号を例えばライン番号313と
して上記アドレスがこのライン番号313を示すように
なるタイミングを検出し、上記O/E信号が偶数フィー
ルドを示している時には上記所定のライン番号を例えば
ライン番号625として上記アドレスがこのライン番号
625を示すようになるタイミングを検出する。The detection block 71 counts the address from the address counter 50 so that the line number of the horizontal line of the input video signal becomes a predetermined line number determined in advance based on the vertical synchronization signal. Is to be detected. Specifically, for example, in the case of the 525/60 system, when the O / E signal supplied via the terminal 45 indicates an odd field, the count value of the address from the address counter 50 is, for example, a value. When the O / E signal indicates an even field, the timing at which the count value of the address from the address counter 50 becomes 262 is detected. In other words, when the O / E signal indicates an odd field, a predetermined line number determined in advance based on the vertical synchronization signal is, for example, a line number 263, and the address from the address counter 50 is the line number 263. Detect when it becomes
When the O / E signal indicates an even field, the predetermined line number is set to, for example, the line number 525, and the timing at which the address from the address counter 50 indicates the line number 525 is detected. Further, for example, in the case of the 625/50 system, when the O / E signal indicates an odd field, the timing at which the address count value from the address counter 50 becomes, for example, the value 313 is detected, and the O / E When the signal indicates an even field, the count value of the address from the address counter 50 is 6
25 is to be detected. In other words, when the O / E signal indicates an odd field, the predetermined line number is set to, for example, the line number 313, and the timing at which the address indicates the line number 313 is detected. When an even field is indicated, the predetermined line number is set to, for example, the line number 625, and the timing at which the address indicates the line number 625 is detected.
【0053】この検出ブロック71の出力は、上記判定
制御ブロック72に送られる。この判定制御ブロック7
2は、上記検出ブロック71で検出したタイミングに基
づいて、上記アドレスカウンタ50のイネーブル/ディ
セーブル及びプリセットを行うものである。具体的に言
うと、例えば上記525/60システムの場合におい
て、この判定制御ブロック72は、上記検出ブロック7
1で検出したタイミングが上記垂直同期信号に基づいて
決定される所定のライン番号(例えば上記奇数フィール
ドの時にはライン番号263で、上記偶数フィールドの
時にはライン番号525)の本来のタイミングよりも前
となるときには当該検出ブロック71で検出したタイミ
ングで上記アドレスカウンタ50でのカウント動作をデ
ィセーブルした後上記垂直同期信号のタイミングで当該
アドレスカウンタ50でのカウントをイネーブルする。
すなわち、当該判定制御ブロック72は、奇数フィール
ドの場合、上記アドレスカウンタ50からのアドレスが
ライン番号263に対応するアドレスとなった時に当該
アドレスカウンタ50をディセーブルし、その後上記垂
直タイミング信号TVで上記アドレスカウンタ50をイ
ネーブルしてカウントを再開してライン番号264に対
応するアドレスから出力させ、偶数フィールドの場合、
アドレスがライン番号525に対応するアドレスとなっ
た時にディセーブルし、その後垂直タイミング信号TV
でイネーブルしてライン番号1に対応するアドレスから
出力させる。The output of the detection block 71 is sent to the judgment control block 72. This judgment control block 7
Reference numeral 2 denotes enabling / disabling and presetting of the address counter 50 based on the timing detected by the detection block 71. Specifically, for example, in the case of the 525/60 system, the determination control block 72
The timing detected at 1 is earlier than the original timing of a predetermined line number (for example, the line number 263 for the odd field and the line number 525 for the even field) determined based on the vertical synchronization signal. In some cases, the counting operation by the address counter 50 is disabled at the timing detected by the detection block 71, and then the counting by the address counter 50 is enabled at the timing of the vertical synchronization signal.
That is, in the case of an odd field, the determination control block 72 disables the address counter 50 when the address from the address counter 50 becomes an address corresponding to the line number 263, and then disables the address counter 50 with the vertical timing signal TV. The address counter 50 is enabled and counting is restarted to output from the address corresponding to the line number 264. In the case of an even field,
Disable when the address becomes the address corresponding to the line number 525, and then disable the vertical timing signal TV.
And output from the address corresponding to the line number 1.
【0054】さらに、この判定制御ブロック72は、上
記525/60システムの場合において、上記検出ブロ
ック71で検出したタイミングが上記垂直同期信号に基
づいて予め決定される所定のライン番号(例えば上記奇
数フィールドの時にはライン番号263で、上記偶数フ
ィールドの時にはライン番号525)の本来のタイミン
グよりも後となるときには上記垂直同期信号のタイミン
グで上記アドレスカウンタ50のアドレスを上記所定の
ライン番号(263/525)に対応するアドレスにプ
リセットする。すなわち、当該判定制御ブロック72
は、奇数フィールドの場合、上記垂直タイミング信号T
Vで上記アドレスカウンタ50をプリセットして当該ア
ドレスカウンタ50からライン番号264に対応するア
ドレスを出力させ、偶数フィールドの場合、上記垂直タ
イミング信号TVに応じたプリセットにより上記アドレ
スカウンタ50からライン番号1に対応するアドレスを
出力させる。Further, in the case of the 525/60 system, the determination control block 72 determines a predetermined line number (for example, the odd field number) whose timing detected by the detection block 71 is predetermined based on the vertical synchronization signal. In the case of the above, the address of the address counter 50 is changed to the predetermined line number (263/525) at the timing of the vertical synchronizing signal when the line number is 263 after the original timing of the line number 525 in the case of the even field. Preset to the address corresponding to. That is, the determination control block 72
Is the vertical timing signal T
V, the address counter 50 is preset to output an address corresponding to the line number 264 from the address counter 50. In the case of an even field, the address counter 50 is changed to the line number 1 by the preset corresponding to the vertical timing signal TV. Output the corresponding address.
【0055】なお、上記625/50システムの場合の
上記判定制御ブロック72における上記垂直同期信号に
基づいて決定される所定のライン番号は、例えば上記奇
数フィールドの時にライン番号313で、上記偶数フィ
ールドの時にライン番号625となり、その他の動作は
525/60システムと同じである。The predetermined line number determined based on the vertical synchronizing signal in the determination control block 72 in the case of the 625/50 system is, for example, a line number 313 at the time of the odd field, and a line number 313 at the time of the odd field. Sometimes the line number is 625, and other operations are the same as in the 525/60 system.
【0056】このように、上記図2(図1)のインパク
トエラー補正回路は、上記垂直同期信号に基づいて上記
アドレスカウンタ50からの上記メモリ60のアドレス
を上記水平ラインのライン番号と対応させるようにして
いる。As described above, the impact error correction circuit of FIG. 2 (FIG. 1) causes the address of the memory 60 from the address counter 50 to correspond to the line number of the horizontal line based on the vertical synchronization signal. I have to.
【0057】上述のように、本実施例のインパクトエラ
ー補正回路においては、例えば図3に示すように、DT
ヘッドによる変速再生のスチル再生時のようなノーマル
再生時に比べて図中Liで示す期間分だけ等価的にライ
ン数が増加するようになる場合、図4及び図5に示すよ
うに、上記垂直タイミング信号TVに基づいて、ある水
平ライン数(ライン番号n、例えば525/60システ
ムの場合ライン番号263/ライン番号525で、62
6/50システムの場合ライン番号313/ライン番号
625)までカウントしたならば、上記メモリ60のア
ドレスカウンタ50のカウントを停止(ディセーブル)
させ、再び垂直同期信号が来たならばそのタイミングで
イネーブルしてカウントを再開(例えば525/60シ
ステムの場合ライン番号264/ライン番号1で、62
6/50システムの場合ライン番号313/ライン番号
1)するようにすれば、メモリ60としては常に1フレ
ームを525又は625ラインとして使用することにな
り、ノーマル再生時と全く同様の概念に帰着されること
になる。逆に、ライン数が減少する場合は、図4及び図
5に示すように、上記アドレスカウンタ50を止める前
に、垂直タイミング信号TVでプリセットをかけるた
め、上記メモリ60としては1フレームを525又は6
25ラインよりも少ないライン数で使用することになる
が、特定ラインのエラー成分を書き込み/読み出しする
上ではノーマル再生時と全く同様に考えることができ
る。As described above, in the impact error correction circuit of this embodiment, for example, as shown in FIG.
In the case where the number of lines is equivalently increased by the period indicated by Li in the drawing as compared with the normal playback such as the still playback of the variable speed playback by the head, as shown in FIGS. Based on the signal TV, a certain horizontal line number (line number n, for example, line number 263 / line number 525 in the case of a 525/60 system, 62
In the case of the 6/50 system, when counting up to the line number 313 / line number 625), the counting of the address counter 50 of the memory 60 is stopped (disabled).
When the vertical synchronizing signal comes again, it is enabled at that timing and the counting is restarted (for example, in the case of a 525/60 system, the line number 264 / line number 1, 62
In the case of the 6/50 system, if line number 313 / line number 1) is used, one frame is always used as 525 or 625 lines as the memory 60, and the concept is completely the same as that in normal reproduction. Will be. Conversely, when the number of lines decreases, as shown in FIG. 4 and FIG. 5, before the address counter 50 is stopped, the vertical timing signal TV is used to perform presetting. 6
Although the number of lines used is smaller than 25, the writing / reading of the error component of a specific line can be considered in exactly the same manner as in normal reproduction.
【0058】また、上記インパクトエラー補正回路は、
図6の他の実施例に示すように、上述した図1,図2の
構成と異なり、上記アドレスカウンタ50を制御するた
めの構成(図1,図2の制御部70)を独立に設けたも
のとすることも可能である。Further, the above-mentioned impact error correction circuit comprises:
As shown in the other embodiment of FIG. 6, unlike the configurations of FIGS. 1 and 2 described above, a configuration for controlling the address counter 50 (control unit 70 of FIGS. 1 and 2) is provided independently. It is also possible.
【0059】すなわち、この図6に示すように、インパ
クトエラー補正回路は、少なくとも上記入力ビデオ信号
の上記垂直同期信号に応じた垂直タイミング信号TVと
上記水平同期信号に応じた水平タイミング信号THとに
基づいて、上記アドレスカウンタ50からの上記メモリ
60へのアドレスを上記水平ラインのライン番号と対応
させる制御を行うアドレス制御手段としてのデコードカ
ウンタ75を有してなるものとすることも可能である。
この図6に示すデコードカウンタ75には、上記端子4
4からの垂直タイミング信号TVと、端子45からのO
/E信号と共に、端子46から上記水平タイミング信号
THも供給されるようになっている。この図6の他の実
施例のインパクトエラー補正回路は、特に、上述したラ
イン数が増加するような場合に対して、簡単な構成で効
果的にインパクトエラー成分を取り出すことが可能とな
る。That is, as shown in FIG. 6, the impact error correction circuit converts at least a vertical timing signal TV corresponding to the vertical synchronization signal of the input video signal and a horizontal timing signal TH corresponding to the horizontal synchronization signal. It is also possible to have a decode counter 75 as address control means for controlling the address from the address counter 50 to the memory 60 to the line number of the horizontal line.
The decode counter 75 shown in FIG.
4 and a vertical timing signal TV from terminal 45
The horizontal timing signal TH is supplied from the terminal 46 together with the / E signal. The impact error correction circuit according to the other embodiment of FIG. 6 can effectively extract an impact error component with a simple configuration, particularly when the number of lines is increased as described above.
【0060】上述したようなことから、本発明の各実施
例のインパクトエラー補正回路によれば、ノーマル再生
時を含めた±1倍速,±2倍速,・・・等の位相ロック
したDTヘッドによる再生時のインパクトエラー補正す
なわち具体例としては高速度撮影用VTRで記録したテ
ープを倍速再生して通常画として見た場合の画質改善
や、ドラム径の異なるシステム間での互換再生を行う場
合のノーマル再生とDTヘッドによる変速再生時のイン
パクトエラー補正、更にはディジタルVTRの再生画の
画質の改善を図ることができる。As described above, according to the impact error correction circuit of each embodiment of the present invention, the phase locked DT head including ± 1 × speed, ± 2 × speed,... Impact error correction at the time of reproduction, that is, as an example, improvement of image quality when a tape recorded by a high-speed shooting VTR is reproduced at double speed and viewed as a normal image, or when performing compatible reproduction between systems with different drum diameters It is possible to correct the impact error at the time of normal reproduction and variable-speed reproduction by the DT head, and to improve the image quality of the reproduced image of the digital VTR.
【0061】また、本発明の時間軸変動補正回路によれ
ば、上述したようなインパクトエラーの補正のみに限ら
ず、周期的に発生する時間軸変動成分(エラー)ならば
全て補正することが可能となる。According to the time axis fluctuation correction circuit of the present invention, it is possible to correct not only the above-described impact error correction but also all the time axis fluctuation components (errors) that occur periodically. Becomes
【0062】[0062]
【発明の効果】上述のように、本発明の時間軸変動補正
回路においては、少なくとも第1の同期信号とこの第1
の同期信号間を細分化する第2の同期信号とを含む入力
信号の第2の同期信号単位の時間軸変動成分を累積する
メモリと、この第2の同期信号に基づいてメモリのアド
レスを発生するアドレス発生手段とを有し、第1の同期
信号に基づいてアドレス発生手段からのアドレスを第1
の同期信号間の第2の同期信号の順序に応じた単位番号
と対応させることで、一定周期で発生する時間軸変動成
分のみをメモリに累積して取り出すことができ、したが
って、この時間軸変動成分の補正が可能となる。また、
DTヘッドによる変速再生時や、異なるドラム径での互
換再生のようにフレームのライン数が変化する場合であ
っても、一定周期で発生する時間軸変動成分を補正する
ことが可能となる。As described above, in the time axis fluctuation correction circuit of the present invention, at least the first synchronization signal and the first synchronization signal
And a memory for accumulating a time axis fluctuation component of a second synchronization signal unit of an input signal including a second synchronization signal for subdividing the synchronization signal between the two, and generating a memory address based on the second synchronization signal. Address generating means for generating an address from the address generating means based on the first synchronization signal.
By associating with a unit number corresponding to the order of the second synchronizing signal between the synchronizing signals, it is possible to accumulate and extract only the time-axis fluctuation component generated in a constant cycle in the memory. The component can be corrected. Also,
Even when the number of lines of a frame changes, such as when performing variable speed reproduction with a DT head or compatible reproduction with different drum diameters, it is possible to correct a time axis fluctuation component that occurs in a constant cycle.
【図1】本発明実施例のインパクトエラー補正回路の基
本構成を示すブロック回路図である。FIG. 1 is a block circuit diagram showing a basic configuration of an impact error correction circuit according to an embodiment of the present invention.
【図2】図1のより具体的な構成を示すブロック回路図
である。FIG. 2 is a block circuit diagram showing a more specific configuration of FIG.
【図3】DTヘッドによるスチル再生時のライン数の見
かけ上の増加と本実施例回路によるアドレス制御を説明
するための図である。FIG. 3 is a diagram for explaining an apparent increase in the number of lines during still reproduction by the DT head and address control by the circuit of the embodiment.
【図4】ライン数が増減する場合のライン番号とアドレ
スカウンタのイネーブル/ディセーブル,プリセットの
関係を説明するための図である。FIG. 4 is a diagram for explaining a relationship between a line number and enable / disable of an address counter and preset when the number of lines increases or decreases.
【図5】ライン番号及び垂直同期信号のタイミングを示
す図である。FIG. 5 is a diagram showing a line number and a timing of a vertical synchronization signal.
【図6】他の実施例の構成を示すブロック回路図であ
る。FIG. 6 is a block circuit diagram showing a configuration of another embodiment.
【図7】TBCの概略構成を示すブロック回路図であ
る。FIG. 7 is a block circuit diagram showing a schematic configuration of a TBC.
【図8】回転ヘッドの配置を示す図である。FIG. 8 is a diagram showing an arrangement of a rotary head.
【図9】インパクトエラーを説明するためのモニタ画面
を示す図である。FIG. 9 is a diagram showing a monitor screen for explaining an impact error.
【図10】従来のインパクトエラー補正回路の累積回路
の具体的構成を示す図である。FIG. 10 is a diagram showing a specific configuration of a cumulative circuit of a conventional impact error correction circuit.
【図11】従来の累積回路のメモリにおける各ラインの
インパクトエラー成分の書き込み/読み出しのタイミン
グを説明するための図である。FIG. 11 is a diagram for explaining timing of writing / reading of an impact error component of each line in a memory of a conventional accumulation circuit.
【図12】ノーマル再生,×2倍速再生,スチル再生時
のヘッド走査軌跡とトラックパターンを説明するための
図である。FIG. 12 is a diagram for explaining a head scanning locus and a track pattern during normal reproduction, × 2 speed reproduction, and still reproduction.
50・・・・アドレスカウンタ 60・・・・メモリ 70・・・・制御部 71・・・・検出ブロック 72・・・・判定制御ブロック 75・・・・デコードカウンタ 50 ··· Address counter 60 ··· Memory 70 ··· Controller 71 ··· Detection block 72 ··· Judgment control block 75 ··· Decode counter
Claims (2)
同期信号間を細分化する第2の同期信号とを含む入力信
号中に含まれる一定周期で発生する時間軸変動を補正す
る時間軸変動補正回路であって、 上記入力信号の上記第2の同期信号単位で時間軸変動成
分を累積するメモリと、 上記第2の同期信号に基づいて上記メモリのアドレスを
発生するアドレス発生手段と、 上記第1の同期信号に基づいて、上記アドレス発生手段
から発生する上記メモリのアドレスを上記第1の同期信
号間の上記第2の同期信号の順序に応じた単位番号に対
応させる手段と、 上記第1の同期信号間の上記第2の同期信号の順序に応
じた単位番号が、上記第1の同期信号に基づいて予め決
定される所定の単位番号と一致するタイミングを検出す
る検出手段と、 上記検出手段で検出したタイミングが上記第1の同期信
号に基づいて予め決定される所定の単位番号のタイミン
グよりも前となるときには当該検出手段で検出したタイ
ミングで上記アドレス発生手段からの上記メモリへのア
ドレス出力を停止した後、上記第1の同期信号のタイミ
ングで当該アドレス発生手段からの上記メモリへのアド
レス出力を再開し、一方、上記検出手段で検出したタイ
ミングが上記第1の同期信号に基づいて予め決定される
所定の単位番号のタイミングよりも後となるときには上
記第1の同期信号のタイミングで上記アドレス発生手段
からの上記メモリへのアドレスを上記所定の単位番号に
対応するアドレスにプリセットする制御手段とを有する
ことを特徴とする時間軸変動補正回路。1. A time axis for correcting a time axis variation occurring at a constant period included in an input signal including at least a first synchronization signal and a second synchronization signal for subdividing the first synchronization signal. A variation correction circuit, a memory for accumulating a time-axis variation component in units of the second synchronization signal of the input signal; address generation means for generating an address of the memory based on the second synchronization signal; On the basis of the first synchronization signal, an address of the memory generated from the address generation means is associated with a unit number corresponding to the order of the second synchronization signal between the first synchronization signals .
Means for responding to the sequence of the second synchronization signal between the first synchronization signals.
Is determined in advance based on the first synchronization signal.
Timing that matches the specified unit number
That detecting means and said timing detected by the detecting means of the first synchronization signal
Timing of a predetermined unit number predetermined based on the number
If it is earlier than the
The address from the address generation means to the memory
After stopping the address output, the timing of the first synchronization signal
Address from the address generation means to the memory.
Output is resumed, and on the other hand, the
Is determined in advance based on the first synchronization signal.
When the timing is after the timing of the specified unit number,
The address generation means is provided at the timing of the first synchronization signal.
The address to the memory from
And a control means for presetting to a corresponding address .
期信号と第2の同期信号とに基づいて、上記アドレス発
生手段からの上記メモリへのアドレスを上記第1の同期
信号間の上記第2の同期信号の順序に応じた単位番号と
対応させる制御を行うアドレス制御手段を有してなるこ
とを特徴とする請求項1記載の時間軸変動補正回路。2. The method according to claim 1, wherein an address from said address generating means to said memory is stored between said first synchronizing signal and said second synchronizing signal based on at least said first synchronizing signal and said second synchronizing signal of said input signal. 2. The time axis fluctuation correction circuit according to claim 1, further comprising address control means for performing control to make the unit number correspond to a unit number according to the order of the synchronization signal.
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