JP3173126B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタの特性向上の方法のひ
とつに、寄生容量の低減を目的としたイオン注入法を用
いた自己整合なソース・ドレイン領域の形成がある。一
方で薄膜トランジスタの特性向上には多結晶シリコン膜
を薄膜化することが有利であることがわかっている。し
かしながら、多結晶シリコン膜の膜厚が５００Å以下に
なった場合に通常のイオン注入法を用いると特定の条件
以外では、ソース・ドレイン領域の不純物の活性化には
６００℃以上で数十時間の熱アニール、またはレ−ザ−
アニールが必要であった。このような熱アニールでは低
価格のガラス基板を使用することができず、生産性も劣
る。
とつに、寄生容量の低減を目的としたイオン注入法を用
いた自己整合なソース・ドレイン領域の形成がある。一
方で薄膜トランジスタの特性向上には多結晶シリコン膜
を薄膜化することが有利であることがわかっている。し
かしながら、多結晶シリコン膜の膜厚が５００Å以下に
なった場合に通常のイオン注入法を用いると特定の条件
以外では、ソース・ドレイン領域の不純物の活性化には
６００℃以上で数十時間の熱アニール、またはレ−ザ−
アニールが必要であった。このような熱アニールでは低
価格のガラス基板を使用することができず、生産性も劣
る。
【０００３】
【発明が解決しようとする課題】イオン注入技術を用い
て製造される薄膜トランジスタにおいて、６００℃以下
の数時間の熱アニールによっても十分低抵抗であるソー
ス・ドレイン領域が形成できるイオン注入方法を考案
し、安価なガラス基板の使用を可能とする。
て製造される薄膜トランジスタにおいて、６００℃以下
の数時間の熱アニールによっても十分低抵抗であるソー
ス・ドレイン領域が形成できるイオン注入方法を考案
し、安価なガラス基板の使用を可能とする。
【０００４】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上に形成される薄膜トランジスタ
の製造方法において、ソース・ドレイン領域となるシリ
コン膜上に絶縁膜を介してゲート電極を形成する工程
と、その後に、質量分析を用いないイオン注入装置を用
いて、不純物となるガスとヘリウムガスで構成される混
合ガスから生成されるすべてのイオンを前記シリコン膜
に打ち込む不純物イオン打ち込み工程とを有し、前記基
板の温度を２００℃以上５００℃以下に保ちながら前記
不純物イオンの打ち込みを行なうことを特徴とする。ま
た、本発明の薄膜トランジスタの製造方法は、上記薄膜
トランジスタの製造方法において前記シリコン膜は２５
０オングストローム以上５００オングストローム以下の
膜厚であることを特徴とする。また、本発明の薄膜トラ
ンジスタの製造方法は、上記薄膜トランジスタの製造方
法において、前記不純物となるガスを１０％未満とした
混合ガスとすることを特徴とする。また、本発明の薄膜
トランジスタの製造方法は、前記薄膜トランジスタの製
造方法において、前記基板の温度を、３００℃以上５０
０℃以下とすることを特徴とする。また、本発明の薄膜
トランジスタの製造方法は、前記薄膜トランジスタの製
造方法において、前記不純物イオンの打ち込み後に、４
００℃以上６００℃以下でアニールすることを特徴とす
る。
タの製造方法は、基板上に形成される薄膜トランジスタ
の製造方法において、ソース・ドレイン領域となるシリ
コン膜上に絶縁膜を介してゲート電極を形成する工程
と、その後に、質量分析を用いないイオン注入装置を用
いて、不純物となるガスとヘリウムガスで構成される混
合ガスから生成されるすべてのイオンを前記シリコン膜
に打ち込む不純物イオン打ち込み工程とを有し、前記基
板の温度を２００℃以上５００℃以下に保ちながら前記
不純物イオンの打ち込みを行なうことを特徴とする。ま
た、本発明の薄膜トランジスタの製造方法は、上記薄膜
トランジスタの製造方法において前記シリコン膜は２５
０オングストローム以上５００オングストローム以下の
膜厚であることを特徴とする。また、本発明の薄膜トラ
ンジスタの製造方法は、上記薄膜トランジスタの製造方
法において、前記不純物となるガスを１０％未満とした
混合ガスとすることを特徴とする。また、本発明の薄膜
トランジスタの製造方法は、前記薄膜トランジスタの製
造方法において、前記基板の温度を、３００℃以上５０
０℃以下とすることを特徴とする。また、本発明の薄膜
トランジスタの製造方法は、前記薄膜トランジスタの製
造方法において、前記不純物イオンの打ち込み後に、４
００℃以上６００℃以下でアニールすることを特徴とす
る。
【０００５】
【実施例】図１は、２５０Åの膜厚を有するソース・ド
レイン領域のシート抵抗と活性化熱処理温度の関係を表
わした図である。線１０１は従来のイオン注入法を用い
て不純物を打ち込んだ場合の、薄膜トランジスタのソー
ス・ドレイン領域のシート抵抗曲線である。線１０２
は、本発明の薄膜トランジスタの製造方法において、質
量分析を用いないイオン注入装置を用いて、ホスフィン
を５％含み、残部がヘリウムガスから成るガスより生成
する全てのイオンを打ち込んだ場合の、薄膜トランジス
タのソース・ドレイン領域のシート抵抗曲線の一例を示
す。図２は従来のイオン注入法を用いた場合の、不純物
打ち込み直後の２５０Åの膜厚を有するソース・ドレイ
ン領域を拡大した断面図である。イオン注入により、多
結晶シリコン膜は非晶質化している。図３は本発明の薄
膜トランジスタの製造方法を用いた場合の、不純物打ち
込み直後の２５０Åの膜厚を有するソース・ドレイン領
域を拡大した断面図である。不純物打ち込み後において
も、ソース・ドレイン領域が非晶質化されないために、
低温かつ短時間で低抵抗化することが可能となる。図４
は、本発明による薄膜トランジスタの製造方法を用いて
製造された薄膜トランジスタの一実施例の断面図であ
る。ガラス基板や石英基板などの基板４０１、絶縁膜４
０２、ノンドープの多結晶シリコン４０３、ゲート絶縁
膜４０４、不純物をドープした多結晶シリコン膜または
Ｃｒなどの金属をパタンニングして作られたゲート電極
４０５、不純物打ち込みによって形成されたソース・ド
レイン領域４０６、層間絶縁膜４０７、ソース・ドレイ
ン領域からの電極配線４０８を示す。
レイン領域のシート抵抗と活性化熱処理温度の関係を表
わした図である。線１０１は従来のイオン注入法を用い
て不純物を打ち込んだ場合の、薄膜トランジスタのソー
ス・ドレイン領域のシート抵抗曲線である。線１０２
は、本発明の薄膜トランジスタの製造方法において、質
量分析を用いないイオン注入装置を用いて、ホスフィン
を５％含み、残部がヘリウムガスから成るガスより生成
する全てのイオンを打ち込んだ場合の、薄膜トランジス
タのソース・ドレイン領域のシート抵抗曲線の一例を示
す。図２は従来のイオン注入法を用いた場合の、不純物
打ち込み直後の２５０Åの膜厚を有するソース・ドレイ
ン領域を拡大した断面図である。イオン注入により、多
結晶シリコン膜は非晶質化している。図３は本発明の薄
膜トランジスタの製造方法を用いた場合の、不純物打ち
込み直後の２５０Åの膜厚を有するソース・ドレイン領
域を拡大した断面図である。不純物打ち込み後において
も、ソース・ドレイン領域が非晶質化されないために、
低温かつ短時間で低抵抗化することが可能となる。図４
は、本発明による薄膜トランジスタの製造方法を用いて
製造された薄膜トランジスタの一実施例の断面図であ
る。ガラス基板や石英基板などの基板４０１、絶縁膜４
０２、ノンドープの多結晶シリコン４０３、ゲート絶縁
膜４０４、不純物をドープした多結晶シリコン膜または
Ｃｒなどの金属をパタンニングして作られたゲート電極
４０５、不純物打ち込みによって形成されたソース・ド
レイン領域４０６、層間絶縁膜４０７、ソース・ドレイ
ン領域からの電極配線４０８を示す。
【０００６】（実施例１）以下に本発明の薄膜トランジ
スタの製造方法の一実施例を、図５の工程図を用いて説
明する。先ず図５（ａ）に示すようにガラス基板や石英
基板などの基板５０１上に絶縁膜としてシリコン酸化膜
５０２を２０００Åの厚さで堆積する。前記絶縁膜は基
板に含まれている重金属などが、熱処理時に素子部に拡
散するのを防ぐのが目的であり、基板の純度が十分高け
ればなくてもよい。次に不純物を含まない多結晶シリコ
ン５０３を、２５０Å以上５００Å以下の厚さで堆積
し、パタンニングする。前記多結晶シリコンは、結晶化
率が７５％以上、好ましくは９０％以上の膜を用いる。
次にシリコン酸化膜を１５００Åの厚さで堆積しゲート
絶縁膜５０４を形成する。次にリンを含む多結晶シリコ
ンを３０００Åの厚さで堆積しパタンニングしてゲート
電極５０５を形成する。次に図５（ｂ）に示すように、
質量分析を用いないイオン注入装置をもちいて、ホスフ
ィンを５％含み、残部がヘリウムガスから成る混合ガス
より生成するすべてのイオン５０６を、ゲート電極をマ
スクとして、基板温度を２００℃以上、好ましくは３０
０℃以上５００℃以下に保持しながら、１１０ｋｅＶの
エネルギーで、リン濃度が１×１０15個／cm2から１×
１０16個／cm2の範囲で任意の濃度となるように打ち込
み、ソース・ドレイン領域５０７を形成する。前記混合
ガス中のホスフィンの濃度は、特に限定されないが、ホ
スフィンの濃度が１０％を越えると、イオン注入装置内
に、リンの堆積が起こり、装置の稼働率が低下する為
に、好ましくは、リン濃度が１０％未満である混合ガス
を用いる。また、前記基板温度の調整方法は、本実施例
に示される基板裏面側より加熱する方法以外に、前記打
ち込み時に、イオンビ−ム電流を調整しながら打ち込み
を行う方法などがある。さらに、前記打ち込み工程にお
いて、打ち込みエネルギーは、不純物イオンの種類とゲ
ート絶縁膜の膜厚によって選択されるものであり、本実
施例に限定されないことは明かである。例えば、前記イ
オン注入工程において、ボロンイオンを注入する場合に
は、ジボランを含み、残部がヘリウムガスから成るガス
を用いて、打ち込みに於けるエネルギーを４０ｋｅＶに
すればよい。次に６００℃で１時間の熱アニールにより
不純物を活性化させる。次に図５（ｃ）に示すように、
シリコン酸化膜を５０００Åの厚さで堆積し、層間絶縁
膜５０８を形成し、ソース・ドレイン領域にコンタクト
ホールを開口したのちにＡｌやＩＴＯにて電極配線５０
９を行なう。
スタの製造方法の一実施例を、図５の工程図を用いて説
明する。先ず図５（ａ）に示すようにガラス基板や石英
基板などの基板５０１上に絶縁膜としてシリコン酸化膜
５０２を２０００Åの厚さで堆積する。前記絶縁膜は基
板に含まれている重金属などが、熱処理時に素子部に拡
散するのを防ぐのが目的であり、基板の純度が十分高け
ればなくてもよい。次に不純物を含まない多結晶シリコ
ン５０３を、２５０Å以上５００Å以下の厚さで堆積
し、パタンニングする。前記多結晶シリコンは、結晶化
率が７５％以上、好ましくは９０％以上の膜を用いる。
次にシリコン酸化膜を１５００Åの厚さで堆積しゲート
絶縁膜５０４を形成する。次にリンを含む多結晶シリコ
ンを３０００Åの厚さで堆積しパタンニングしてゲート
電極５０５を形成する。次に図５（ｂ）に示すように、
質量分析を用いないイオン注入装置をもちいて、ホスフ
ィンを５％含み、残部がヘリウムガスから成る混合ガス
より生成するすべてのイオン５０６を、ゲート電極をマ
スクとして、基板温度を２００℃以上、好ましくは３０
０℃以上５００℃以下に保持しながら、１１０ｋｅＶの
エネルギーで、リン濃度が１×１０15個／cm2から１×
１０16個／cm2の範囲で任意の濃度となるように打ち込
み、ソース・ドレイン領域５０７を形成する。前記混合
ガス中のホスフィンの濃度は、特に限定されないが、ホ
スフィンの濃度が１０％を越えると、イオン注入装置内
に、リンの堆積が起こり、装置の稼働率が低下する為
に、好ましくは、リン濃度が１０％未満である混合ガス
を用いる。また、前記基板温度の調整方法は、本実施例
に示される基板裏面側より加熱する方法以外に、前記打
ち込み時に、イオンビ−ム電流を調整しながら打ち込み
を行う方法などがある。さらに、前記打ち込み工程にお
いて、打ち込みエネルギーは、不純物イオンの種類とゲ
ート絶縁膜の膜厚によって選択されるものであり、本実
施例に限定されないことは明かである。例えば、前記イ
オン注入工程において、ボロンイオンを注入する場合に
は、ジボランを含み、残部がヘリウムガスから成るガス
を用いて、打ち込みに於けるエネルギーを４０ｋｅＶに
すればよい。次に６００℃で１時間の熱アニールにより
不純物を活性化させる。次に図５（ｃ）に示すように、
シリコン酸化膜を５０００Åの厚さで堆積し、層間絶縁
膜５０８を形成し、ソース・ドレイン領域にコンタクト
ホールを開口したのちにＡｌやＩＴＯにて電極配線５０
９を行なう。
【０００７】（実施例２）以下に本発明の薄膜トランジ
スタの製造方法を用いた別の実施例を図６の工程図を用
いて説明する。先ず図６（ａ）に示すようにガラス基板
や石英基板などの基板上に絶縁膜としてシリコン酸化膜
を２０００Åの厚さで堆積する。前記絶縁膜は基板に含
まれている重金属などが、熱処理時に素子部に拡散する
のを防ぐのが目的であり、基板の純度が十分高ければな
くてもよい。次に不純物を含まない多結晶シリコン６０
１を、２５０Å以上５００Å以下の厚さで堆積し、パタ
ンニングする。前記多結晶シリコンは、結晶化率が７５
％以上、好ましくは９０％以上の膜を用いる。次にシリ
コン酸化膜を１５００Åの厚さで堆積しゲート絶縁膜６
０２を形成する。次にＣｒやＴａ、Ａｌなどの金属膜
を、３０００Å以上の厚さで堆積し、パタンニングして
ゲート電極６０３を形成する。次に図６（ｂ）に示すよ
うに、質量分析を用いないイオン注入装置をもちいて、
ホスフィンを５％含み、残部がヘリウムガスから成るガ
スより生成するすべてのイオン６０４を、ゲート電極を
マスクとして、１１０ｋｅＶのエネルギーで、リン濃度
が１×１０15個／cm2から１×１０16個／cm2の範囲で任
意の濃度となるように打ち込み、ソース・ドレイン領域
６０５を形成する。前記打ち込みにおいて基板温度を２
００℃以上、好ましくは３００℃以上５００℃以下に保
持する。基板温度の調整方法は特に限定されず、本実施
例に示される基板裏面側より加熱する方法以外に、前記
打ち込み時に、イオンビ−ム電流を調整しながら打ち込
みを行う方法などがある。次に３００℃以上で１時間以
上の熱アニールを行い、ソース・ドレイン領域の不純物
を活性化させる。次に図６（ｃ）に示すように、層間絶
縁膜を形成し、ソース・ドレイン領域にコンタクトホー
ルを開口したのちにＡｌやＩＴＯにて電極配線を行な
う。
スタの製造方法を用いた別の実施例を図６の工程図を用
いて説明する。先ず図６（ａ）に示すようにガラス基板
や石英基板などの基板上に絶縁膜としてシリコン酸化膜
を２０００Åの厚さで堆積する。前記絶縁膜は基板に含
まれている重金属などが、熱処理時に素子部に拡散する
のを防ぐのが目的であり、基板の純度が十分高ければな
くてもよい。次に不純物を含まない多結晶シリコン６０
１を、２５０Å以上５００Å以下の厚さで堆積し、パタ
ンニングする。前記多結晶シリコンは、結晶化率が７５
％以上、好ましくは９０％以上の膜を用いる。次にシリ
コン酸化膜を１５００Åの厚さで堆積しゲート絶縁膜６
０２を形成する。次にＣｒやＴａ、Ａｌなどの金属膜
を、３０００Å以上の厚さで堆積し、パタンニングして
ゲート電極６０３を形成する。次に図６（ｂ）に示すよ
うに、質量分析を用いないイオン注入装置をもちいて、
ホスフィンを５％含み、残部がヘリウムガスから成るガ
スより生成するすべてのイオン６０４を、ゲート電極を
マスクとして、１１０ｋｅＶのエネルギーで、リン濃度
が１×１０15個／cm2から１×１０16個／cm2の範囲で任
意の濃度となるように打ち込み、ソース・ドレイン領域
６０５を形成する。前記打ち込みにおいて基板温度を２
００℃以上、好ましくは３００℃以上５００℃以下に保
持する。基板温度の調整方法は特に限定されず、本実施
例に示される基板裏面側より加熱する方法以外に、前記
打ち込み時に、イオンビ−ム電流を調整しながら打ち込
みを行う方法などがある。次に３００℃以上で１時間以
上の熱アニールを行い、ソース・ドレイン領域の不純物
を活性化させる。次に図６（ｃ）に示すように、層間絶
縁膜を形成し、ソース・ドレイン領域にコンタクトホー
ルを開口したのちにＡｌやＩＴＯにて電極配線を行な
う。
【０００８】
【発明の効果】本発明により、以下の効果がある。
【０００９】（１）．５００Å以下の薄膜の低抵抗化が
６００℃以下で短時間のアニ−ルで達成できることによ
り、生産性が向上する。
６００℃以下で短時間のアニ−ルで達成できることによ
り、生産性が向上する。
【００１０】（２）．安価なガラス基板の使用が可能と
なる。
なる。
【００１１】（３）．ゲート電極を金属で形成すること
が可能であり、ゲート線の低抵抗化が可能となる。
が可能であり、ゲート線の低抵抗化が可能となる。
【００１２】（４）．質量分析を用いないイオン注入装
置を用いて、不純物となるガスと、残部がヘリウムガス
で構成される混合ガスから生成されるすべてのイオンを
打ち込むと、ゲート電極の膜厚を薄くしながら、薄膜ト
ランジスタのチャネル部への水素の打ち込みを避けるこ
とができる。これにより、薄膜トランジスタの特性の安
定化と、薄膜トランジスタ表面の平坦化が可能となる。
置を用いて、不純物となるガスと、残部がヘリウムガス
で構成される混合ガスから生成されるすべてのイオンを
打ち込むと、ゲート電極の膜厚を薄くしながら、薄膜ト
ランジスタのチャネル部への水素の打ち込みを避けるこ
とができる。これにより、薄膜トランジスタの特性の安
定化と、薄膜トランジスタ表面の平坦化が可能となる。
【００１３】（５）．低温での不純物活性化が可能とな
るために、大面積基板において問題となる、基板の反り
やうねりを回避する事が可能となり、生産性の向上がで
きる。
るために、大面積基板において問題となる、基板の反り
やうねりを回避する事が可能となり、生産性の向上がで
きる。
【図１】 薄膜トランジスタのソース・ドレイン領域の
シート抵抗と活性化熱処理温度の関係を示した図であ
る。
シート抵抗と活性化熱処理温度の関係を示した図であ
る。
【図２】 従来のイオン注入法を用いた場合の不純物打
ち込み直後のソース・ドレイン領域を拡大した断面図で
ある。
ち込み直後のソース・ドレイン領域を拡大した断面図で
ある。
【図３】 本発明の薄膜トランジスタの製造方法を用い
た場合の不純物打ち込み直後のソース・ドレイン領域を
拡大した断面図である。
た場合の不純物打ち込み直後のソース・ドレイン領域を
拡大した断面図である。
【図４】 本発明の薄膜トランジスタの製造方法を用い
て作られた薄膜トランジスタの一実施例の断面図であ
る。
て作られた薄膜トランジスタの一実施例の断面図であ
る。
【図５】 （ａ）〜（ｃ）は本発明の薄膜トランジスタ
の製造方法を用いた一実施例の工程図である。
の製造方法を用いた一実施例の工程図である。
【図６】 （ａ）〜（ｃ）は本発明の薄膜トランジスタ
の製造方法を用いた別の実施例の工程図である。
の製造方法を用いた別の実施例の工程図である。
１０１ 従来のイオン注入法を用いた場合のソース・ド
レイン領域のシート抵抗曲線 １０２ 本発明の薄膜トランジスタの製造方法におい
て、質量分析を用いないイオン注入装置を用いて、ホス
フィンを５％含み、残部がヘリウムガスから成るガスよ
り生成するすべてのイオンを打ち込んだ場合のソース・
ドレイン領域のシ−ト抵抗曲線 ４０１ 基板 ４０２ 絶縁膜 ４０３ ノンドープの多結晶シリコン ４０４ ゲート絶縁膜 ４０５ ゲート電極 ４０６ ソース・ドレイン領域 ４０７ 層間絶縁膜 ４０８ 電極配線 ５０１ 基板 ５０２ シリコン酸化膜 ５０３ 不純物を含まない多結晶シリコン ５０４ ゲート絶縁膜 ５０５ ゲート電極 ５０６ ホスフィンを５％含み、残部がヘリウムガスか
ら成るガスより生成する全てのイオンのイオンビーム ５０７ ソース・ドレイン領域 ５０８ 層間絶縁膜 ５０９ 電極配線 ６０１ 不純物を含まない多結晶シリコン ６０２ ゲート絶縁膜 ６０３ ゲート電極 ６０４ ホスフィンを５％含み、残部がヘリウムガスか
ら成るガスより生成するすべてのイオンのイオンビ−ム ６０５ ソース・ドレイン領域
レイン領域のシート抵抗曲線 １０２ 本発明の薄膜トランジスタの製造方法におい
て、質量分析を用いないイオン注入装置を用いて、ホス
フィンを５％含み、残部がヘリウムガスから成るガスよ
り生成するすべてのイオンを打ち込んだ場合のソース・
ドレイン領域のシ−ト抵抗曲線 ４０１ 基板 ４０２ 絶縁膜 ４０３ ノンドープの多結晶シリコン ４０４ ゲート絶縁膜 ４０５ ゲート電極 ４０６ ソース・ドレイン領域 ４０７ 層間絶縁膜 ４０８ 電極配線 ５０１ 基板 ５０２ シリコン酸化膜 ５０３ 不純物を含まない多結晶シリコン ５０４ ゲート絶縁膜 ５０５ ゲート電極 ５０６ ホスフィンを５％含み、残部がヘリウムガスか
ら成るガスより生成する全てのイオンのイオンビーム ５０７ ソース・ドレイン領域 ５０８ 層間絶縁膜 ５０９ 電極配線 ６０１ 不純物を含まない多結晶シリコン ６０２ ゲート絶縁膜 ６０３ ゲート電極 ６０４ ホスフィンを５％含み、残部がヘリウムガスか
ら成るガスより生成するすべてのイオンのイオンビ−ム ６０５ ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/265 H01L 21/265 602 H01L 21/336
Claims (5)
- 【請求項１】基板上に形成される薄膜トランジスタの製
造方法において、 ソース・ドレイン領域となるシリコン膜上に絶縁膜を介
してゲート電極を形成する工程と、その後に、質量分析
を用いないイオン注入装置を用いて、不純物となるガス
とヘリウムガスで構成される混合ガスから生成されるす
べてのイオンを前記シリコン膜に打ち込む不純物イオン
打ち込み工程とを有し、前記基板の温度を２００℃以上
５００℃以下に保ちながら前記不純物イオンの打ち込み
を行なうことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】前記シリコン膜は２５０オングストローム
以上５００オングストローム以下の膜厚であることを特
徴とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】前記不純物となるガスを１０％未満とした
混合ガスとすることを特徴とする請求項１又は２に記載
の薄膜トランジスタの製造方法。 - 【請求項４】前記基板の温度を、３００℃以上５００℃
以下とすることを特徴とする請求項１乃至３のいずれか
に記載の薄膜トランジスタの製造方法。 - 【請求項５】前記不純物イオンの打ち込み後に、４００
℃以上６００℃以下でアニールすることを特徴とする請
求項１乃至４のいずれかに記載の薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143892A JP3173126B2 (ja) | 1992-06-02 | 1992-06-02 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143892A JP3173126B2 (ja) | 1992-06-02 | 1992-06-02 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335334A JPH05335334A (ja) | 1993-12-17 |
| JP3173126B2 true JP3173126B2 (ja) | 2001-06-04 |
Family
ID=15291961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14143892A Expired - Lifetime JP3173126B2 (ja) | 1992-06-02 | 1992-06-02 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173126B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| JP3146113B2 (ja) * | 1994-08-30 | 2001-03-12 | シャープ株式会社 | 薄膜トランジスタの製造方法および液晶表示装置 |
-
1992
- 1992-06-02 JP JP14143892A patent/JP3173126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335334A (ja) | 1993-12-17 |
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