JP3172404B2 - Phase locked loop circuit and pulse supply / generation method - Google Patents
Phase locked loop circuit and pulse supply / generation methodInfo
- Publication number
- JP3172404B2 JP3172404B2 JP22233795A JP22233795A JP3172404B2 JP 3172404 B2 JP3172404 B2 JP 3172404B2 JP 22233795 A JP22233795 A JP 22233795A JP 22233795 A JP22233795 A JP 22233795A JP 3172404 B2 JP3172404 B2 JP 3172404B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- output
- circuit
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title description 6
- 239000003990 capacitor Substances 0.000 claims description 27
- 230000000873 masking effect Effects 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 12
- 230000007423 decrease Effects 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- 230000004044 response Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- YEPGIYSLLAGBSS-UHFFFAOYSA-M chloro-[3-[(4-iodophenyl)carbamoylamino]-2-methoxypropyl]mercury Chemical compound Cl[Hg]CC(OC)CNC(=O)NC1=CC=C(I)C=C1 YEPGIYSLLAGBSS-UHFFFAOYSA-M 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】この明細書中に開示した技術
事項に関する米国特許の一覧。 米国特許第５４９１４３
９号（整理番号No. 21323/00155:BU9-94-055）TECHNICAL FIELD The technology disclosed in this specification
List of US patents on matters. US Patent 549143
No. 9 (reference number No. 21323/00155: BU9-94-055)
【０００２】米国特許第５６１９１６１号（整理番号N
o. 21323/00156:BU9-94-062） US Pat. No. 5,619,161 (reference number N)
o. 21323/00156: BU9-94-062)
【０００３】米国特許第５４９５２０７号（整理番号N
o. 21323/00157:BU9-94-063） No. 5,495,207 (reference number N)
o. 21323/00157: BU9-94-063)
【０００４】米国特許第５５２５９３２号（整理番号N
o. 21323/00160:BU9-94-059） US Pat. No. 5,525,932 (reference number N)
o. 21323/00160: BU9-94-059)
【０００５】米国特許第５５１３２２５号（整理番号N
o. 21323/00161:BU9-94-087） No. 5,513,225 (reference number N)
o. 21323/00161: BU9-94-087)
【０００６】[0006]
【従来の技術】ＡＳＩＣ（特定用途向け集積回路）チッ
プおよびマイクロプロセッサ・チップの設計および製造
では、チップ設計者自身の設計を選び生み出す元になる
従来回路のライブラリをチップ設計者に提供すること
が、従来のやり方である。チップ設計者は、このライブ
ラリから必要な回路を選び、それを接続して所望のチッ
プ構成を形成する。マイクロプロセッサの場合は、ライ
ブラリ回路の設計およびパラメータが固定されているた
め、チップ設計者に所与の制約事項が課せられる。ＡＳ
ＩＣチップの場合は、設計だけでなく、配線規則も固定
されているため、さらに制約事項が課せられる。したが
って、設計者は、回路設計に拘束され、ＡＳＩＣチップ
の場合には様々な回路を使用する際の規則にも拘束され
る。BACKGROUND OF THE INVENTION In the design and manufacture of ASIC (application specific integrated circuit) chips and microprocessor chips, it is necessary to provide the chip designer with a library of conventional circuits from which the chip designer can choose and create his own designs. , The traditional way. A chip designer selects necessary circuits from this library and connects them to form a desired chip configuration. In the case of microprocessors, the fixed design and parameters of the library circuits impose certain constraints on the chip designer. AS
In the case of an IC chip, not only the design but also the wiring rules are fixed, so that further restrictions are imposed. Therefore, the designer is bound by the circuit design, and in the case of an ASIC chip, is also bound by the rules for using various circuits.
【０００７】チップ設計者が使用できるライブラリ回路
の１つとして、位相ロック・ループ回路がある。この位
相ロック・ループ（ＰＬＬ）は、数多くの様々な応用分
野で広く使用されている。これらは、２通りまたは３通
りの機能を実行するために使用される。主な機能は、回
路の出力クロックをクロック入力にロックする、すなわ
ち、整合させることである。もう１つの機能は、回路の
出力周波数を入力周波数に対して逓倍（すなわち増加）
するか、または分割（すなわち減少）することである。
位相ロック・ループのもう１つの機能は、クロック回復
を行うこと、すなわち、入力信号に関連する入力ジッタ
を減衰し、ジッタ入力データからクロックを回復するこ
とである。One of the library circuits that can be used by a chip designer is a phase locked loop circuit. This phase locked loop (PLL) is widely used in many different applications. These are used to perform two or three functions. The main function is to lock, ie match, the output clock of the circuit to the clock input. Another function is to multiply (ie, increase) the output frequency of the circuit with respect to the input frequency.
Or divide (ie, decrease).
Another function of the phase locked loop is to perform clock recovery, i.e., attenuate the input jitter associated with the input signal and recover the clock from the jitter input data.
【０００８】他の回路と同様、位相ロック・ループ回路
を提供する場合、融通性が高い回路、すなわち、広範囲
の応用分野および環境で使用可能な回路を提供すること
が望ましい。具体的には、アナログ回路であって、多量
の基板ノイズが発生するディジタルＣＭＯＳ技術で使用
可能な、位相ロック・ループ回路を提供することが１つ
の目標になっている。また、広い周波数範囲で動作可能
なＰＬＬを提供することも望ましい。さらに、ＡＳＩＣ
チップの設計では、クロック分配ツリーで誘導される遅
延ならびに周波数を逓倍することに回路のフィードバッ
ク部分で分割器によって誘導される恐れのある遅延を補
正することが必要である。このような分割器によって誘
導される遅延は、カードなどの比較的低周波数の発生源
から信号を受け取り、それをチップ上で使用するために
逓倍する場合に発生することが多い。As with other circuits, when providing a phase locked loop circuit, it is desirable to provide a circuit that is highly versatile, ie, can be used in a wide range of applications and environments. Specifically, it is an object to provide a phase locked loop circuit that is an analog circuit that can be used in digital CMOS technology where a large amount of substrate noise is generated. It is also desirable to provide a PLL that can operate over a wide frequency range. Furthermore, ASIC
The design of the chip requires compensating for delays induced in the clock distribution tree as well as delays that may be induced by the divider in the feedback portion of the circuit to multiply the frequency. Delays induced by such dividers often occur when a signal is received from a relatively low frequency source, such as a card, and is multiplied for use on a chip.
【０００９】また、高周波数範囲ならびに低周波数範囲
の両方でジッタを低減することも望ましい。さらに事態
を複雑にするものとして、最近出現した設計上の問題
は、チップが動作する電源電圧の低減に関連するもの
で、この電圧は５Ｖまたは３Ｖあるいは２Ｖにまで低減
されている。このような低電源電圧では、ループをロッ
ク済み状態に維持するために従来のチャージ・ポンプで
は相応しくない場合が多い。さらに、このような制約事
項および条件をすべて無効にするには、その回路に可能
な限り小さい「使用面積」すなわちチップの表面積とし
て使用することが要求される。これは、ＰＬＬならびに
その他の回路の設計でこれまで重要な考慮事項であり、
今後も引き続き重要な考慮事項である。It is also desirable to reduce jitter in both the high frequency range and the low frequency range. To further complicate matters, a design problem that has recently emerged is related to reducing the power supply voltage at which the chip operates, which has been reduced to 5V or 3V or 2V. At such low supply voltages, conventional charge pumps are often unsuitable for keeping the loop locked. Furthermore, overriding all such restrictions and conditions requires that the circuit be used with as little "use area" or chip surface area as possible. This has been an important consideration in the design of PLLs and other circuits,
It will continue to be an important consideration.
【００１０】[0010]
【発明が解決しようとする課題】したがって、本発明の
目的は、融通性が高く、フィードバック遅延がほぼゼロ
で、基板ノイズおよび電源ノイズの影響を非常に受け難
く、使用面積が少なく、広範囲の周波数で動作可能な、
マイクロプロセッサ・チップならびにＡＳＩＣチップで
の使用に適したＰＬＬを提供することである。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide high flexibility, almost zero feedback delay, very little susceptibility to substrate noise and power supply noise, a small use area, and a wide range of frequencies. Works with,
An object of the present invention is to provide a PLL suitable for use in a microprocessor chip as well as an ASIC chip.
【００１１】[0011]
【課題を解決するための手段】本発明によれば、クロッ
ク分配ツリー回路からの一連の出力クロック信号を基準
クロックの位相／周波数に整合させるための位相ロック
・ループ回路での使用に特に適合した位相／周波数検出
器が提供される。この位相／周波数検出器は、ロック周
波数である周波数を示す入力基準クロック信号を受け取
る。一実施例では、位相／周波数検出器は、この基準ク
ロック入力に加えて、２つの他の入力信号を受け取って
論理的に組み合わせる。これらの入力信号の一方は、ク
ロック分配ツリーからの出力クロック信号であり、入力
基準クロックの周波数よりかなり大きい周波数を有す
る。もう一方の入力信号は、電流制御発振器からのもの
であり、基準クロック信号の周波数にほぼ対応する周波
数まで周波数分割されている分周信号である。前記出力
クロック信号および前記分周信号は、それらの組合せ信
号が基準クロック周波数に対応する動作周波数を表わす
ように、組み合わされ、その結果、位相差の判定が可能
になり、チャージ・ポンプへ供給すべき増分パルスと減
分パルスを出力する。この構成により、被制御クロック
分配ツリーの出力クロック信号は、その周波数が基準ク
ロック信号より高い場合でも、基準クロックとの位相整
合のために使用され、また、好ましい実施例では、電流
制御発振器からの出力信号ないしクロック分配ツリー回
路の出力クロック信号と位相／周波数検出器の間に周波
数分割器が挿入されて分周信号を生成し、この分周信号
がクロック分配ツリー回路の出力クロック信号と論理的
に組み合わされて基準クロック信号と同じ周波数を有す
る結果信号を生成できる。 According to the present invention, a clock is provided.
Reference to a series of output clock signals from the clock distribution tree circuit
A phase / frequency detector is provided that is particularly adapted for use in a phase locked loop circuit to match the phase / frequency of a clock . The phase / frequency detector receives an input reference clock signal indicating a frequency that is a lock frequency. In one embodiment, the phase / frequency detector uses this reference clock.
In addition to the lock input, it receives the two other input signal
Logically combine. One of these input signals is the output clock signal from the clock distribution tree and has a frequency that is significantly greater than the frequency of the input reference clock. The other input signal is from the current controlled oscillator, and is a frequency-divided signal that is frequency-divided to a frequency substantially corresponding to the frequency of the reference clock signal. The output
The clock signal and the frequency-divided signal are their combined signals.
Signal represents the operating frequency corresponding to the reference clock frequency
Thus, the combination results in a determination of the phase difference and outputs an increment pulse and a decrement pulse to be supplied to the charge pump. With this configuration, the controlled clock
The output clock signal of the distribution tree has its frequency
Even if it is higher than the lock signal,
And in a preferred embodiment, the current
Output signal from controlled oscillator or clock distribution tree
Frequency between the output clock signal of the circuit and the phase / frequency detector.
A frequency divider is inserted to generate a divided signal, and this divided signal is
Is logically related to the output clock signal of the clock distribution tree circuit.
Has the same frequency as the reference clock signal
Result signal can be generated.
【００１２】位相／周波数検出器の他の実施例では、検
出される基準信号と出力信号との位相差にかかわらず、
ともに等しくかつ固定され生成される増分パルスと減分
パルスのそれぞれに幅成分を課す遅延回路が設けられて
いる。これにより、デッド・ゾーンが防止され、通常は
デッド・ゾーン発生の原因になりそうな増分パルスと減
分パルスの幅の差が非常に小さい場合でも、入力と増分
パルスおよび減分パルスの両方に一定の増分が行われ、
これにより、増分パルスと減分パルスの幅が非常に小さ
くてもシステムによる操作が可能になる。In another embodiment of the phase / frequency detector, regardless of the phase difference between the detected reference signal and the output signal,
A delay circuit is provided which imposes a width component on each of the equally generated and fixed increment and decrement pulses. This prevents dead zones and allows for both input and incremental and decrementing pulses, even if the difference between the width of the incrementing and decrementing pulses that would normally cause a dead zone is very small. A certain increment is made,
This allows the system to operate with very small increment and decrement pulse widths.
【００１３】[0013]
位相ロック・ループ回路 次に図面、特にここでは図１を参照すると、同図には、
本発明による位相ロック・ループ（ＰＬＬ）のブロック
図が示されている。様々な構成要素およびその補助回路
について、以下に詳述する。Phase-Locked Loop Circuit Referring now to the drawings, and in particular herein to FIG.
A block diagram of a phase locked loop (PLL) according to the present invention is shown. The various components and their auxiliary circuits are described in detail below.
【００１４】この回路は、基準入力を受け取り、その基
準入力の位相／周波数を利用回路のクロック分配ツリー
回路からの出力クロック信号のそれらと比較する位相／
周波数検出器１０を含む。位相／周波数検出器１０は、
周知の方法で周波数の分割を行うフィードバック分割器
／パルス発生器１２の出力ストローブ・パルスも入力と
して受け取る。このストローブ・パルスは、位相／周波
数検出器１０がフィードバック信号として受信する利用
回路であるクロック分配ツリー３０からの出力クロック
信号を（後述するように）マスキングするために使用さ
れ、これにより、フィードバック分割器１２の介在に起
因する遅延およびクロック分配ツリーの導入により生じ
る遅延の影響を受けない位相／周波数の検出を遂行でき
る。というのは、位相／周波数検出器１０は、フィード
バック分割器／パルス発生器１２からの出力ではなく、
クロック分配ツリーのクロック出力からのマスキング済
みフィードバッフィードバックク信号を基準入力と直接
比較するからである。この際、クロック分配ツリー３０
からの直接のフィードバック信号（マスクされていない
信号）は基準入力に関して位相を整合させるために使用
され、一方、フィードバック分割器１２経由のフィード
バック信号は後述するように周波数を整合させるために
使用される。位相／周波数検出器１０は、チャージ・ポ
ンプ１４および１６に増分（ＩＮＣ）パルスと減分（Ｄ
ＥＣ）パルスを出力する。The circuit receives a reference input and compares the phase / frequency of the reference input with those of the output clock signal from the clock distribution tree circuit of the utilization circuit.
It includes a frequency detector 10. The phase / frequency detector 10
The output strobe pulse of feedback divider / pulse generator 12, which performs frequency division in a well-known manner, is also received as an input. This strobe pulse is used to mask (as described below) the output clock signal from clock distribution tree 30, which is the utilization circuit that phase / frequency detector 10 receives as a feedback signal, thereby providing feedback splitting. The phase / frequency detection can be performed without being affected by the delay caused by the intervening unit 12 and the delay caused by the introduction of the clock distribution tree. Because the phase / frequency detector 10 is not the output from the feedback divider / pulse generator 12,
This is because the masked feedback signal from the clock output of the clock distribution tree is compared directly with the reference input. At this time, the clock distribution tree 30
Is used to match the phase with respect to the reference input, while the feedback signal via feedback divider 12 is used to match the frequency as described below. . The phase / frequency detector 10 provides charge pumps 14 and 16 with an increment (INC) pulse and a decrement (D
EC) Output a pulse.
【００１５】位相／周波数検出器１０は、立上り検出器
である。これは、クロック基準信号の立上りとＰＬＬ出
力クロックの立上りとを比較する。図５（詳細は後述す
る）は、「デッド・ゾーン」を有する典型的な先行技術
の位相／周波数検出器のＩＮＣ出力とＤＥＣ出力の生成
を示している。出力クロック位相が基準クロック位相よ
り遅れるすなわち遅延すると、増分（ＩＮＣ）パルスが
生成される。このパルスの幅ｔ１は、基準クロックの立
上りと出力クロックの立上りとのタイミング差と等し
い。出力クロック位相が基準クロック位相より先行する
すなわち進むと、減分（ＤＥＣ）パルスが生成される。
このＤＥＣパルスの幅ｔ２は、出力クロックの立上りと
基準クロックの立上りとのタイミング差と等しい。位相
／周波数検出回路には速度制限があるため、基準クロッ
クと出力クロックの位相が所与の規定値Δに達すると、
ＩＮＣ信号もＤＥＣ信号も一切生成されない。この値Δ
がゼロ付近である場合、検出器の位相交差は「デッド・
ゾーン」と呼ばれる。というのは、この検出器はこの領
域で機能的に「デッド」状態になるからである。The phase / frequency detector 10 is a rising detector. This compares the rising of the clock reference signal with the rising of the PLL output clock. FIG. 5 (described in detail below) illustrates the generation of the INC and DEC outputs of a typical prior art phase / frequency detector having a "dead zone". When the output clock phase lags or lags the reference clock phase, an increment (INC) pulse is generated. The pulse width t1 is equal to the timing difference between the rise of the reference clock and the rise of the output clock. When the output clock phase leads or leads the reference clock phase, a decrement (DEC) pulse is generated.
The width t2 of the DEC pulse is equal to the timing difference between the rise of the output clock and the rise of the reference clock. Since the phase / frequency detection circuit has a speed limit, when the phases of the reference clock and the output clock reach a given specified value Δ,
Neither the INC signal nor the DEC signal is generated. This value Δ
If is near zero, the detector phase crossing is "dead
Called "zone." This is because the detector is functionally "dead" in this area.
【００１６】これにより、ＰＬＬの余分な静的位相エラ
ーが発生する。「デッド・ゾーン」を持たない位相／周
波数検出器を構築するため、検出器の状態マシンで余分
な遅延が追加される。その構造については、図３に関連
して後述する。図６は、この回路のように「デッド・ゾ
ーン」を持たない位相／周波数検出器１０のタイミング
図を示している。出力クロックが位相上、基準クロック
より遅れる（遅延する）と、ＩＮＣパルスが生成され
る。このＩＮＣパルスの幅は、ｔ１およびｔ３という２
つの部分から構成される。ｔ１は、基準クロックの立上
りと出力クロックの立上りとのタイミング差と等しい。
ｔ３は、位相検出器の状態マシンの余分な遅延によって
生成される。ＤＥＣパルスも生成され、その幅はｔ３と
等しい。後述するように、チャージ・ポンプは、幅がＩ
ＮＣパルスおよびＤＥＣパルスと等しい電流パルスを生
成する。ＩＮＣはフィルタ１８に電荷を追加し、ＤＥＣ
はフィルタ１８から電荷を差し引くので、ＩＮＣ電荷と
ＤＥＣ電荷のｔ３部分はループ・フィルタ１８で互いに
打ち消しあう。フィルタへの正味電荷は、ｔ１のみに比
例する。As a result, an extra static phase error of the PLL occurs. To construct a phase / frequency detector without "dead zones", extra delay is added in the detector state machine. The structure will be described later with reference to FIG. FIG. 6 shows a timing diagram of the phase / frequency detector 10 having no "dead zone" like this circuit. If the output clock lags behind (lags behind) the reference clock in phase, an INC pulse is generated. The width of this INC pulse is 2 as t1 and t3.
Consists of three parts. t1 is equal to the timing difference between the rise of the reference clock and the rise of the output clock.
t3 is generated by an extra delay in the phase detector state machine. A DEC pulse is also generated, the width of which is equal to t3. As described below, the charge pump has a width of I
Generate a current pulse equal to the NC and DEC pulses. INC adds charge to filter 18 and DEC
Subtracts the charge from the filter 18 so that the t3 portion of the INC and DEC charges cancel each other out in the loop filter 18. The net charge on the filter is proportional only to t1.
【００１７】チャージ・ポンプ１４は、一対のキャパシ
タから構成される差動ループ・フィルタ１８に電流信号
を出力し、信号の目的が周波数の増分か減分かに応じ
て、ループ・フィルタ・キャパシタ１８上の電荷を増加
または減少する。この増分／減分信号は第２のチャージ
・ポンプ１６にも供給され、このチャージ・ポンプ１６
は増分／減分信号を電流出力に変換し、その出力は差動
電流制御発振器２０に供給され、その発振器は入力電流
の変化に応答してその出力周波数を変更する。発振器２
０に電流を供給するチャージ・ポンプ１６を使用する
と、フィルタ１８のキャパシタに抵抗器を結合する必要
性がなくなる。実際にこれは、電流制御発振器２０に関
連して後述するように、このような抵抗器によって通常
実施される差動機能を実行する。（位相／周波数検出器
１０、チャージ・ポンプ１４と１６、電流制御発振器２
０の回路の詳細については、後述する。）したがって、
位相上、出力クロックが基準クロックより早い場合、位
相／周波数検出器１０は減分パルスを生成し、チャージ
・ポンプ１４と１６はこの論理信号を電流パルスに変換
する。チャージ・ポンプ１４からのパルスは、ループ・
フィルタ・キャパシタ１８での電圧を減少する。これに
対して、位相上、出力クロック信号が基準クロックより
遅い場合、位相／周波数検出器１０は、ループ・フィル
タ・キャパシタ１８での電圧を増加するためにチャージ
・ポンプ１４が使用する増分パルスを生成する。ループ
・フィルタ・キャパシタ１８は、第１のチャージ・ポン
プ１４からの電流を電圧に変換する。本質的に、ループ
・フィルタ・キャパシタ１８とチャージ・ポンプ１６
は、平滑ＤＣ電圧を電圧／電流変換器２２に提供するた
めにパルス発生器からのパルスを平滑する。The charge pump 14 outputs a current signal to a differential loop filter 18 composed of a pair of capacitors, and outputs the current signal to the loop filter capacitor 18 depending on whether the purpose of the signal is to increase or decrease the frequency. Increase or decrease the charge on the top. This increment / decrement signal is also supplied to a second charge pump 16 which
Converts the increment / decrement signal to a current output, the output of which is provided to a differential current controlled oscillator 20, which changes its output frequency in response to changes in the input current. Oscillator 2
Using charge pump 16 to supply zero current eliminates the need to couple a resistor to the capacitor of filter 18. In effect, it performs the differential function normally performed by such resistors, as described below in connection with current controlled oscillator 20. (Phase / frequency detector 10, charge pumps 14 and 16, current controlled oscillator 2
Details of the circuit of 0 will be described later. )
If the output clock is earlier in phase than the reference clock, phase / frequency detector 10 generates a decrement pulse and charge pumps 14 and 16 convert this logic signal into a current pulse. The pulse from the charge pump 14
The voltage at the filter capacitor 18 is reduced. On the other hand, if the output clock signal is later in phase than the reference clock, the phase / frequency detector 10 will use the incremental pulses used by the charge pump 14 to increase the voltage on the loop filter capacitor 18. Generate. Loop filter capacitor 18 converts the current from first charge pump 14 to a voltage. Essentially, the loop filter capacitor 18 and the charge pump 16
Smoothes the pulses from the pulse generator to provide a smoothed DC voltage to the voltage / current converter 22.
【００１８】ループの安定性のために必要なゼロは、位
相／周波数検出器１０の出力に必要な利得が印加された
後で発振器２０に電流を直接注入するチャージ・ポンプ
１６によって作成される。The zero required for loop stability is created by the charge pump 16 which injects current directly into the oscillator 20 after the required gain has been applied to the output of the phase / frequency detector 10.
【００１９】ゼロを作成する際のチャージ・ポンプの作
用については、ファイラがキャパシタＣと直列の抵抗器
Ｒから構成される先行技術を検討すれば、もっともよく
説明することができる。このフィルタは、電流パルスｉ
（ω）を押し出すチャージ・ポンプから給電される。こ
の場合、ωは２πｆと等しく、ｆは周波数である。次に
フィルタでの電圧ｖ（ω）が、電圧／電流変換器に供給
され、その変換器の利得はｇになる。電圧／電流変換器
の出力ｉ1は電流制御発振器に供給される。The operation of the charge pump in creating a zero can best be explained by considering the prior art in which the filer consists of a resistor R in series with a capacitor C. This filter provides the current pulse i
Power is supplied from the charge pump that extrudes (ω). In this case, ω is equal to 2πf, where f is the frequency. Next, the voltage v (ω) at the filter is supplied to a voltage / current converter, the gain of which is g. Output i 1 of the voltage / current converter is supplied to the current-controlled oscillator.
【００２０】ｖ（ω）は次式で定義される。V (ω) is defined by the following equation.
【数１】 (Equation 1)
【００２１】ｉ1は次式で定義される。I 1 is defined by the following equation.
【数２】 (Equation 2)
【００２２】この場合、上記の式の第１項すなわちｇ×
Ｒ×ｉ（ω）＝ｉdは、実際は電流ｉ（ω）に利得係数
ｇ×Ｒを掛けたものであるのに対し、第２項は注入され
た電荷の積分を表していることが分かる。したがって、
発振器に供給される電流は２つの成分の合計になる。In this case, the first term of the above equation, that is, g ×
It can be seen that R × i (ω) = id is actually the current i (ω) multiplied by the gain factor g × R, whereas the second term represents the integral of the injected charge. . Therefore,
The current supplied to the oscillator is the sum of the two components.
【００２３】この実施態様では、上記の式の２つの項を
合計することによって、合計注入電流が作成される。チ
ャージ・ポンプ１６は、正しい利得を電流に印加するこ
とによって第１項ｉdを作成し、チャージ・ポンプ１４
はフィルタおよび電圧／電流変換器により容量性積分を
実施する。次に合計電流の２つの成分は電流制御発振器
の入力で合計される。この抵抗器なしの実施態様の主な
利点は、ループ・フィルタ内に抵抗器が不要であり、そ
のために空間とコストが節約される点である。また、広
範囲の入力および出力クロック動作周波数に対応するた
めに利得ｇ×Ｒの変更が容易である点である。In this embodiment, the total injection current is created by summing the two terms of the above equation. Charge pump 16 creates a first term i d by applying the correct gain to the current, charge pump 14
Performs capacitive integration with a filter and a voltage / current converter. The two components of the total current are then summed at the input of the current controlled oscillator. The main advantage of this resistorless embodiment is that no resistor is needed in the loop filter, which saves space and cost. Another advantage is that the gain g × R can be easily changed to accommodate a wide range of input and output clock operating frequencies.
【００２４】ループ・フィルタ・キャパシタ１８からの
出力電圧は、周知の方法で電圧が出力として電流に変換
される従来設計の電圧／電流変換器２２に入力として供
給される。電圧／電流変換器２２からの出力電流は、チ
ャージ・ポンプ１６からの出力とともに差動電流制御発
振器２０に供給される。この２つの入力は、電流制御発
振器２０によって合計されて差動出力を提供する。その
周波数は、電圧／電流変換器２２と第２のチャージ・ポ
ンプ１６の電流出力の値によって異なる。The output voltage from the loop filter capacitor 18 is provided as an input to a conventionally designed voltage / current converter 22 in which the voltage is converted as an output to a current in a known manner. The output current from the voltage / current converter 22 is supplied to the differential current control oscillator 20 together with the output from the charge pump 16. The two inputs are summed by current controlled oscillator 20 to provide a differential output. The frequency depends on the value of the current output of the voltage / current converter 22 and the second charge pump 16.
【００２５】差動電流制御発振器２０の差動電圧出力
は、この発振器２０の差動電圧出力を所望の周波数の単
端出力に変換する従来設計の差動／ＣＭＯＳ変換器２４
に供給される。差動／ＣＭＯＳ変換器２４の出力は、ク
ロック分配ツリー３０への入力として入力クロック周波
数の所望の倍数を有する信号を提供する、従来設計の順
方向周波数分割器およびバッファ２６に供給される。The differential voltage output of the differential current controlled oscillator 20 is obtained by converting a differential voltage output of the oscillator 20 into a single-ended output having a desired frequency by a conventional differential / CMOS converter 24.
Supplied to The output of the differential / CMOS converter 24 is provided to a conventionally designed forward frequency divider and buffer 26 that provides as an input to the clock distribution tree 30 a signal having a desired multiple of the input clock frequency.
【００２６】クロック分割ツリー３０は、必要な様々な
クロック機能を実行するためにチップ設計者が設計し使
用する一連のクロック回路（出力クロック）である。Ａ
ＳＩＣチップの場合は、それぞれが同一クロック・タイ
ミング信号を必要とする複数のチップが使用される可能
性がある。製造プロセス上のバラツキのためクロック分
配ツリー内のチップ間で異なる遅延をもたらす傾向があ
るので、様々なチップの様々な遅延にかかわらず、同一
クロックにより動作するすべてのチップで適切な位相整
合を行うために、電流制御発振器２２の出力とか、順方
向分割器およびバッファ２６の出力とかではなくて、ク
ロック分割ツリー回路３０からの出力を位相／周波数検
出器１０への入力として使用することが重要である。ま
た、クロック分割ツリーからの出力は、周波数の整合を
図るための周波数分割器として動作する、従来設計のフ
ィードバック分割器およびバッファ１２への入力として
も使用される。The clock division tree 30 is a series of clock circuits (output clocks) designed and used by a chip designer to perform various necessary clock functions. A
In the case of SIC chips, multiple chips, each requiring the same clock timing signal, may be used. Proper phase matching on all chips operating on the same clock, regardless of different delays on different chips, as manufacturing process variations tend to introduce different delays between chips in the clock distribution tree For this reason, it is important to use the output from the clock division tree circuit 30 as an input to the phase / frequency detector 10, rather than the output of the current controlled oscillator 22 or the output of the forward divider and buffer 26. is there. The output from the clock division tree is also used as an input to a conventionally designed feedback divider and buffer 12, which operates as a frequency divider for frequency matching.
【００２７】周波数逓倍率の制御ならびにチャージ・ポ
ンプ１６の利得の制御を行うために、デコーダ３８に信
号を出力する制御回路３６が設けられている。このデコ
ーダ３８は、周知の方法でチャージ・ポンプ１６と分割
器２６および１２に信号を出力し、回路の周波数低倍率
を設定する。A control circuit 36 for outputting a signal to a decoder 38 is provided for controlling the frequency multiplication factor and controlling the gain of the charge pump 16. The decoder 38 outputs signals to the charge pump 16 and dividers 26 and 12 in a well-known manner to set the frequency low magnification of the circuit.
【００２８】また、ジッタ制御回路４２も設けられてい
る。これについては以下に詳述するが、位相／周波数検
出器１０からの出力信号を入力として受け取り、チャー
ジ・ポンプ１４、１６への出力を制御して、後述する方
法でジッタを低減するものである。（図１に示すよう
に、ジッタ制御回路４２は、位相／周波数検出器１０に
接続されている。ただし、後述するようにロック・イン
ジケータ４４に接続し、これによって作動させることも
できる。）ロック・インジケータ４４は、位相／周波数
検出器１０からの入力とクロック基準信号とを受け取
り、「ロック済み」信号を出力する。最後に、周知の方
法でループ・フィルタ・キャパシタ１８に適切な電荷を
提供することによって回路を適切な位相ロック向けの安
定した範囲で初期設定する初期設定回路４６が設けられ
ている。Also, a jitter control circuit 42 is provided. As will be described in detail below, the output signal from the phase / frequency detector 10 is received as an input, and the output to the charge pumps 14 and 16 is controlled to reduce jitter by a method described later. . (As shown in FIG. 1, the jitter control circuit 42 is connected to the phase / frequency detector 10. However, as will be described later, it can be connected to a lock indicator 44 and operated by this.) Indicator 44 receives the input from phase / frequency detector 10 and the clock reference signal and outputs a “locked” signal. Finally, an initialization circuit 46 is provided which initializes the circuit to a stable range for proper phase lock by providing the appropriate charge to the loop filter capacitor 18 in a known manner.
【００２９】電気入力は様々な回路に提供されるが、こ
れらの回路は当技術分野で周知のものであるので、図１
には示していない。これらの回路の一部は、様々な構成
要素の回路を説明する際に参照する。The electrical inputs are provided to various circuits, which are well known in the art,
Not shown. Some of these circuits will be referred to when describing the circuits of the various components.
【００３０】初期設定 次に図２を参照すると、電源投入時に、電力が印加され
たときに設定されるラッチによって入力ＩＮＩＴおよび
ＩＮＩＴＮが強制的にそれぞれハイおよびローに変更さ
れる。これらの入力は、ＦＥＴ素子８４および８６をオ
ンにして、ＦＩＬＴＮをハイに、ＦＩＬＴをローにし、
ＩＣＯを強制的にその最低動作周波数に変更する。ＩＮ
ＩＴがハイになることによってＦＥＴ６２〜８０も活動
化され、そのＦＥＴがＦＩＬＴ／ＦＩＬＴＮ電圧を感知
し、ＦＩＬＴがアース付近になり、ＦＩＬＴＮが電源電
圧付近になるまで、ＣＬＲをローに保つ。次にＣＬＲが
立ち上がり、ＩＮＩＴＡのラッチをリセットし、初期設
定装置をオフにする。ＦＥＴ８２および８８は永続的に
オフであるが、ＦＥＴ８４および８６によってＦＩＬＴ
およびＦＩＬＴＮに追加されるキャパシタンスと一致す
る。このような初期設定回路は当技術分野では周知であ
る。 Initialization Referring now to FIG. 2, at power up, the inputs INIT and INITN are forced high and low, respectively, by a latch set when power is applied. These inputs turn on FET elements 84 and 86, causing FILTN to go high, FILT to go low,
Force the ICO to its lowest operating frequency. IN
A high on IT also activates FETs 62-80, which sense the FILT / FILTN voltage and hold CLR low until FILT is near ground and FILTN is near the power supply voltage. Next, CLR rises, resets the INITA latch, and turns off the initialization device. FETs 82 and 88 are permanently off, but FETs 84 and 86 provide FILT
And the capacitance added to FILTN. Such initialization circuits are well-known in the art.
【００３１】位相／周波数検出器および分割器 位相／周波数検出器１０は、クロック・ツリー３０およ
びフィードバック分割器１２からの出力信号を受け取
り、これらの信号を使用して基準クロックに対する位相
差を検出し、必要な増分信号と減分信号を出力するよう
に構成されている。出力周波数は入力周波数の倍数なの
で、両方の信号（クロック・ツリー３０の出力とフィー
ドバック分割器１２の出力）が使用され、フィードバッ
ク分割器は入力信号の周波数と一致する信号を出力しな
がら、遅延をもたらす。このため、フィードバック分割
器１２の出力の位相は、クロック・ツリー３０からの出
力信号の位相より遅れる。位相／周波数検出器１０は、
このパルスのマスキングしていない立上りまたは立下り
が基準クロック入力の立上りまたは立下りの周波数と一
致するように、クロック・ツリーからの出力信号に対し
てマスキングを行う回路（これについては後述する）を
含む。この機能を示す波形は、図３に示す。 Phase / Frequency Detector and Divider Phase / Frequency Detector 10 receives output signals from clock tree 30 and feedback divider 12 and uses these signals to detect a phase difference relative to a reference clock. , And outputs the necessary increment signal and decrement signal. Since the output frequency is a multiple of the input frequency, both signals (the output of the clock tree 30 and the output of the feedback divider 12) are used, and the feedback divider outputs a signal that matches the frequency of the input signal while reducing the delay. Bring. Thus, the phase of the output of feedback divider 12 lags the phase of the output signal from clock tree 30. The phase / frequency detector 10
A circuit (which will be described later) that masks the output signal from the clock tree so that the unmasked rising or falling of this pulse matches the rising or falling frequency of the reference clock input. Including. The waveform showing this function is shown in FIG.
【００３２】図３に示すように、パルス信号Ａは、その
周波数が基準クロックの周波数の所与の倍数であり出力
回路のクロック分配ツリー３０からの出力信号を表して
いる。この図示の例では、この信号が基準クロック周波
数の３倍の周波数になっている。フィードバック分割器
１２は周知のようにＢとして示すパルス信号を出力す
る。基本的に、信号Ｂのそれぞれのパルスは、信号Ａの
３つのパルス分の長さにわたる。また、信号Ｂは、信号
Ａより遅れ位相てあり、これはフィードバック分割器１
２によって誘導される遅延の結果である。この実施例で
は、信号Ａの立上りを位相整合に使用する。信号Ａのマ
スキングの結果は信号Ｃとして示す。信号Ｂは、以下の
方法で信号Ａに対してマスキングを行う場合に使用す
る。信号Ｂがハイの場合、信号Ａに対してマスキングを
行わないので、信号Ａの立上りＸ１は、信号Ｃの立上り
Ｘ１'として出力される結果である。しかし、信号Ｂが
ローの場合は、信号Ａに対してマスキングを行うので、
信号Ａの立上り、したがって立上りＸ２とＸ３は、マス
キングが行われ、出力として現れなくなる。もう一度信
号Ｂがハイになると、これは信号Ａの立上りＸ４に対し
てマスキングを行わないので、これは出力Ｘ４'として
出力信号Ｃ上に現れる。信号Ａの立上りＸ５およびＸ６
にはマスキングが行われ、立上りＸ７にはマスキングが
行われずに信号Ｃ上にＸ７'として現れる。したがっ
て、出力信号Ｃは、クロック分配ツリー３０からのフィ
ードバック信号である信号Ａの周波数の１／３の周波数
のパルスを有する。これらのパルスは、フィードバック
分割器１２からの信号Ｂの誘導遅延が発生せずに、基準
クロックの周波数と一致している。信号Ｃは反転されて
信号As shown in FIG. 3, the pulse signal A has a frequency which is a given multiple of the frequency of the reference clock and represents an output signal from the clock distribution tree 30 of the output circuit. In the illustrated example, this signal has a frequency three times the reference clock frequency. The feedback divider 12 outputs a pulse signal indicated as B as is well known. Basically, each pulse of signal B spans three pulses of signal A. Also, signal B is delayed in phase from signal A, which is
2 is the result of the delay induced by 2. In this embodiment, the rising edge of the signal A is used for phase matching. The result of the masking of signal A is shown as signal C. The signal B is used when masking the signal A by the following method. When the signal B is high, since the masking is not performed on the signal A, the rising X1 of the signal A is a result of being output as the rising X1 ′ of the signal C. However, when the signal B is low, the signal A is masked.
The rising of signal A, and thus the rising X2 and X3, is masked and no longer appears as an output. When signal B goes high again, it appears on output signal C as output X4 'since it does not mask the rising X4 of signal A. Rising X5 and X6 of signal A
Is masked, and the rising X7 appears as X7 'on the signal C without being masked. Therefore, the output signal C has a pulse having a frequency that is １ ／ of the frequency of the signal A, which is a feedback signal from the clock distribution tree 30. These pulses coincide with the frequency of the reference clock without any induced delay of signal B from feedback divider 12. The signal C is inverted and the signal
【数３】（以降Ｃバーという）を形成し、この信号Ｃバ
ーが位相／検出器のコア状態マシンに入力される立下り
として使用される。このコア状態マシンは立下り検出器
である。位相／周波数検出器１０用の回路は、信号Ａお
よびＢからの信号Ｃの生成を含むものであるが、図４に
示す。## EQU3 ## (hereinafter referred to as C-bar), and this signal C-bar is used as the falling edge which is input to the phase / detector core state machine. This core state machine is a falling detector. The circuit for phase / frequency detector 10, which involves generating signal C from signals A and B, is shown in FIG.
【００３３】次に図４を参照すると、２つの入力信号Ａ
およびＢがＮＡＮＤゲート１１０に入力され、ゲート１
１０が信号Ｃバーを出力する。基準クロック信号（Referring now to FIG. 4, two input signals A
And B are input to NAND gate 110, and gate 1
10 outputs the signal C bar. Reference clock signal (
【数４】 （以降Ｆバーという）として示す）はＮＡＮＤゲート１
１１に入力される。ゲート１１０の出力は、その位相が
ゲート１１１からの信号の位相と比較される信号であ
る。この回路の残りの部分は、一般に周知の方法でこの
位相比較を実行する。ゲート１１０からの出力は、ＮＡ
ＮＤゲート１１２への一方の入力として、またＮＡＮＤ
ゲート１１４への一方の入力としても供給される。ゲー
ト１１４からの出力は、インバータ１１８および１２０
に信号を出力するＮＡＮＤゲート１１６に入力される。
ゲート１１６とインバータ１１８および１２０は、遅延
回路１２１として機能するが、その機能および目的につ
いては後述する。インバータ１２０からの出力は、ＮＡ
ＮＤゲート１２２ならびにゲート１１２、またＮＡＮＤ
ゲート１２４および１２６にも入力される。ゲート１１
４からの出力は、ゲート１２４への一方の入力でもあ
り、その出力はゲート１１４への一方の入力になる。ゲ
ート１２６からの出力はＮＡＮＤゲート１２８への一方
の入力になり、もう一方の入力はゲート１１１から入力
される。(Equation 4) (Hereinafter referred to as F bar)) is NAND gate 1
11 is input. The output of gate 110 is a signal whose phase is compared to the phase of the signal from gate 111. The rest of the circuit performs this phase comparison in a generally known manner. The output from gate 110 is NA
As one input to ND gate 112, and
It is also provided as one input to gate 114. The output from gate 114 is connected to inverters 118 and 120
Is input to a NAND gate 116 that outputs a signal.
Gate 116 and inverters 118 and 120 function as delay circuit 121, the function and purpose of which will be described later. The output from inverter 120 is NA
ND gate 122 and gate 112, and NAND
It is also input to gates 124 and 126. Gate 11
The output from 4 is also one input to gate 124, the output of which is one input to gate 114. The output from gate 126 is one input to NAND gate 128 and the other input is from gate 111.
【００３４】ゲート１２２の出力は増分（ＩＮＣ）信号
を生成するインバータ１３２に入力され、インバータ１
３２の出力は非増分信号（ＩＮＣＮ）と呼ばれる反転増
分信号を生成するインバータ１３４に入力される。同様
に、ゲート１１２の出力は減分信号（ＤＥＣ）を出力す
るインバータ１３６に入力され、インバータ１３６の出
力は非減分（ＤＥＣＮ）信号と呼ばれる減分信号を反転
するインバータ１３８にも入力される。チャージ・ポン
プ１４および１６を作動させるために使用するのは、Ｉ
ＮＣ信号とＤＥＣ信号である。チャージ・ポンプは差動
式なので、差動回路で周知のように「ＮＯＴ」信号も必
要である。また、チャージ・ポンプ１４、１６が電流を
出力する時間を制御するのは、ＩＮＣパルスまたはＤＥ
Ｃパルスの持続期間である。The output of the gate 122 is input to an inverter 132 which generates an increment (INC) signal.
The output of 32 is input to an inverter 134 that generates an inverted incremental signal called a non-incremental signal (INCN). Similarly, the output of gate 112 is input to an inverter 136 that outputs a decrement signal (DEC), and the output of inverter 136 is also input to an inverter 138 that inverts a decrement signal called a non-decrement (DECN) signal. . The charge pumps 14 and 16 are used to operate
These are the NC signal and the DEC signal. Since the charge pump is differential, a "NOT" signal is also required, as is well known in differential circuits. The time during which the charge pumps 14, 16 output current is controlled by the INC pulse or the DE.
The duration of the C pulse.
【００３５】前述のように、位相／周波数検出器１０は
遅延回路１２１を含む。この回路の目的は、インバータ
１１８および１２０の遅延値に応じて、一定値の遅延を
もたらすことである。これは、ＩＮＣパルスまたはＤＥ
Ｃパルスの位相幅が回路の速度制限により信号の位相差
に対して検出器が反応できないようなものになっている
状態である、いわゆる「デッド・ゾーン」をなくすため
のものである。この遅延は、すべての増分パルスとすべ
ての減分パルスに所与の一定パルス幅をもたらすもので
ある。これについては、図５および図６に示す。図５は
遅延がもたらされていない従来の信号出力の図であり、
図６は本発明による遅延を有する信号出力の図である。As described above, the phase / frequency detector 10 includes the delay circuit 121. The purpose of this circuit is to provide a constant value delay depending on the delay values of inverters 118 and 120. This can be an INC pulse or DE
This is to eliminate a so-called "dead zone" in which the phase width of the C pulse is such that the detector cannot respond to the phase difference of the signal due to the speed limitation of the circuit. This delay results in a given constant pulse width for all incremental and decrement pulses. This is shown in FIGS. 5 and 6. FIG. 5 is a diagram of a conventional signal output without delay.
FIG. 6 is a diagram of a signal output having a delay according to the present invention.
【００３６】上記の図４および図５の説明を検討するた
め、図５には、入力基準信号が信号Ｆとして示され、位
相／周波数検出器１０からの出力信号が信号Ｃとして示
されている。図５に示すように、パルス信号Ｃがｔ１分
だけ基準パルス信号Ｆより遅れていると、増分（ＩＮ
Ｃ）パルスが生成され、その幅は信号Ｃが信号Ｆより遅
れる時間に対応する。信号Ｆが信号Ｃより遅れると、減
分（ＤＥＣ）パルスが生成され、その幅ｔ２は信号Ｆが
信号Ｃより遅れる時間に対応する。これらのパルスＤＥ
ＣまたはＩＮＣの幅が小さい場合は、これは、システム
が十分反応できるほど速くないデッド・ゾーンに対応す
る。In order to examine the description of FIGS. 4 and 5 above, FIG. 5 shows the input reference signal as signal F and the output signal from phase / frequency detector 10 as signal C. . As shown in FIG. 5, when the pulse signal C lags behind the reference pulse signal F by t1, the increment (IN
C) A pulse is generated whose width corresponds to the time that signal C lags signal F. If signal F lags signal C, a decrement (DEC) pulse is generated, the width t2 of which corresponds to the time signal F lags signal C. These pulses DE
If the width of C or INC is small, this corresponds to a dead zone that is not fast enough for the system to react.
【００３７】遅延を有するこの回路によって生成される
パルス信号を図６に示す。パルスＣがパルスＦより遅れ
ると、ｔ１＋ｔ３の幅の増分（ＩＮＣ）パルスが生成さ
れ、ｔ３は遅延回路１２１によって誘導される遅延に対
応し、ｔ１は遅れの量に対応する。ｔ３と等しい幅の減
分（ＤＥＣ）パルスも生成される。したがって、この２
つのパルスＩＮＣおよびＤＥＣがチャージ・ポンプ１４
および１６に供給されると、それぞれの信号のｔ３成分
が互いに打ち消しあい、その結果、ｔ１に比例する電荷
の増分がチャージ・ポンプ１４および１６からキャパシ
タ１８および発振器２０にそれぞれ供給される。しか
し、これは、システムが処理できる幅のＩＮＣパルスと
ＤＥＣパルスの生成によって実施されるが、それぞれの
パルスは互いに打ち消しあう成分を持っている。同様
に、パルスＦがパルスＣより遅れると、幅ｔ２およびｔ
３の減分（ＤＥＣ）パルスが生成され、幅ｔ３の増分
（ＩＮＣ）パルスが生成される。それぞれのｔ３値は、
チャージ・ポンプ１４および１６に供給されるときに打
ち消される。したがって、デッド・ゾーンを発生せずに
小さいＩＮＣパルスまたはＤＥＣパルスでも効果的に作
成される。The pulse signal generated by this circuit with a delay is shown in FIG. When pulse C lags pulse F, an increment (INC) pulse of width t1 + t3 is generated, where t3 corresponds to the delay induced by delay circuit 121 and t1 corresponds to the amount of delay. A decrement (DEC) pulse with a width equal to t3 is also generated. Therefore, this 2
Pulse INC and DEC are applied to charge pump 14
And 16, the t3 components of the respective signals cancel each other, so that charge increments proportional to t1 are supplied from charge pumps 14 and 16 to capacitor 18 and oscillator 20, respectively. However, this is accomplished by generating INC and DEC pulses of a width that the system can handle, each pulse having components that cancel each other. Similarly, if pulse F lags behind pulse C, widths t2 and t2
A decrement (DEC) pulse of 3 is generated and an increment (INC) pulse of width t3 is generated. Each t3 value is
Canceled when supplied to charge pumps 14 and 16. Therefore, even a small INC pulse or DEC pulse can be effectively created without generating a dead zone.
【００３８】また、分割器が位相／周波数分割器１０へ
の入力信号として使用される場合、ゲート１１０への入
力と同様のＮＡＮＤゲート１１１への２重入力は、入力
としての個々の元の信号ならびに分割信号を使用して分
割器によって入力に発生する遅延をなくすために使用す
ることができる。これは図７に示すが、同図には、信号
Ｇならびに基準クロック入力Ｈを供給する入力分割器１
４２とゲート１１１が示されている。この場合、ゲート
１１１の出力はゲート１１０の出力と同様のものにな
る。Also, if a divider is used as an input signal to phase / frequency divider 10, a double input to NAND gate 111, similar to the input to gate 110, will be applied to the individual original signal as an input. And can be used to eliminate the delay introduced at the input by the divider using the divided signal. This is shown in FIG. 7, which shows an input divider 1 that supplies a signal G and a reference clock input H.
42 and gate 111 are shown. In this case, the output of gate 111 is similar to the output of gate 110.
【００３９】ジッタ制御 位相ロック・ループが動作する環境の特性の１つは、入
力クロック・パルスの周波数に固有のわずかな変動の結
果であるジッタとして知られている。この結果、矯正ま
たは補正しないと、特に低周波数範囲では電流制御発振
器２０からの出力信号上に現れるノイズ状態が発生す
る。図８は、ノイズ周波数の関数として典型的なＰＬＬ
ノイズ利得（出力ノイズを入力ノイズで割ったもの）を
示す図である。低周波数では、この利得が一定であり、
したがって、すべての入力ジッタが出力ノイズとしてＰ
ＬＬを介して供給される。利得が低下し始める周波数
は、様々な成分の値を制御することによって、たとえ
ば、Ｆ１とＦ２との間でいくらか調整することができる
が、その場合でも低周波数では一定のスループットにな
る。ジッタ制御回路４２は、ＰＬＬがロック済み状態ま
たは動作状態のときに、低周波数でも出力ジッタまたは
ノイズを低減する。One characteristic of the environment in which the jitter control phase locked loop operates is known as jitter, which is the result of small variations inherent in the frequency of the input clock pulse. As a result, if not corrected or corrected, a noise state appears on the output signal from the current controlled oscillator 20, especially in a low frequency range. FIG. 8 shows a typical PLL as a function of noise frequency.
FIG. 4 is a diagram illustrating noise gain (output noise divided by input noise). At low frequencies, this gain is constant,
Therefore, all input jitters are P
Supplied via LL. The frequency at which the gain begins to decrease can be adjusted somewhat by controlling the values of the various components, for example, between F1 and F2, but still has a constant throughput at low frequencies. The jitter control circuit 42 reduces output jitter or noise even at a low frequency when the PLL is in the locked state or the operating state.
【００４０】ジッタ制御回路は、ＰＬＬのロック・フェ
ーズ中、すなわち、その回路がロックされていないが増
分パルスおよび減分パルスを生成しているときに、ＰＬ
Ｌがロック済み状態になるように基準電流発生器から比
較的大きい電流が供給されるが、ＰＬＬがロック済み状
態のときは、ＰＬＬをロック済み状態に維持するために
かなり小さい平均電流が供給されるという原理に基づい
て動作する。出力上のジッタの量は、チャージ・ポンプ
１４、１６の出力電流によるが、チャージ・ポンプに供
給される電流がこのように低減した結果、チャージ・ポ
ンプの出力が低減され、これにより、ジッタのために出
力ノイズが低減される。The jitter control circuit is activated during the lock phase of the PLL, that is, when the circuit is not locked but is generating increment and decrement pulses.
A relatively large current is supplied from the reference current generator so that L is in the locked state, but when the PLL is in the locked state, a much smaller average current is provided to keep the PLL in the locked state. It operates on the principle of The amount of jitter on the output depends on the output currents of the charge pumps 14, 16, but this reduction in the current supplied to the charge pump results in a reduced charge pump output, thereby reducing jitter. Therefore, output noise is reduced.
【００４１】チャージ・ポンプへの電流を制御するため
の回路を図９に示す。この回路は、電流発生器１４９か
らの４つの電流入力Ｉ１、Ｉ２、Ｉ３、Ｉ４を使用す
る。電流Ｉ１はチャージ・ポンプ１４に直接供給され、
電流Ｉ３はチャージ・ポンプ１６に直接供給される。電
流Ｉ２は電界効果トランジスタ（ＦＥＴ）１５０を介し
てチャージ・ポンプ１４に供給され、電流Ｉ４はＦＥＴ
１５２を介してチャージ・ポンプ１６に供給される。し
たがって、ＦＥＴ１５０および１５２がオンになると、
チャージ・ポンプ１４に供給される総電流はＩ１プラス
Ｉ２になり、チャージ・ポンプ１６に供給される総電流
はＩ３プラスＩ４になる。これに対して、ＦＥＴ１５０
および１５２がオフになると、チャージ・ポンプ１４に
供給される電流はＩ１になり、チャージ・ポンプ１６に
供給される電流はＩ３になる。このため、ロック済み状
態に達するために周波数を調整しているＰＬＬのロック
・フェーズ中はＦＥＴ１５０および１５２がオンになる
が、ＰＬＬがロック済み状態または動作状態に達する
と、ＦＥＴ１５０および１５２がオフになり、このた
め、チャージ・ポンプ１４および１６に供給される電流
が低減される。このように電流が低減された結果、出力
信号のノイズが低減される。A circuit for controlling the current to the charge pump is shown in FIG. This circuit uses four current inputs I1, I2, I3, I4 from the current generator 149. The current I1 is supplied directly to the charge pump 14,
The current I3 is supplied directly to the charge pump 16. The current I2 is supplied to the charge pump 14 via a field effect transistor (FET) 150, and the current I4 is
It is supplied to the charge pump 16 via 152. Thus, when FETs 150 and 152 are turned on,
The total current supplied to the charge pump 14 is I1 + I2, and the total current supplied to the charge pump 16 is I3 + I4. In contrast, the FET 150
When and 152 turn off, the current supplied to charge pump 14 becomes I1 and the current supplied to charge pump 16 becomes I3. Thus, FETs 150 and 152 turn on during the lock phase of the PLL that is adjusting the frequency to reach the locked state, but when the PLL reaches the locked or operating state, FETs 150 and 152 turn off. Therefore, the current supplied to the charge pumps 14 and 16 is reduced. As a result of the reduction in the current, the noise of the output signal is reduced.
【００４２】このノイズの低減は図１０に示す。領域Ａ
として示されている図の左側は、所与のクロック入力周
波数でそれがロック状態からロック済み状態に移行する
ときの出力信号上のノイズ周波数の変動を示している。
（入力は固定周波数ジッタを含む。）この領域Ａでは、
４つの電流Ｉ１、Ｉ２、Ｉ３、Ｉ４のすべてがチャージ
・ポンプ１４および１６に供給される。FIG. 10 shows this noise reduction. Area A
The left side of the figure, shown as, shows the variation of the noise frequency on the output signal as it transitions from the locked state to the locked state at a given clock input frequency.
(The input includes fixed frequency jitter.) In this area A,
All four currents I1, I2, I3, I4 are supplied to charge pumps 14 and 16.
【００４３】領域Ｂとして示されている次の領域は、同
じ所与の周波数および入力ジッタでＰＬＬがロック済み
状態に達したときの出力信号上のノイズを示している。
この領域Ｂでは、電流Ｉ１およびＩ３だけがチャージ・
ポンプ１４および１６に供給される。図１１は、領域Ａ
および領域Ｂの各部を拡大して示し、出力信号のノイズ
の大幅な低下を示している。The next region, shown as Region B, shows the noise on the output signal when the PLL reaches the locked state at the same given frequency and input jitter.
In this region B, only the currents I1 and I3 are charged.
It is supplied to pumps 14 and 16. FIG.
In addition, each part of the region B is shown in an enlarged manner, and a large reduction in noise of the output signal is shown.
【００４４】さらに図１０を参照すると、次の領域であ
る領域Ｃは、基準クロックの周波数が変更され、その結
果、出力周波数が変更されたときの出力信号のノイズを
示している。この変更時に、ＰＬＬはロック・モードに
入り、したがって、４つの電流Ｉ１、Ｉ２、Ｉ３、Ｉ４
のすべてがチャージ・ポンプ１４および１６に印加さ
れ、その結果、ノイズ・レベルが高くなっている。Still referring to FIG. 10, the next area, area C, shows the noise of the output signal when the frequency of the reference clock is changed and, as a result, the output frequency is changed. Upon this change, the PLL enters the lock mode and thus the four currents I1, I2, I3, I4
Are applied to the charge pumps 14 and 16, resulting in a higher noise level.
【００４５】領域Ｄに示すように、ＰＬＬがこの新しい
周波数でロック済み状態に移行すると、ＦＥＴ１５０お
よび１５２をオフにすることによってＩ２およびＩ４か
らの電流が除去されてＩ１およびＩ３からの電流だけが
残り、したがって、この新しい入力周波数での出力信号
のノイズが低減される。As shown in Region D, when the PLL enters the locked state at this new frequency, the current from I2 and I4 is removed by turning off FETs 150 and 152, leaving only the current from I1 and I3. The rest, and thus the noise of the output signal at this new input frequency, is reduced.
【００４６】図１２に示すジッタ利得の低減は、チャー
ジ・ポンプの出力の低減によるので、チャージ・ポンプ
への電流の低減幅が大きくなると、出力ノイズが低下す
る。しかし、安定性の懸念からチャージ・ポンプの出力
を非常に小さい値に低減することは望ましくない。した
がって、この低減の程度はシステム設計パラメータの１
つになる。約０．６というＸの値まで低減することは容
易に達成され、回路パラメータを最適化することによっ
て、約０．２５というＸの値までの低減も達成すること
ができる。The reduction in the jitter gain shown in FIG. 12 is due to the reduction in the output of the charge pump. Therefore, as the reduction in the current to the charge pump increases, the output noise decreases. However, it is not desirable to reduce the output of the charge pump to very small values due to stability concerns. Therefore, the degree of this reduction is one of the system design parameters.
One. Reduction to a value of X of about 0.6 is easily achieved, and reduction to a value of about 0.25 of X can be achieved by optimizing circuit parameters.
【００４７】図９に示すように、ロック・インジケータ
４４からの出力信号に応答して、ＦＥＴ１５０および１
５２がオン／オフになる。この信号は、ＦＥＴ１５４、
１５６、１５８、１６０に印加される。ＦＥＴ１５４お
よび１５６はＰＦＥＴであり、ＦＥＴ１５８および１６
０はＮＦＥＴである。ロック・インジケータからの信号
によって、ＰＬＬがロック解除状態になっていることが
示されると、ＦＥＴ１５４、１５６、１５８、１６０が
ＦＥＴ１５０および１５２をオンにし、したがって、電
流Ｉ１、Ｉ２、Ｉ３、Ｉ４が供給される。ロック・イン
ジケータからの信号がロック済み状態または動作状態を
示すと、ＦＥＴ１５４、１５６、１５８、１６０がＦＥ
Ｔ１５０および１５２をオフにする。あるいは、位相／
周波数検出器１０からの信号を必要な回路とともに使用
して、図１に示すようにＦＥＴ１５０および１５２をオ
ン／オフにすることもできる。As shown in FIG. 9, in response to the output signal from lock indicator 44, FETs 150 and 1
52 is turned on / off. This signal is applied to the FET 154,
156, 158, 160. FETs 154 and 156 are PFETs and FETs 158 and 16
0 is an NFET. When the signal from the lock indicator indicates that the PLL is in the unlocked state, FETs 154, 156, 158, 160 turn on FETs 150 and 152, and therefore supply currents I1, I2, I3, I4. Is done. When the signal from the lock indicator indicates a locked or operating condition, FETs 154, 156, 158, 160 cause FE
Turn off T150 and 152. Or phase /
The signal from the frequency detector 10 can be used with the required circuitry to turn on and off the FETs 150 and 152 as shown in FIG.
【００４８】チャージ・ポンプ 前述のように、チャージ・ポンプ１４および１６は、ル
ープ・フィルタ・キャパシタ１８および電流制御発振器
２０をそれぞれ制御するために使用される。ポンプ１４
は差動出力ポンプであり、ポンプ１６は単端出力ポンプ
であるので、この２つのポンプ１４、１６の回路は異な
っている。チャージ・ポンプ回路は、位相／周波数検出
器１０からのディジタル訂正パルスをアナログ制御電圧
および電流に変換し、電流制御発振器２０を駆動する。
サーボ理論に関しては、これは、全体的なフィードバッ
ク・ループを安定状態に維持しながらエラーを最小限に
するために、「比例プラス積分」制御機能を提供する。
図１３に示すように、入力ＩＮＣ、ＩＮＣＮ、ＤＥＣ、
ＤＥＣＮ上に位相／周波数検出器から訂正信号が到着す
る。固定基準電流は線Ｉ０、Ｉ１、Ｉ２、Ｉ３上で回路
に入る。ＩＰＢＩＡＳは、２つの電流スイッチＩＰＳＷ
０およびＩＰＳＷＭ用のバイアス電圧を生成するために
これらの電流のうちの２つを使用する。訂正信号による
指令を受けるブロックＩＰＳＷＤは、発振器２０の電流
感知ノードに電流パルスを注入し、フィードバックの
「比例」部分を提供する。ブロックＩＰＳＷＭは、ＦＩ
ＬＴおよびＦＩＬＴＮに接続されたフィルタ・キャパシ
タの一方またはもう一方から電流パルスを引き出す。こ
れは、フィードバックの「積分」部分を表す差動電圧に
キャパシタによって積分される。ブロックＩＰＣＭはＦ
ＩＬＴおよびＦＩＬＴＮの電圧を監視し、両方のノード
のコモンモード電圧を一定に保持するのに必要な等価電
流を両方のノード上に供給する。ポンプ１４用の回路に
ついては、図１４および図１５に示す。 Charge Pump As described above, charge pumps 14 and 16 are used to control loop filter capacitor 18 and current controlled oscillator 20, respectively. Pump 14
Is a differential output pump and the pump 16 is a single-ended output pump, so the circuits of the two pumps 14, 16 are different. The charge pump circuit converts the digital correction pulse from the phase / frequency detector 10 into an analog control voltage and current, and drives the current control oscillator 20.
With respect to servo theory, this provides a "proportional plus integral" control function to minimize errors while keeping the overall feedback loop stable.
As shown in FIG. 13, the inputs INC, INCN, DEC,
A correction signal arrives on the DECN from the phase / frequency detector. Fixed reference currents enter the circuit on lines I0, I1, I2, I3. IPBIAS has two current switches IPSW
Two of these currents are used to generate bias voltages for 0 and IPSWM. The block IPSWD, commanded by the correction signal, injects a current pulse into the current sensing node of the oscillator 20 to provide a "proportional" portion of the feedback. Block IPSWM is FI
A current pulse is drawn from one or the other of the filter capacitors connected to LT and FILTN. It is integrated by a capacitor into a differential voltage that represents the "integral" part of the feedback. Block IPCM is F
The ILT and FILTN voltages are monitored and the equivalent current required to keep the common mode voltage of both nodes constant is provided on both nodes. The circuit for the pump 14 is shown in FIGS.
【００４９】次に図１４を参照すると、ＦＥＴ２０２、
２０４、２０６、２０８は減分（ＤＥＣ）パルスと非減
分（ＤＥＣＮ）パルスをゲートするために同図に示すよ
うに接続され、ＦＥＴ２１０、２１２、２１４、２１６
は位相／周波数検出器１０からの増分（ＩＮＣ）パルス
と非増分（ＩＮＣＮ）パルスをゲートするために接続さ
れている。ＦＥＴ２０４および２０８はＦＥＴ２１８を
介してアースに接続され、ＦＥＴ２１２および２１６は
ＦＥＴ２２０を介してアースに接続されている。バイア
ス１は、ＦＥＴ２０２、２０６、２１０、２１４用の電
圧を設定する。これらの素子は、チャージ・ポンプの出
力インピーダンスを増加するためのカスコード回路を構
成する。第２の電圧バイアスであるバイアス２は、ＦＥ
Ｔ２１８および２２０内の電流源の電流を設定する。Referring now to FIG. 14, the FET 202,
204, 206, 208 are connected as shown to gate the decrement (DEC) and non-decrement (DECN) pulses, and FETs 210, 212, 214, 216
Is connected to gate incremental (INC) and non-incremental (INCN) pulses from the phase / frequency detector 10. FETs 204 and 208 are connected to ground via FET 218, and FETs 212 and 216 are connected to ground via FET 220. Bias 1 sets the voltage for FETs 202, 206, 210, 214. These elements constitute a cascode circuit for increasing the output impedance of the charge pump. Bias 2 which is the second voltage bias is FE
Set the current of the current source in T218 and 220.
【００５０】図１４に示す差動チャージ・ポンプ・スイ
ッチは、ＩＮＣ信号およびＤＥＣ信号による指令を受け
るＦＩＬＴまたはＦＩＬＴＮから制御済みの電流パルス
を引き出す。電流源ＦＥＴ２１８およびＦＥＴ２２０
は、正電源またはＦＩＬＴ／ＦＩＬＴＮノードのいずれ
かに差動スイッチＦＥＴ２０４、２０８、２１２、２１
６によって向けられる一定電流を生成する。カスコード
素子ＦＥＴ２０２、２０６、２１０、２１４は、ポンプ
出力の出力インピーダンスを増加し、スイッチング・ノ
イズを低減する。The differential charge pump switch shown in FIG. 14 draws a controlled current pulse from FILT or FILTN that is commanded by the INC and DEC signals. Current source FET 218 and FET 220
Are connected to either the positive power supply or the FILT / FILTN node by differential switch FETs 204, 208, 212, 21
6 to generate a constant current. The cascode FETs 202, 206, 210, 214 increase the output impedance of the pump output and reduce switching noise.
【００５１】ＩＮＣパルスは、ＦＥＴ２１２をオンに
し、ＦＥＴ２１６をオフにして、ＦＩＬＴＮから電流を
引き出し、差動フィルタ電圧を増加する。ＤＥＣパルス
は、ＦＥＴ２０４をオンにし、ＦＥＴ２０８をオフにし
て、ＦＩＬＴから電流を引き出し、差動フィルタ電圧を
低減する。The INC pulse turns on FET 212, turns off FET 216, draws current from FILTN, and increases the differential filter voltage. The DEC pulse turns on FET 204, turns off FET 208, draws current from FILT, and reduces the differential filter voltage.
【００５２】検出器１０からのＤＥＣ信号がハイで、Ｄ
ＥＣＮ信号がローの場合、ＦＥＴ２０４はオンになり、
ＦＥＴ２０８はオフになり、ＤＥＣパルスがハイである
限り、そのままの状態を維持する。これにより、ＦＥＴ
２１８からの電流がループ・フィルタ・キャパシタ１８
に流れるようになり、ノードＦＩＬＴに接続されたキャ
パシタからの電荷が除去される。これに対して、ＩＮＣ
信号がハイで、ＩＮＣＮ信号がローの場合、これらの信
号はＦＥＴ２１２をオンにし、ＦＥＴ２１６をオフに
し、その結果、ノードＦＩＬＴＮに接続されたループ・
フィルタ・キャパシタに電流が供給される。図１５に示
すコモン・モード回路は、ＦＩＬＴおよびＦＩＬＴＮ上
のコモン・モード電圧を電源電圧のほぼ半分に維持し、
ポンプ１４の動作範囲を拡大する。このコモン・モード
回路は、図１４のチャージ・ポンプ回路の出力ＦＩＬＴ
およびＦＩＬＴＮに接続している。また、カスコード化
電流ミラーのためにバイアス電圧が供給される。Ｉ１お
よびＩ０は、カスコード化ＰＦＥＴ電流ミラー用のバイ
アス電流を提供する。図１５のこのコモン・モード回路
を使用すると、図１３に示すチャージ・ポンプ出力から
出力線ＦＩＬＴおよびＦＩＬＴＮ上のダイオードをクラ
ンプする必要がなくなり、チャージ・ポンプ１４の線形
範囲が延長される。When the DEC signal from the detector 10 is high and D
When the ECN signal is low, FET 204 turns on,
FET 208 turns off and remains so as long as the DEC pulse is high. With this, FET
Current from the loop filter capacitor 18
And the charge from the capacitor connected to the node FILT is removed. In contrast, INC
When the signals are high and the INCN signal is low, these signals turn on FET 212 and turn off FET 216, resulting in a loop connected to node FILTN.
Current is supplied to the filter capacitor. The common mode circuit shown in FIG. 15 maintains the common mode voltage on FILT and FILTN at approximately half the supply voltage,
The operating range of the pump 14 is expanded. This common mode circuit corresponds to the output FILT of the charge pump circuit of FIG.
And FILTN. Also, a bias voltage is provided for the cascoded current mirror. I1 and I0 provide the bias current for the cascoded PFET current mirror. Using this common mode circuit of FIG. 15 eliminates the need to clamp the diodes on output lines FILT and FILTN from the charge pump output shown in FIG. 13 and extends the linear range of charge pump 14.
【００５３】図１５に示すコモンモード・フィードバッ
ク回路は、フィルタ・ノードでのコモンモード電圧を一
定に保つために機能する。入力Ｉ１で印加された基準電
流はＮＦＥＴ Ｆ１２、Ｆ１５、Ｆ１９を流れ、ＦＥＴ
Ｆ１９、Ｆ２０、Ｆ２３、Ｆ２４が線形動作領域内に
保持されるようにＦＥＴ Ｆ１５〜Ｆ１７のゲート上の
バイアス電圧を確立する。素子の整合のため、ＦＥＴ１
３、１６、１６内の電流はＩ１電流と等しい。Ｉ０内の
等価基準電流により、カスコードＦＥＴ Ｆ１２、Ｆ１
３、Ｆ１４用のバイアス電圧が生成される。The common mode feedback circuit shown in FIG. 15 functions to keep the common mode voltage at the filter node constant. The reference current applied at input I1 flows through NFETs F12, F15, F19 and the FET
Establish a bias voltage on the gates of FETs F15-F17 so that F19, F20, F23, and F24 are held in the linear operating region. FET1 for element matching
The current in 3, 16, 16 is equal to the I1 current. The cascode FETs F12 and F1 are generated by the equivalent reference current in I0.
3. A bias voltage for F14 is generated.
【００５４】ＦＥＴ Ｆ２３およびＦ２４はノードＦＩ
ＬＴおよびＦＩＬＴＮでの電圧を感知する。これらの素
子のサイズは、コモンモード電圧が所望の設定点にある
ときにこれらの素子が渡す総電流がＦＥＴ Ｆ２０内の
電流と等しくなるように設定されている。ＦＥＴ Ｆ２
３およびＦＥＴ Ｆ２４からの電流はＰＦＥＴ Ｆ１、
Ｆ２、Ｆ６、Ｆ７によってミラーリングされる。主チャ
ージ・ポンプによって電流がＦＩＬＴまたはＦＩＬＴＮ
から引き出されることにより、コモンモード電圧が低下
するので、ＦＥＴ Ｆ６内の電流が低下する。ＦＥＴ
Ｆ１３内の電流は一定の状態を維持するので、ＦＥＴ
Ｆ６とＦＥＴ Ｆ１３との間のノードでの電圧が低下
し、整合したカスコード化電流源ＦＥＴ Ｆ４とＦ９な
らびにＦ５とＦ１０がオンになる。これらは、ＦＩＬＴ
およびＦＩＬＴＮに等価電流を供給し、差動電圧に影響
せずにコモンモード電圧を増加する。２次フィードバッ
ク経路であるＦＥＴ Ｆ３、Ｆ８、Ｆ２２、Ｆ２１はル
ープ利得を低減して、回路を安定化する。Ｉ０からの電
流は、強制的にトランジスタＦ１１およびＦ１８を通過
し、これらのトランジスタはＦＥＴ Ｆ１２、Ｆ１３、
Ｆ１４用の電圧バイアスを設定する。FETs F23 and F24 are connected to node FI.
Sense the voltage at LT and FILTN. The size of these elements is set so that the total current they pass when the common mode voltage is at the desired set point is equal to the current in FET F20. FET F2
3 and the current from FET F24 is PFET F1,
Mirroring is performed by F2, F6, and F7. Current is FILT or FILTN by main charge pump
, The common mode voltage decreases, and the current in the FET F6 decreases. FET
Since the current in F13 maintains a constant state,
The voltage at the node between F6 and FET F13 drops, turning on matched cascoded current sources FETs F4 and F9 and F5 and F10. These are FILT
And FILTN to increase the common mode voltage without affecting the differential voltage. FETs F3, F8, F22 and F21, which are secondary feedback paths, reduce loop gain and stabilize the circuit. The current from I0 is forced through transistors F11 and F18, which are connected to FETs F12, F13,
Set the voltage bias for F14.
【００５５】チャージ・ポンプ１６は、位相／周波数検
出器１０からの差動パルスに応答して、電流制御発振器
２０に単端出力電流を供給する。チャージ・ポンプ１６
用の回路については、図１６に示す。同図に示すよう
に、差動入力１６は、構造上、チャージ・ポンプ１４の
ものと同様であり、ＩＮＣ信号とＩＮＣＮ信号を受け取
るように構成されたＦＥＴ２３０、２３２、２３４、２
３６と、位相／周波数検出器１０からのＤＥＣ信号とＤ
ＥＣＮ信号を受け取るように構成されたＦＥＴ２３８、
２４０、２４２、２４４を含んでいる。ＦＥＴ２４６お
よび２４８はＦＥＴ２３２および２３６をアースに接続
し、ＦＥＴ２５０および２５２はＦＥＴ２４０および２
４４をアースに接続する。ＦＥＴ２６０および２６２は
第１の電流ミラーとして動作し、ＦＥＴ２６４および２
６６は第２の電流ミラーとして動作し、ＦＥＴ２６８お
よび２７０は第３の電流ミラーとして動作する。ＦＥＴ
２７２、２７４、２７６、２７８はＦＥＴ２３０、２３
４、２３８、２４２をアースに接続する。ＦＥＴ２８０
および２８２は、電流制御発振器２０に接続された出力
電流である出力Ｉ０の電荷を追加するために使用され、
ＦＥＴ２８４、２８６、２８８、２９０は、出力Ｉ０の
電荷を低減するために使用される。位相／周波数検出器
１０からのＩＮＣ線およびＩＮＣＮ線上のパルスは、Ｆ
ＥＴ２３２をオンにし、ＦＥＴ２３６をオフにし、次に
これらがＦＥＴ２８０および２８２をオンにし、その結
果、パルスの幅に対応する時間の間、Ｉ０に電流が流
れ、発振器２０への電流が追加される。これに対して、
ＤＥＣ線およびＤＥＣＮ線上のパルスにより、ＦＥＴ２
４０がオンになり、ＦＥＴ２４４がオフになり、それに
より、ＦＥＴ２８４、２８６、２８８、２９０がオンに
なり、このＦＥＴ２９０がＩ０をアースに接続し、その
結果、ＤＥＣパルスの幅に対応する時間の間、電流制御
発振器２０に負の電流が発生する。The charge pump 16 supplies a single-ended output current to the current controlled oscillator 20 in response to the differential pulse from the phase / frequency detector 10. Charge pump 16
16 is shown in FIG. As shown, the differential input 16 is structurally similar to that of the charge pump 14 and includes FETs 230, 232, 234, and 2 configured to receive the INC and INCN signals.
36, the DEC signal from the phase / frequency detector 10 and D
FET 238 configured to receive an ECN signal;
240, 242, 244. FETs 246 and 248 connect FETs 232 and 236 to ground, and FETs 250 and 252 connect FETs 240 and 2
Connect 44 to ground. FETs 260 and 262 operate as a first current mirror, and FETs 264 and 2
66 operates as a second current mirror, and FETs 268 and 270 operate as a third current mirror. FET
272, 274, 276, 278 are FETs 230, 23
4, 238, 242 are connected to ground. FET280
And 282 are used to add charge at the output I0, which is the output current connected to the current controlled oscillator 20;
FETs 284, 286, 288, 290 are used to reduce the charge on output I0. The pulses on the INC and INCN lines from the phase / frequency detector 10 are F
ET 232 is turned on and FET 236 is turned off, which in turn turns on FETs 280 and 282, so that current flows through I0 for a time corresponding to the width of the pulse, adding current to oscillator 20. On the contrary,
By the pulse on the DEC line and DECN line, FET2
40 turns on, FET 244 turns off, thereby turning on FETs 284, 286, 288, 290, which connects I0 to ground, and thus for a time corresponding to the width of the DEC pulse. , A negative current is generated in the current control oscillator 20.
【００５６】要約すると、図１６に示す単端チャージ・
ポンプは、ＩＮＣ信号およびＤＥＣ信号による指令を受
ける発振器２０に双方向の電流パルスを注入する。電流
源であるＦＥＴ２４８、２４６、２５０、２５２は、入
力ＶＥ０およびＶＥ１に応じて、３通りのレベルの電流
の１つを発生する。ポンプの増分側の電流は、スイッチ
ＦＥＴ２３２およびＦＥＴ３２６を介して電流ミラーＦ
ＥＴ２６０および２８０に流れ、発振器２０への電流源
となる。ポンプの減分側の電流は、スイッチＦＥＴ２４
０、２４１を介して電流ミラーＦＥＴ２６４およびＦＥ
Ｔ２６８に流れ、次にミラーＦＥＴ２９０、２８６を通
過し、電流制御発振器からの電流を低下させる。ＦＥＴ
２７４およびＦＥＴ２７８からの一定電流は電流ミラー
に追加され、正味出力電流をいっさい発生せずに応答時
間を改善する。カスコード素子ＦＥＴ２６２、２６６、
２７０、２８２、２７２、２３０、２３４、２７６、２
３８、２４２、２８８、２８４は、応答時間を改善し、
電流源の出力インピーダンスを増加する。In summary, the single-ended charge shown in FIG.
The pump injects bidirectional current pulses into the oscillator 20 commanded by the INC and DEC signals. The FETs 248, 246, 250, and 252, which are current sources, generate one of three levels of current according to the inputs VE0 and VE1. The current on the incremental side of the pump is supplied to the current mirror F via switches FET232 and FET326.
The current flows to the ETs 260 and 280 and becomes a current source to the oscillator 20. The current on the decrement side of the pump is determined by the switch FET24
0, 241 and current mirror FET 264 and FE
It flows to T268 and then passes through mirror FETs 290 and 286 to reduce the current from the current controlled oscillator. FET
Constant current from 274 and FET 278 is added to the current mirror to improve response time without generating any net output current. Cascode elements FET262, 266,
270, 282, 272, 230, 234, 276, 2
38, 242, 288, 284 improve response time,
Increase the output impedance of the current source.
【００５７】このため、チャージ・ポンプ１６は、発振
器２０に供給される電流を減少または増加するように動
作し、その出力周波数は入力電流の関数になる。前述の
ように、フィルタ・ループ１８内の抵抗器の代わりにチ
ャージ・ポンプ１６が使用されているが、抵抗器のこの
ような使用は先行技術では一般的なやり方である。した
がって、空間を要する抵抗器をループ・フィルタ１８内
に設けずに、同じ結果が達成される。Thus, charge pump 16 operates to reduce or increase the current supplied to oscillator 20, and its output frequency is a function of the input current. As mentioned above, the charge pump 16 is used instead of the resistor in the filter loop 18, but such use of a resistor is common practice in the prior art. Thus, the same result is achieved without requiring a space consuming resistor in the loop filter 18.
【００５８】電流制御発振器 電流制御発振器２０は、差動信号を出力し、その周波数
は入力電流の規模につれて変化する。発振器２０は負荷
要素としてＦＥＴを使用し、これにより、電流が変化す
るにつれて抵抗が変化できるようになる。電流の変化に
つれて抵抗を変化させることにより、差動負荷対で比較
的一定の電圧を維持し、それにより、電流制御発振の動
作範囲を拡張することが可能である。これは図１７を参
照することにより理解することができるが、同図は、電
流制御発振器の全体構造を高レベルで示している。 Current Controlled Oscillator The current controlled oscillator 20 outputs a differential signal, the frequency of which varies with the magnitude of the input current. Oscillator 20 uses an FET as a load element, which allows the resistance to change as the current changes. By changing the resistance as the current changes, it is possible to maintain a relatively constant voltage at the differential load pair, thereby extending the operating range of the current controlled oscillation. This can be understood by referring to FIG. 17, which shows the overall structure of the current controlled oscillator at a high level.
【００５９】発振器２０は、ＦＥＴ３００、３０２、３
０４という一連の差動対を含み、これらがリング発振器
を構成する。ＦＥＴ対３００、３０２、３０４は、それ
ぞれそこを横切る負荷３０６、３０８、３１０を有す
る。（ＦＥＴ対３００上のポイント１はＦＥＴ対３０６
のポイント１に接続され、ＦＥＴ対３００上のポイント
２はＦＥＴ対３０６上のポイント２に接続されてい
る。）発振器の入力Ｉへの電流は電圧／電流変換器２２
から供給される。差動負荷対での電圧降下は、負荷３０
６、３０８、３１０の電流の値と抵抗の値との関数とし
て、すなわち、Ｖ＝ＩＲという基本公式通りに変化す
る。したがって、電流Ｉが変化し、抵抗Ｒがそのままの
状態を維持すると、出力電圧は電流の関数として変化す
る。これは、発振器２０の動作範囲を狭くするものであ
る。しかし、負荷３０６、３０８、３１０の抵抗が電流
とは反対に変化すると、電圧はほぼ一定の状態を維持す
る。図示の実施例にはＦＥＴ対３００、３０２、３０４
の３つの段階が示され、使用されているが、リング発振
器を形成するために４つまたはそれ以上の状態あるいは
２つの状態を使用することもできる。図１８には、負荷
３０６、３０８、３１０の抵抗の変動性に備えるものを
含み、発振器２０の回路が示されている。The oscillator 20 includes FETs 300, 302, 3
04, comprising a series of differential pairs, which constitute a ring oscillator. FET pairs 300, 302, 304 each have a load 306, 308, 310 across it. (Point 1 on FET pair 300 is FET pair 306
And point 2 on FET pair 300 is connected to point 2 on FET pair 306. 2.) The current to the input I of the oscillator is
Supplied from The voltage drop across the differential load pair is
6, 308, 310 as a function of the value of the current and the value of the resistor, ie, according to the basic formula V = IR. Thus, if the current I changes and the resistor R remains unchanged, the output voltage will change as a function of the current. This narrows the operating range of the oscillator 20. However, as the resistance of the loads 306, 308, 310 changes opposite to the current, the voltage remains substantially constant. In the illustrated embodiment, the FET pairs 300, 302, 304
Although three stages are shown and used, four or more states or two states can be used to form a ring oscillator. FIG. 18 shows the circuit of the oscillator 20, including one that provides for the variability of the resistances of the loads 306, 308, 310.
【００６０】図１８に示すように、３対の差動ＦＥＴ対
３００、３０２、３０４はそれぞれ、ＦＥＴ３１２と３
１４の対、ＦＥＴ３１６と３１８の対、ＦＥＴ３２０と
３２２の対から構成される。安定電流を提供するため、
それぞれＦＥＴ対３３０と３３２、３３４と３３６、３
３８と３４０から構成され、それぞれ３つの差動ＦＥＴ
対３００、３０２、３０４のＦＥＴと回路関係になるよ
うに接続された、３つの電流源３２４、３２６、３２８
が設けられている。負荷３０６は、図示の通り差動ＦＥ
Ｔ対３００に接続されたＦＥＴ３４２、３４４、３４
６、３４８から構成されている。同様に、負荷３０８
は、差動ＦＥＴ対３０２に接続されたＦＥＴ３５０、３
５２、３５４、３５６から構成され、負荷３１０は、差
動対３０４に接続されたＦＥＴ３５８、３６０、３６
２、３６４から構成されている。As shown in FIG. 18, three differential FET pairs 300, 302, and 304 are FETs 312 and 312, respectively.
It comprises fourteen pairs, a pair of FETs 316 and 318, and a pair of FETs 320 and 322. To provide a stable current,
FET pairs 330 and 332, 334 and 336, 3
38 and 340, each with three differential FETs
Three current sources 324, 326, 328 connected in circuit relationship with the FETs of the pairs 300, 302, 304
Is provided. The load 306 is a differential FE as shown.
FETs 342, 344, 34 connected to T-pair 300
6, 348. Similarly, load 308
Are FETs 350, 3 connected to the differential FET pair 302.
52, 354, 356, and the load 310 is connected to the differential pair 304 by FETs 358, 360, 36
2, 364.
【００６１】ＦＥＴ３６６、３６８、３７０、３７２、
３７４は、電流入力として電圧／電流変換器２２からの
入力電流入出力とチャージ・ポンプ１６に接続されてい
る。バイアス回路からの電流は、ＦＥＴ用の動作電流を
提供する。FETs 366, 368, 370, 372,
374 is connected as a current input to the input current input / output from the voltage / current converter 22 and the charge pump 16. The current from the bias circuit provides the operating current for the FET.
【００６２】前述のように、差動対３００、３０２、３
０４は電流を出力し、その周波数は周知の方法で入力電
流の変化につれて変化する。さらに、出力電圧は、それ
ぞれの負荷３０６、３０８、３１０の抵抗を電流変動と
は反対に変化させることにより、一定に維持される。こ
の負荷抵抗の変化は、これを次のように実施する。入力
電流は、ＮＦＥＴ３６６および３６８から構成される第
１のカスコード化電流ミラーに強制的に供給される。こ
の電流は、１次電流ミラーから、ＮＦＥＴ３７０および
３７２から構成される２次電流ミラーにミラーリングさ
れる。第２の電流ミラーはＰＦＥＴ３７４に接続された
ダイオードに電流を強制的に供給する。このＰＦＥＴ３
７４は、可変負荷用の可変制御電圧を提供する。入力電
流が増加すると、ＦＥＴ３３４での電圧降下が増加し、
負荷抵抗が減少する。入力電流が減少すると、ＦＥＴ３
７４での電圧が減少し、負荷抵抗が増加する。それぞれ
の負荷は、可変抵抗ＰＦＥＴ３４４、３４８、３５２、
３５６、３６０、３６２と、ダイオード接続ＰＦＥＴ３
４２、３４８、３５０、３５６、３５８、３６４から構
成される。ダイオード接続ＰＦＥＴはこの負荷を線形に
改善し、負荷における電圧の揺れを制限する。可変抵抗
器は、電流の変化とは反比例して抵抗を変化させ、した
がって、発振器２０の動作範囲を拡大する。As described above, the differential pairs 300, 302, 3
04 outputs a current, the frequency of which varies as the input current changes in a well-known manner. Further, the output voltage is maintained constant by changing the resistance of each load 306, 308, 310 in opposition to current fluctuations. This change in the load resistance is performed as follows. The input current is forced to a first cascoded current mirror composed of NFETs 366 and 368. This current is mirrored from the primary current mirror to a secondary current mirror composed of NFETs 370 and 372. The second current mirror forces a current to the diode connected to PFET 374. This PFET3
74 provides a variable control voltage for a variable load. As the input current increases, the voltage drop across FET 334 increases,
Load resistance decreases. When the input current decreases, FET3
The voltage at 74 decreases and the load resistance increases. Each load is a variable resistance PFET 344, 348, 352,
356, 360, 362 and diode-connected PFET3
42, 348, 350, 356, 358, and 364. A diode-connected PFET improves this load linearly and limits voltage swings at the load. The variable resistor changes the resistance in inverse proportion to the change in current, thus extending the operating range of the oscillator 20.
【００６３】ロック・インジケータ ロック・インジケータ４４は、ＰＬＬが位相ロック済み
状態になっていることを示す信号を出力する。このよう
な状態は、出力クロック信号を必要とする回路が位相ロ
ック済み状態でのみ動作することをシステム設計者が把
握するため、またはそのように判定できるようにするた
めに必要である。さらに、ロック済み状態を検出する際
に、ロック・インジケータがタイミングならびにチャー
ジ・ポンプ１４および１６からの訂正パルスに敏感にな
らないようにすることが必要である。また、ロック・イ
ンジケータが入力周波数非依存になり、タイマを使用し
ないことが望ましい。というのは、ロック特性は様々な
周波数に対して様々な時間値を持つ可能性があり、多く
の先行技術のロック・インジケータは時間依存であり、
様々な周波数での様々なパラメータに対応しない。 Lock Indicator Lock indicator 44 outputs a signal indicating that the PLL is in a phase locked state. Such a state is necessary for a system designer to know that a circuit requiring an output clock signal operates only in a phase locked state, or to allow such a determination. In addition, it is necessary that the lock indicator not be sensitive to timing and correction pulses from charge pumps 14 and 16 in detecting a locked condition. It is also desirable that the lock indicator be input frequency independent and not use a timer. Because the lock characteristics can have different time values for different frequencies, many prior art lock indicators are time dependent,
Does not support different parameters at different frequencies.
【００６４】ロック・インジケータ４４は、ＰＬＬがそ
の位相ロック済み状態になっているかどうかを判定する
ために、基準クロックと位相／周波数検出器１０の出力
信号に依存している。簡単に説明すると、位相／周波数
検出器１０から出力された増分パルスと減分パルスの幅
の差が所与の値ｖより大きい場合にリセット信号を発生
することにより、ロック・インジケータは機能する。基
準クロックからのパルスの数がカウントされ、基準クロ
ックの所与の数ｎすなわち１６個の入力パルスの場合に
位相／周波数検出器１０からのすべての出力パルスがｖ
より大きい値を持っていない場合、ロック・インジケー
タ４４は、ＰＬＬが位相ロック済み状態になっているこ
とを示す。ロック済み状態になると、ロック・インジケ
ータ４４は、ｖより大きい値を有する数のパルスが基準
クロックの所与の数ｍのパルス内で発生するまでロック
済み状態を維持する。この数ｍは通常、数ｎより大き
い。この状態が発生すると、ロック・インジケータ４４
は、ＰＬＬがロック解除状態になっていることを示す出
力信号を発生する。その時点でロック・インジケータが
もう一度ロック済み状態に陥る、基準クロックの所与の
数ｎのパルス中にｖより大きい幅値を有する出力が発生
しなくなるまで、ロック・インジケータはロック解除状
態を維持する。ロック・インジケータ４４の出力はロッ
ク済み状態またはロック解除状態にラッチされる。Lock indicator 44 relies on the reference clock and the output signal of phase / frequency detector 10 to determine if the PLL is in its phase locked state. Briefly, the lock indicator functions by generating a reset signal when the difference between the width of the increment and decrement pulses output from the phase / frequency detector 10 is greater than a given value v. The number of pulses from the reference clock is counted, and for a given number n of reference clocks, ie, 16 input pulses, all output pulses from the phase / frequency detector 10 are v
If not, the lock indicator 44 indicates that the PLL is in a phase locked state. Once in the locked state, the lock indicator 44 will remain locked until a number of pulses having a value greater than v occur within a given number m of pulses of the reference clock. This number m is usually greater than the number n. When this occurs, the lock indicator 44
Generates an output signal indicating that the PLL is in the unlocked state. The lock indicator will remain unlocked until no more output with a width value greater than v occurs during a given number n of pulses of the reference clock, at which point the lock indicator will again enter the locked state. . The output of lock indicator 44 is latched in a locked or unlocked state.
【００６５】ロック済み状態およびロック解除状態を判
定しラッチするための回路を図１９に示す。基準クロッ
ク信号は、ＸＯＲゲート３８６に接続された一対のＮＡ
ＮＤゲート３８２、３８４を含む遅延回路３８０に入力
される。ＸＯＲゲート３８６の出力は、ロック・カウン
タ３８８とロック解除カウンタ３９０に信号を出力する
一連の７つのインバータ３８７に入力される。この遅延
回路の目的は、基準クロック信号内に遅延をもたらし
て、増分信号および減分信号を生成するときに位相／周
波数検出器１０によって発生する遅延と一致させること
である。FIG. 19 shows a circuit for determining and latching the locked state and the unlocked state. The reference clock signal is supplied to a pair of NAs connected to the XOR gate 386.
Input to a delay circuit 380 including ND gates 382 and 384. The output of XOR gate 386 is input to a series of seven inverters 387 that output signals to lock counter 388 and unlock counter 390. The purpose of this delay circuit is to introduce a delay in the reference clock signal to match the delay generated by the phase / frequency detector 10 when generating the increment and decrement signals.
【００６６】ロック・カウンタ３８８（その構造につい
ては後述する）は、後述するように１６個のパルスに達
する前にリセットされるまで、１６個のパルスをカウン
トし、１６個のパルスの後で１つの信号を出力する。ロ
ック・カウンタ３８８からの出力は、遅延回路３９２を
通過し、ラッチ３９４に入力される。ロック・カウンタ
からラッチ３９４への入力パルスはラッチ３９４をラッ
チして、ロック済み状態を示す。Lock counter 388 (its structure will be described later) counts 16 pulses until reset before reaching 16 pulses, as described below, and counts 1 after 16 pulses. Output two signals. The output from the lock counter 388 passes through the delay circuit 392 and is input to the latch 394. An input pulse from the lock counter to latch 394 latches latch 394, indicating a locked state.
【００６７】位相／周波数検出器１０からの増分信号お
よび減分信号は、ＸＯＲゲート３９８に入力され、その
出力はＩＮＣパルスとＤＥＣパルスとの幅の差になり、
その出力は一対のインバータ４００を通過する。インバ
ータ４００は、増分パルスと減分パルスの幅の差が所与
の値ｖより大きい場合のみ、出力信号を生成する。ｖの
値はインバータ４００用に選択された値によって決ま
り、したがって、この値を選択することによって、ジッ
タ許容差の量を設計で回路に取り入れることができる。
インバータ４００の出力はＯＲゲート４０２に入力さ
れ、そのＯＲゲートの出力はロック・カウンタ３８８を
リセットするために使用される。The increment and decrement signals from phase / frequency detector 10 are input to XOR gate 398, the output of which is the difference between the width of the INC and DEC pulses,
Its output passes through a pair of inverters 400. Inverter 400 produces an output signal only if the difference between the width of the increment and decrement pulses is greater than a given value v. The value of v is determined by the value chosen for inverter 400, so choosing this value allows the amount of jitter tolerance to be incorporated into the circuit in the design.
The output of inverter 400 is input to OR gate 402, whose output is used to reset lock counter 388.
【００６８】また、ロック・カウンタ３８８の出力はＯ
Ｒゲート４０４に入力され、そのＯＲゲートの出力はロ
ック解除カウンタ３９０をリセットするために使用され
る。ロック解除カウンタ３９０は３２個のパルスをカウ
ントし、それがリセットされていない場合に出力パルス
を生成し、そのパルスがＯＲゲート４０６によりゲート
され、ラッチ３９４をロック解除状態にラッチする。The output of the lock counter 388 is O
Input to R-gate 404, the output of which is used to reset unlock counter 390. Unlock counter 390 counts 32 pulses and generates an output pulse if it has not been reset, which pulse is gated by OR gate 406 to latch latch 394 in the unlocked state.
【００６９】この回路は次のように動作する。基準クロ
ックが信号を入力すると、その信号は遅延回路３８０を
通過し、ロック・カウンタ３８８とロック解除カウンタ
３９０の両方に印加される。この時点で、ラッチ３９４
はロック解除位置になっている。ロック・カウンタ３８
８はパルスのカウントを開始し、リセットされていなけ
れば、１６個のパルスの終わりに出力信号を生成してラ
ッチ３９４をロック済み位置にする。基準クロックが信
号を入力するのと同時に、位相／周波数検出器１０が増
分ＩＮＣ信号と減分ＤＥＣ信号をＸＯＲゲート３９８に
入力する。これらのＩＮＣおよびＤＥＣパルスの幅の差
がｖより小さい場合、インバータ４００からの出力は一
切行われない。この出力なし状態が１６個のパルス分持
続する場合は、ロック・カウンタ３８８がリセットされ
ず、ラッチ３９４がロック済み状態にラッチされる。た
だし、ロック・カウンタ３８８が１６個のパルスをカウ
ントしている間に、増分ＩＮＣパルスと減分ＤＥＣパル
スの幅の間にｖより大きい値が発生すると、インバータ
４００がＯＲゲート４０２に信号を出力し、そのＯＲゲ
ートがロック・カウンタ３８８をリセットし、そのカウ
ンタがもう一度カウントを開始する。ロック・カウンタ
３８８のカウントとリセットは、インバータ４００から
のリセット信号なしで１６個のパルスがカウントされる
まで続行する。この時点で、ラッチ３９４はロック済み
状態に入る。This circuit operates as follows. When the reference clock receives a signal, the signal passes through delay circuit 380 and is applied to both lock counter 388 and unlock counter 390. At this point, the latch 394
Is in the unlocked position. Lock counter 38
8 starts counting pulses and, if not reset, generates an output signal at the end of the 16 pulses to place latch 394 in the locked position. At the same time that the reference clock inputs the signal, the phase / frequency detector 10 inputs the increment INC signal and the decrement DEC signal to the XOR gate 398. If the difference between the widths of these INC and DEC pulses is smaller than v, no output from inverter 400 is performed. If this no output state persists for 16 pulses, lock counter 388 is not reset and latch 394 is latched in the locked state. However, if a value greater than v occurs between the width of the incremented INC pulse and the decremented DEC pulse while the lock counter 388 is counting 16 pulses, the inverter 400 outputs a signal to the OR gate 402. Then, the OR gate resets the lock counter 388, and the counter starts counting again. The counting and resetting of the lock counter 388 continues until 16 pulses are counted without a reset signal from the inverter 400. At this point, latch 394 enters the locked state.
【００７０】ラッチがロック済み状態になった後、ロッ
ク済み状態からロック解除状態に出るには、その時点で
ラッチ３９４がロック解除状態にラッチされる１６個を
超えるパルスの期間に増分パルスと減分パルスがｖより
大きい値を有することが必要である。これは次のように
発生する。この場合、リセットされない限り、３２個の
パルスをカウントするロック解除カウンタ３９０にも遅
延回路３８０からの出力が入力されることに留意された
い。３２個のパルスの後、ロック解除カウンタ３９０は
信号を出力し、ラッチ３９４をロック解除状態にする。
ロック・カウンタ３８８が出力信号を生成する１６個の
パルスをカウントしたと想定すると、ロック・カウンタ
３８８からの出力信号はＯＲゲート４０４を通過し、ロ
ック解除カウンタ３９０をリセットし、このカウンタが
もう一度３２個までのカウントを開始する。したがっ
て、ロック解除カウンタ３９０から出力信号が一切生成
されず、このため、ラッチがロック済み状態を維持す
る。次に、増分ＩＮＣパルスと減分ＤＥＣパルスとの幅
の差がｖより大きいことを示す単一パルスがインバータ
４００によって生成されると想定する。これが発生する
と、ロック・カウンタ３８８は、その１６個のパルス・
カウントに達する前にリセットされるので、ロック解除
カウンタには一切リセット信号が送達されず、したがっ
て、３２個のカウントに達するかまたはリセットされる
までその３２個のパルスのカウントを続行する。インバ
ータからそれ以上のパルスが生成されないと想定する
と、ロック・カウンタ３８８が１６個のパルスのカウン
トに達したときに、ロック解除カウンタ３９０をリセッ
トする信号が出力される。したがって、ラッチ３９４は
ロック済み状態を維持する。ただし、インバータ４００
によって生成される信号が１６個より多いクロック・パ
ルス分持続する場合、ロック解除カウンタ３９０は、そ
の３２個のカウントに達する前にリセット信号を受け取
らず、ラッチ３９４への信号を生成してロック解除状態
にラッチする。この状態は、ロック・カウンタ３８８に
よって１６個のパルスがカウントされるまで続行し、そ
の後、そのカウンタがラッチ３９４をロック済み状態に
ラッチする。After the latch is in the locked state, to exit from the locked state to the unlocked state, the latch 394 is latched in the unlocked state at that point, with an incremental pulse and an incremental pulse during the period of more than 16 pulses. It is necessary that the minute pulse has a value greater than v. This occurs as follows. In this case, it should be noted that the output from the delay circuit 380 is also input to the unlock counter 390 that counts 32 pulses unless reset. After 32 pulses, unlock counter 390 outputs a signal, causing latch 394 to be unlocked.
Assuming that lock counter 388 has counted 16 pulses that produce an output signal, the output signal from lock counter 388 passes through OR gate 404, resets unlock counter 390, and this counter once again outputs 32. Start counting up to. Therefore, no output signal is generated from the unlock counter 390, which keeps the latch in the locked state. Next, assume that a single pulse is generated by inverter 400 indicating that the difference in width between the incremental INC and decrement DEC pulses is greater than v. When this occurs, the lock counter 388 increments its 16 pulse counts.
Since the reset is performed before the count is reached, no reset signal is delivered to the unlock counter, thus continuing to count the 32 pulses until the 32 count is reached or reset. Assuming that no more pulses are generated from the inverter, a signal is output that resets unlock counter 390 when lock counter 388 reaches a count of 16 pulses. Thus, latch 394 remains locked. However, the inverter 400
Unlock counter 390 does not receive a reset signal before it reaches its 32 counts, and generates a signal to latch 394 to unlock the lock if the signal generated by LOCK lasts more than 16 clock pulses. Latch to state. This state continues until 16 pulses have been counted by lock counter 388, which then latches latch 394 in the locked state.
【００７１】したがって、この回路のロック・インジケ
ータはクロック・ジッタに対して比較的鈍感であること
に留意されたい。というのは、増分パルスと減分パルス
の幅の差が値ｖより大きい場合にのみ応答して、ＰＬＬ
がロック解除状態になり、その値はロック済み状態に影
響しない、ある程度のジッタを考慮したものであるから
である。さらに、ＰＬＬがまだロック済みモードになっ
ている間にループ・フィルタ・キャパシタ１８上の電荷
を補給する必要があるために、ｖより大きい値の複数の
断続パルスに応答して、ＰＬＬがロック解除状態に移行
することはない。また、ロック・インジケータは、入力
クロック周波数に応答するのであって、時間に応答する
のではない。このため、同一動作特性を有する広範囲の
周波数で適用可能である。Therefore, it should be noted that the lock indicator of this circuit is relatively insensitive to clock jitter. The PLL responds only when the difference between the widths of the increment pulse and the decrement pulse is larger than the value v.
Is in the unlocked state, and its value does not affect the locked state and takes into account some jitter. Further, the need to replenish the charge on the loop filter capacitor 18 while the PLL is still in the locked mode causes the PLL to unlock in response to multiple intermittent pulses of a value greater than v. There is no transition to the state. Also, the lock indicator is responsive to the input clock frequency, not time. Therefore, it can be applied in a wide range of frequencies having the same operation characteristics.
【００７２】次に図２０を参照すると、同図にはロック
・カウンタ３８８の構造が示されている。この回路は、
４つのインバータ４１４に直列に接続された一連の５つ
の２で分割回路４１２を含む。この２で分割回路は当技
術分野では周知のものであり、このような従来の回路で
あればどの回路でも使用することができる。追加の２で
分割回路とインバータを追加すると、３２パルス・カウ
ントのロック解除カウンタ３９０の構造が得られる。Referring now to FIG. 20, the structure of the lock counter 388 is shown. This circuit is
It includes a series of five divide-by-two circuits 412 connected in series to four inverters 414. The two-way divider is well known in the art, and any such conventional circuit can be used. Adding a divider and an inverter in the additional two gives the structure of the unlock counter 390 with a 32 pulse count.
【００７３】ロック・カウンタ３８８用の１６個のパル
ス・カウントの値とロック解除カウンタ３９０用の３２
個のパルス・カウントの値はある程度まで任意であり、
ＰＬＬ回路の様々なパラメータに応じて変更可能である
ことに留意されたい。たとえば、場合によっては余分な
電荷パルスを考慮し、それに対応するために８パルス・
カウンタで十分な場合もあるが、ロック・カウンタ３８
８用として３２個のパルスが必要な場合もある。これに
対して、ロック解除カウンタ３９０用として６４パルス
・カウンタで十分な場合もある。さらに、ｖという値
は、素子およびインバータ４００のサイズまたは値を変
更することによって、入力信号のジッタに応じて調整ま
たは選択することができる。The value of 16 pulse counts for lock counter 388 and 32 for lock release counter 390
The pulse count value is arbitrary to some extent,
Note that it can be changed according to various parameters of the PLL circuit. For example, in some cases an extra charge pulse is considered and eight pulses
Although a counter may be sufficient, the lock counter 38
In some cases, 32 pulses may be needed for eight. In contrast, a 64-pulse counter for the unlock counter 390 may be sufficient. Further, the value of v can be adjusted or selected according to the jitter of the input signal by changing the size or value of the element and the inverter 400.
【００７４】まとめとして、本発明の構成に関して以下
の事項を開示する。In summary, the following items are disclosed regarding the configuration of the present invention.
【００７５】（１）入力クロック基準信号と回路出力信
号との位相／周波数の差を比較し、出力として増分パル
スと減分パルスを提供する位相／周波数検出器と、前記
位相／周波数検出器に結合されたチャージ・ポンプと、
前記チャージ・ポンプに結合されたループ・フィルタ・
キャパシタであって、前記ループ・フィルタ・キャパシ
タが電流制御発振器に電流入力を提供するように結合さ
れ、前記電流制御発振器の出力が電流制御発振器の電流
入力に応答して出力周波数を提供する、ループ・フィル
タ・キャパシタとを含み、前記位相／周波数検出器が、
ロック周波数である第１の周波数を有する基準クロック
信号を受け取る第１の入力ポートと、前記第１の周波数
より大きい第２の周波数でクロック分配ツリーからの出
力を受け取る第２の入力ポートであって、その出力の位
相が前記第１の周波数にロックされる第２の入力ポート
と、前記第１の周波数にほぼ対応する第２の周波数で、
それから位相が外れている電流制御発振器からの出力信
号を受け取る第３の入力ポートと、前記第２および第３
の入力ポートで受け取った前記信号を合成して、前記第
３の信号の周波数に対応する周波数と前記第２の信号の
位相に対応する位相を有する複合信号を生成する信号合
成回路と、前記第１のポートおよび前記信号合成回路と
回路関係にある出力回路であって、前記複合信号と前記
基準信号の位相差に対応する幅を有する増分パルスと減
分パルスを出力する出力回路とを含むことを特徴とす
る、位相ロック・ループ回路。 （２）周波数分割器が、電流制御発振器の出力および前
記第３のポートと回路関係にあって、前記第２の周波数
の信号を供給することを特徴とする、上記（１）に記載
の位相ロック・ループ回路。 （３）前記周波数分割器が、基準クロック信号の周波数
と同等の周波数の信号を供給することを特徴とする、上
記（２）に記載の位相ロック・ループ回路。 （４）前記信号合成回路が、電流制御発振器からの信号
によりクロック分配ツリーからの信号の一部分に対して
マスキングを行って、分割した周波数の信号を供給する
ためのゲートを含むことを特徴とする、上記（１）に記
載の位相ロック・ループ回路。 （５）前記複合信号と前記基準クロック信号の位相差に
かかわらず、前記増分パルスと減分パルスのそれぞれに
所与の幅の増分を提供するように構成された遅延回路を
さらに特徴とする、上記（１）に記載の位相ロック・ル
ープ回路。 （６）入力クロック基準信号と回路出力信号との位相／
周波数の差を比較し、出力として増分パルスと減分パル
スを提供する位相／周波数検出器と、前記位相／周波数
検出器に結合されたチャージ・ポンプと、前記チャージ
・ポンプに結合されたループ・フィルタ・キャパシタで
あって、前記ループ・フィルタ・キャパシタが電流制御
発振器に電流入力を提供するように結合され、前記電流
制御発振器の出力が電流制御発振器の電流入力に応答し
て出力周波数を提供する、ループ・フィルタ・キャパシ
タとを含み、前記位相／周波数検出器が、電流制御発振
器からの入力信号と基準クロック信号を受け取るための
入力ポートと、それぞれが前記信号の位相の差に対応す
る幅を有する増分パルスと減分パルスを出力するための
比較回路と、前記信号の位相差にかかわらず、前記増分
パルスと減分パルスに所与の幅増分値の等価幅をもたら
すための遅延回路とを含むことを特徴とする、位相ロッ
ク・ループ回路。 （７）入力として基準クロック信号と回路出力信号を受
け取り、入力クロック信号と回路出力信号の位相／周波
数を比較し、増分パルスおよび減分パルスとして基準ク
ロック信号と回路出力信号の位相の差に応答してその幅
の増分パルスと減分パルスを出力する位相／周波数検出
器を有する位相ロック・ループ回路において、入力信号
の位相差にかかわらず、それぞれが前記幅の所定の等価
増分値を有する前記増分パルスと減分パルスを生成する
ステップを含む、前記位相／周波数検出器から増分パル
スと減分パルスを供給する方法。 （８）入力として基準クロック信号と回路出力信号を受
け取り、入力クロック信号と回路出力信号の位相／周波
数を比較し、増分パルスおよび減分パルスとして基準ク
ロック信号と回路出力信号の位相の差に応答してその幅
の増分パルスと減分パルスを出力する位相／周波数検出
器を有する位相ロック・ループ回路において、入力クロ
ック信号の周波数に対応する第１の周波数を有する第１
の信号成分と入力クロック信号の位相に対応する第２の
周波数を有する第２の成分として前記回路出力信号を供
給し、前記第１および第２の成分を合成して、基準クロ
ックの周波数および位相に対応する信号を供給すること
を含む、前記位相／周波数検出器から前記パルスを生成
する方法。 （９）前記信号の位相差にかかわらず、それぞれの増分
パルスおよび減分パルスに所与の幅の増分値をもたらす
ステップを含むことを特徴とする、上記（８）に記載の
方法。(1) A phase / frequency detector for comparing the phase / frequency difference between an input clock reference signal and a circuit output signal and providing an increment pulse and a decrement pulse as an output; A combined charge pump;
A loop filter coupled to the charge pump
A capacitor, wherein the loop filter capacitor is coupled to provide a current input to a current controlled oscillator, an output of the current controlled oscillator providing an output frequency in response to the current input of the current controlled oscillator. A filter capacitor, wherein the phase / frequency detector comprises:
A first input port for receiving a reference clock signal having a first frequency that is a lock frequency, and a second input port for receiving output from a clock distribution tree at a second frequency greater than the first frequency. A second input port whose output phase is locked to said first frequency, and a second frequency substantially corresponding to said first frequency;
A third input port for receiving an output signal from a current controlled oscillator out of phase;
A signal synthesizing circuit that synthesizes the signal received at the input port to generate a composite signal having a frequency corresponding to the frequency of the third signal and a phase corresponding to the phase of the second signal; An output circuit for outputting an increment pulse and a decrement pulse having a width corresponding to a phase difference between the composite signal and the reference signal, the output circuit having a circuit relationship with the first port and the signal synthesis circuit. A phase locked loop circuit characterized by the following. (2) The phase according to (1), wherein the frequency divider supplies a signal having the second frequency in a circuit relationship with an output of the current controlled oscillator and the third port. Lock loop circuit. (3) The phase locked loop circuit according to (2), wherein the frequency divider supplies a signal having a frequency equal to a frequency of a reference clock signal. (4) The signal synthesizing circuit includes a gate for masking a part of the signal from the clock distribution tree with a signal from the current control oscillator and supplying a signal of a divided frequency. , The phase locked loop circuit according to (1). (5) a delay circuit configured to provide a given width increment to each of the increment and decrement pulses regardless of the phase difference between the composite signal and the reference clock signal; The phase locked loop circuit according to the above (1). (6) Phase of input clock reference signal and circuit output signal /
A phase / frequency detector that compares frequency differences and provides as output an increment pulse and a decrement pulse; a charge pump coupled to the phase / frequency detector; and a loop pump coupled to the charge pump. A filter capacitor, wherein the loop filter capacitor is coupled to provide a current input to a current controlled oscillator, an output of the current controlled oscillator providing an output frequency in response to the current input of the current controlled oscillator. , A loop filter capacitor, the phase / frequency detector having an input port for receiving an input signal from a current controlled oscillator and a reference clock signal, each having a width corresponding to a phase difference of the signal. A comparison circuit for outputting an increment pulse and a decrement pulse having the pulse and a decrement pulse regardless of a phase difference between the signals. Characterized in that it comprises a delay circuit for providing an equivalent width of a given width increment value, the phase locked loop circuit. (7) Receiving a reference clock signal and a circuit output signal as inputs, comparing the phase / frequency of the input clock signal and the circuit output signal, and responding to a difference in phase between the reference clock signal and the circuit output signal as an increment pulse and a decrement pulse. A phase-locked loop circuit having a phase / frequency detector that outputs an increment pulse and a decrement pulse of that width, each having a predetermined equivalent increment of said width regardless of the phase difference of the input signal. A method of providing incremental and decremental pulses from the phase / frequency detector, comprising generating incremental and decremental pulses. (8) Receiving a reference clock signal and a circuit output signal as inputs, comparing the phase / frequency of the input clock signal with the circuit output signal, and responding to a difference in phase between the reference clock signal and the circuit output signal as an increment pulse and a decrement pulse. A phase-locked loop circuit having a phase / frequency detector for outputting an increment pulse and a decrement pulse having a first frequency having a first frequency corresponding to the frequency of the input clock signal.
The circuit output signal is supplied as a second component having a second frequency corresponding to the phase of the input clock signal and the signal component of the reference clock, and the first and second components are combined to obtain the frequency and phase of the reference clock. Generating the pulse from the phase / frequency detector, comprising providing a signal corresponding to: (9) The method according to (8), including a step of providing an increment value of a given width to each increment pulse and decrement pulse regardless of the phase difference of the signal.
【図１】改良型位相ロック・ループ回路の高レベル・ブ
ロック図である。FIG. 1 is a high-level block diagram of an improved phase locked loop circuit.
【図２】初期設定回路の回路図である。FIG. 2 is a circuit diagram of an initialization circuit.
【図３】クロック分配ツリーからのフィードバック信号
に対するフィードバック周波数分割器のマスキング機能
のグラフ表現である。FIG. 3 is a graphical representation of a masking function of a feedback frequency divider for a feedback signal from a clock distribution tree.
【図４】位相／周波数検出器の回路の回路図である。FIG. 4 is a circuit diagram of a circuit of a phase / frequency detector.
【図５】「デッド・ゾーン」を有する従来の位相／周波
数検出器から出力されるＩＮＣパルスとＤＥＣパルスの
グラフ表現である。FIG. 5 is a graphical representation of INC and DEC pulses output from a conventional phase / frequency detector having a “dead zone”.
【図６】「デッド・ゾーン」を持たないこのＰＬＬの位
相／周波数検出器から出力されるＩＮＣパルスとＤＥＣ
パルスのグラフ表現である。FIG. 6 shows the INC pulse and DEC output from the phase / frequency detector of this PLL without “dead zone”
6 is a graphical representation of a pulse.
【図７】分割された入力が使用される、図５と同様の回
路の一部を示す図である。FIG. 7 shows a part of a circuit similar to FIG. 5, in which a divided input is used.
【図８】ジッタ制御回路を使用しない場合の周波数に対
するジッタ利得の変動を示すグラフ表現である。FIG. 8 is a graphical representation showing the variation of jitter gain with respect to frequency when a jitter control circuit is not used.
【図９】ＰＬＬのジッタ制御回路の回路図である。FIG. 9 is a circuit diagram of a jitter control circuit of the PLL.
【図１０】本発明のジッタ制御を使用した場合の出力ノ
イズの低減を示すグラフ表現である。FIG. 10 is a graphical representation showing the reduction of output noise when using the jitter control of the present invention.
【図１１】図９のグラフの一部を示す拡大図である。FIG. 11 is an enlarged view showing a part of the graph of FIG. 9;
【図１２】本発明のジッタ制御装置および方法を使用し
た場合のＰＬＬのジッタ利得を周波数の関数として示す
グラフ表現である。FIG. 12 is a graphical representation showing PLL jitter gain as a function of frequency when using the jitter control apparatus and method of the present invention.
【図１３】チャージ・ポンプ構成の高レベル図である。FIG. 13 is a high level diagram of a charge pump configuration.
【図１４】ＰＬＬ回路の差動チャージ・ポンプの主スイ
ッチの回路図である。FIG. 14 is a circuit diagram of a main switch of the differential charge pump of the PLL circuit.
【図１５】図１２のチャージ・ポンプのコモン・モード
回路の回路図である。FIG. 15 is a circuit diagram of a common mode circuit of the charge pump of FIG.
【図１６】ＰＬＬ回路の単端出力チャージ・ポンプの回
路図である。FIG. 16 is a circuit diagram of a single-ended output charge pump of the PLL circuit.
【図１７】ＰＬＬ回路の電流制御発振器の高レベル・ブ
ロック図である。FIG. 17 is a high level block diagram of a current controlled oscillator of a PLL circuit.
【図１８】電流制御発振器の構成要素を示す回路図であ
る。FIG. 18 is a circuit diagram showing components of a current controlled oscillator.
【図１９】ＰＬＬ回路のロック・インジケータの回路図
である。FIG. 19 is a circuit diagram of a lock indicator of the PLL circuit.
【図２０】図１８のロック・インジケータに使用する分
割回路の１つを示す図である。FIG. 20 illustrates one of the divider circuits used for the lock indicator of FIG. 18;
１０ 位相／周波数検出器 １２ フィードバック分割器／パルス発生器 １４ チャージ・ポンプ１ １６ チャージ・ポンプ２ １８ フィルタ（ループ・フィルタ・キャパシタ） ２０ 電流制御発振器 ２２ 電圧／電流変換器 ２４ 差動／ＣＭＯＳ変換器 ２６ 順方向分割器およびバッファ ３０ クロック分配ツリー ３６ 制御回路 ３８ デコーダ ４２ ジッタ制御回路 ４４ ロック・インジケータ ４６ 初期設定回路 Reference Signs List 10 phase / frequency detector 12 feedback divider / pulse generator 14 charge pump 1 16 charge pump 2 18 filter (loop filter capacitor) 20 current control oscillator 22 voltage / current converter 24 differential / CMOS converter 26 Forward Divider and Buffer 30 Clock Distribution Tree 36 Control Circuit 38 Decoder 42 Jitter Control Circuit 44 Lock Indicator 46 Initialization Circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・ユージン・ストレイヤー アメリカ合衆国13827 ニューヨーク州 オウェゴ マクリーン・ロード 1755 (56)参考文献 特開 昭63−46013（ＪＰ，Ａ) 特開 昭56−169931（ＪＰ，Ａ) 特開 平１−289317（ＪＰ，Ａ) 特開 平１−136419（ＪＰ，Ａ) 特開 平６−53825（ＪＰ，Ａ) 特開 平８−84073（ＪＰ，Ａ) 特開 平８−79067（ＪＰ，Ａ) 国際公開93／3545（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Donald Eugene Strayer Owego McLean Road, New York 13927, USA 1755 (56) References JP-A-63-46013 (JP, A) JP-A-56-169931 ( JP, A) JP-A-1-289317 (JP, A) JP-A-1-136419 (JP, A) JP-A-6-53825 (JP, A) JP-A 8-84073 (JP, A) JP Hei 8-79067 (JP, A) International Publication 93/3545 (WO, A1) (58) Fields investigated (Int. Cl. 7 , DB name) H03L 7 /06-7/199
Claims (7)
の差を比較し、出力として増分パルスと減分パルスを提
供する位相／周波数検出器と、 前記位相／周波数検出器に結合されたチャージ・ポンプ
と、 前記チャージ・ポンプに結合されたループ・フィルタ・
キャパシタと、 前記ループ・フィルタ・キャパシタに結合され、電流入
力の関数である出力周波数の出力を発生する電流制御発
振器と、 前記電流制御発振器からの出力に結合され該発振器の出
力周波数よりも高い周波数の一連のクロック信号を出力
するクロック分配ツリー回路と、 を含み、 前記位相／周波数検出器が、 ロック周波数である第１の周波数を有する基準信号を受
け取る第１の入力ポートと、 前記クロック分配ツリー回路からの前記出力クロック信
号を受け取る第２の入力ポートであって、その信号の位
相が前記第１の周波数にロックされる第２の入力ポート
と、 前記第１の周波数にほぼ対応する第３の周波数で、それ
から位相が外れている前記電流制御発振器出力からの分
周信号を受け取る第３の入力ポートと、 前記出力クロック信号および前記分周信号を論理的に結
合することにより、前記分周信号の周波数に対応する周
波数と前記出力クロック信号の位相に対応する位相を有
する合成信号を生成する信号合成回路と、 前記第１のポートおよび前記信号合成回路に結合してい
る出力回路であって、前記合成信号と前記基準信号の位
相差に対応する幅を有する増分パルスおよび減分パルス
を出力する出力回路と、 を含むことを特徴とする、クロック分配ツリー回路に対
する位相ロック・ループ回路。1. A phase / frequency detector for comparing a phase / frequency difference between an input reference signal and a circuit output and providing as output an increment pulse and a decrement pulse, and coupled to the phase / frequency detector. A charge pump; and a loop filter coupled to the charge pump.
A capacitor coupled to the loop filter capacitor for producing an output at an output frequency that is a function of a current input; and a frequency coupled to the output from the current controlled oscillator and higher than the output frequency of the oscillator. A clock distribution tree circuit that outputs a series of clock signals, wherein the phase / frequency detector receives a reference signal having a first frequency that is a lock frequency; and the clock distribution tree. A second input port for receiving said output clock signal from a circuit, said second input port having a phase locked to said first frequency; and a third input port substantially corresponding to said first frequency. A third input port for receiving a divided signal from the current controlled oscillator output at a frequency of A signal combining circuit that generates a combined signal having a frequency corresponding to the frequency of the divided signal and a phase corresponding to the phase of the output clock signal by logically combining the lock signal and the divided signal; An output circuit coupled to the first port and the signal combining circuit, the output circuit outputting an increment pulse and a decrement pulse having a width corresponding to a phase difference between the combined signal and the reference signal; A phase locked loop circuit for a clock distribution tree circuit, comprising:
節可能な周波数逓倍器を介して前記電流制御発振器から
の出力に結合されていることを特徴とする請求項１に記
載の位相ロック・ループ回路。2. The phase locked loop of claim 1 wherein said clock distribution tree circuit is coupled to an output from said current controlled oscillator via a frequency multiplier with an adjustable multiplication factor. circuit.
および前記第３のポート間に結合されて、前記分周信号
を生成することを特徴とする請求項１または２に記載の
位相ロック・ループ回路。3. The phase locked loop of claim 1, wherein a frequency divider is coupled between the output of the current controlled oscillator and the third port to generate the divided signal. Loop circuit.
波数と同等の第３の周波数の分周信号を供給することを
特徴とする請求項３に記載の位相ロック・ループ回路。4. The phase locked loop circuit according to claim 3, wherein said frequency divider supplies a frequency-divided signal having a third frequency equal to the frequency of the reference clock signal.
前記出力クロック信号の一部分に対してマスキングを行
うためのゲートを含むことを特徴とする請求項１または
２に記載の位相ロック・ループ回路。5. The phase locked loop according to claim 1, wherein said signal combining circuit includes a gate for masking a part of said output clock signal with said divided signal. circuit.
と前記基準クロック信号の位相差に無関係に、前記増分
パルスと減分パルスのそれぞれに所与の幅の増分を付加
するように構成された遅延回路をさらに含むことを特徴
とする請求項１または２に記載の位相ロック・ループ回
路。6. The phase / frequency detector is configured to add a given width increment to each of the increment and decrement pulses independent of the phase difference between the composite signal and the reference clock signal. 3. The phase locked loop circuit according to claim 1, further comprising a delay circuit.
よび前記第３のポート間に結合されているフィードバッ
ク周波数分割器により生成されることを特徴とする請求
項１または２に記載の位相ロック・ループ回路。7. The phase lock as claimed in claim 1, wherein said divided signal is generated by a feedback frequency divider coupled between said output clock signal and said third port. -Loop circuit.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29863994A | 1994-08-31 | 1994-08-31 | |
| US298639 | 1999-04-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879063A JPH0879063A (en) | 1996-03-22 |
| JP3172404B2 true JP3172404B2 (en) | 2001-06-04 |
Family
ID=23151383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22233795A Expired - Fee Related JP3172404B2 (en) | 1994-08-31 | 1995-08-30 | Phase locked loop circuit and pulse supply / generation method |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0704977A3 (en) |
| JP (1) | JP3172404B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9581441B2 (en) | 2011-06-10 | 2017-02-28 | Wirtgen Gmbh | Method and device for determining an area cut with a cutting roll by at least one construction machine or mining machine |
| US11585050B2 (en) | 2019-02-26 | 2023-02-21 | Wirtgen Gmbh | Paver having elevation profile monitoring equipment and methods for operation thereof |
| US11773544B2 (en) | 2012-10-08 | 2023-10-03 | Wirtgen Gmbh | Determining milled volume or milled area of a milled surface |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4154856B2 (en) * | 2000-12-28 | 2008-09-24 | コニカミノルタホールディングス株式会社 | Clock generation circuit and image forming apparatus |
| DE10257472B4 (en) * | 2002-12-09 | 2005-01-13 | Infineon Technologies Ag | Integrated circuit arrangement |
| KR100510519B1 (en) * | 2003-02-05 | 2005-08-26 | 삼성전자주식회사 | Phase locked loop with elevated phase lock/unlock detecting function |
| JP4543042B2 (en) * | 2004-08-13 | 2010-09-15 | シアーウォーター株式会社 | Signal forming circuit, signal forming method, and electronic apparatus |
| US8461890B1 (en) | 2011-07-20 | 2013-06-11 | United Microelectronics Corp. | Phase and/or frequency detector, phase-locked loop and operation method for the phase-locked loop |
| CN109274367A (en) * | 2018-09-05 | 2019-01-25 | 东南大学 | A kind of anti-charge pump mismatch pulls in the phase discriminator that range causes limitation to phaselocked loop |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191121A (en) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | Oscillator |
| US4872155A (en) * | 1987-03-13 | 1989-10-03 | Pioneer Electronic Corporation | Clock generator circuit and a synchronizing signal detection method in a sampled format system and a phase comparator circuit suited for generation of the clock |
| US4843469A (en) * | 1987-04-13 | 1989-06-27 | The Grass Valley Group, Inc. | Rapid signal acquisition and phase averaged horizontal timing from composite sync |
| US4888564A (en) * | 1987-11-06 | 1989-12-19 | Victor Company Of Japan, Ltd. | Phase-locked loop circuit |
-
1995
- 1995-08-08 EP EP95480107A patent/EP0704977A3/en not_active Withdrawn
- 1995-08-30 JP JP22233795A patent/JP3172404B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9581441B2 (en) | 2011-06-10 | 2017-02-28 | Wirtgen Gmbh | Method and device for determining an area cut with a cutting roll by at least one construction machine or mining machine |
| US10354228B2 (en) | 2011-06-10 | 2019-07-16 | Wirtgen Gmbh | Method and device for determining an area cut with a cutting roll by at least one construction machine or mining machine |
| US11113668B2 (en) | 2011-06-10 | 2021-09-07 | Wirtgen Gmbh | Method and device for determining an area cut with a cutting roll by at least one construction machine or mining machine |
| US11823131B2 (en) | 2011-06-10 | 2023-11-21 | Wirtgen Gmbh | Method and device for determining an area cut with a cutting roll by at least one construction machine or mining machine |
| US11773544B2 (en) | 2012-10-08 | 2023-10-03 | Wirtgen Gmbh | Determining milled volume or milled area of a milled surface |
| US11585050B2 (en) | 2019-02-26 | 2023-02-21 | Wirtgen Gmbh | Paver having elevation profile monitoring equipment and methods for operation thereof |
| US11879216B2 (en) | 2019-02-26 | 2024-01-23 | Wirtgen Gmbh | Paver having elevation profile monitoring equipment and methods for operation thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0704977A2 (en) | 1996-04-03 |
| JPH0879063A (en) | 1996-03-22 |
| EP0704977A3 (en) | 1996-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3086405B2 (en) | Phase locked loop circuit, phase locked indicator, and locked state display determination method | |
| US5546052A (en) | Phase locked loop circuit with phase/frequency detector which eliminates dead zones | |
| JP3145615B2 (en) | Differential current controlled oscillator with variable load | |
| US5619161A (en) | Diffrential charge pump with integrated common mode control | |
| Young et al. | A PLL clock generator with 5 to 110 MHz of lock range for microprocessors | |
| US5412349A (en) | PLL clock generator integrated with microprocessor | |
| US5552748A (en) | Digitally-tuned oscillator including a self-calibrating RC oscillator circuit | |
| US5912574A (en) | Dual loop PLL with secondary loop to achieve 50% duty cycle | |
| EP0447219A2 (en) | Sub-nanosecond calibrated delay line structure | |
| US6078634A (en) | Phase-locked loop circuit with a multi-cycle phase detector and multi-current charge pump | |
| EP0379169B1 (en) | Signal delay circuit using charge pump circuit | |
| US6496554B1 (en) | Phase lock detection circuit for phase-locked loop circuit | |
| US6133769A (en) | Phase locked loop with a lock detector | |
| US5818270A (en) | Temperature independent, wide range frequency clock multiplier | |
| JP2597739B2 (en) | Signal delay circuit, clock signal generation circuit, and integrated circuit system | |
| JPH0888565A (en) | Resistorless voltage-controlled oscillator | |
| JP3172404B2 (en) | Phase locked loop circuit and pulse supply / generation method | |
| US6194917B1 (en) | XOR differential phase detector with transconductance circuit as output charge pump | |
| EP0731560A1 (en) | Wide frequency range VCO with low jitter | |
| US5513225A (en) | Resistorless phase locked loop circuit employing direct current injection | |
| US6140880A (en) | Circuits, architectures and methods for detecting and correcting excess oscillator frequencies | |
| US6194929B1 (en) | Delay locking using multiple control signals | |
| JPH09223965A (en) | Clock generation circuit | |
| US6064235A (en) | Shared path phase detector | |
| JPH09326689A (en) | Clock generation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |