JP3172003B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路試験装置に係
り、特にアナログ集積回路、アナログ・デジタル混載集
積回路などの被試験集積回路のアナログ出力を試験する
ための集積回路試験装置に関する。
り、特にアナログ集積回路、アナログ・デジタル混載集
積回路などの被試験集積回路のアナログ出力を試験する
ための集積回路試験装置に関する。
【０００２】
【従来の技術】図９は、被試験集積回路（供試ＩＣ）の
アナログ出力を試験するための集積回路試験装置（ＩＣ
テスタ）の従来例を示している。このＩＣテスタは、基
準周波数のクロックを発生する基準クロック発生器１１
と、この基準クロック発生器１１からのクロック信号に
基ずいて供試ＩＣ１０の試験入力を発生して供試ＩＣ１
０の１個または２個以上の入力端子に供給する波形入力
装置１２と、供試ＩＣ１０のアナログ出力波形に関する
データを格納するため出力データ格納用メモリ１４と、
供試ＩＣ１０のアナログ出力をデジタルデータに変換
し、これを前記メモリ１４に書込む波形デジタイザ１５
と、前記基準クロック発生器１１からのクロック信号に
基ずいて前記メモリ１４の書込みパルスを発生してメモ
リ１４に供給する書込みパルス発生回路１６と、前記基
準クロック発生器１１からのクロック信号を適当に分周
した周期で前記メモリ１４の書込みアドレスを発生して
メモリ１４に供給する書込みアドレス制御回路１７と、
前記メモリ１４からデータを読み出して演算処理し、処
理結果のデータを前記メモリに書込むＤＳＰ（デジタル
・シグナル・プロセッサ；デジタル信号処理）演算部１
８と、このＤＳＰ演算部１８の動作を制御する演算制御
部１９とからなる。
アナログ出力を試験するための集積回路試験装置（ＩＣ
テスタ）の従来例を示している。このＩＣテスタは、基
準周波数のクロックを発生する基準クロック発生器１１
と、この基準クロック発生器１１からのクロック信号に
基ずいて供試ＩＣ１０の試験入力を発生して供試ＩＣ１
０の１個または２個以上の入力端子に供給する波形入力
装置１２と、供試ＩＣ１０のアナログ出力波形に関する
データを格納するため出力データ格納用メモリ１４と、
供試ＩＣ１０のアナログ出力をデジタルデータに変換
し、これを前記メモリ１４に書込む波形デジタイザ１５
と、前記基準クロック発生器１１からのクロック信号に
基ずいて前記メモリ１４の書込みパルスを発生してメモ
リ１４に供給する書込みパルス発生回路１６と、前記基
準クロック発生器１１からのクロック信号を適当に分周
した周期で前記メモリ１４の書込みアドレスを発生して
メモリ１４に供給する書込みアドレス制御回路１７と、
前記メモリ１４からデータを読み出して演算処理し、処
理結果のデータを前記メモリに書込むＤＳＰ（デジタル
・シグナル・プロセッサ；デジタル信号処理）演算部１
８と、このＤＳＰ演算部１８の動作を制御する演算制御
部１９とからなる。
【０００３】上記ＤＳＰ演算部１８は、供試ＩＣ１０の
試験項目毎に波形デジタイザ１５がデータをメモリ１４
へ全て書込んだ後、つまり、波形デジタイザ１５による
全てのデータの書込み終了後に演算動作を開始する。
試験項目毎に波形デジタイザ１５がデータをメモリ１４
へ全て書込んだ後、つまり、波形デジタイザ１５による
全てのデータの書込み終了後に演算動作を開始する。
【０００４】このため、試験項目毎のＤＳＰ演算部１８
の処理時間が波形デジタイザ１５の処理時間と比べて無
視できない場合には、試験項目毎の合計の処理時間が長
くなるという問題がある。例えば試験項目毎の波形デジ
タイザ１５の処理時間が５ｍＳ、ＤＳＰ演算部１８の処
理時間が５ｍＳとすると、試験項目毎の合計の処理時間
として１０ｍＳも要することになる。
の処理時間が波形デジタイザ１５の処理時間と比べて無
視できない場合には、試験項目毎の合計の処理時間が長
くなるという問題がある。例えば試験項目毎の波形デジ
タイザ１５の処理時間が５ｍＳ、ＤＳＰ演算部１８の処
理時間が５ｍＳとすると、試験項目毎の合計の処理時間
として１０ｍＳも要することになる。
【０００５】図１０は、ＩＣテスタの他の従来例を示し
ており、図９に示したＩＣテスタと同一部分には同一符
号を付している。このＩＣテスタは、ＤＳＰ演算部１８
とメモリ１４との間のＣＰＵ（中央処理装置）２０を介
在させており、このＣＰＵ２０およびＤＳＰ演算部１８
により各種の演算処理を行うことにより、供試ＩＣ１０
のアナログ特性の評価およびアナログ特性が正常か否か
の判定を行う。
ており、図９に示したＩＣテスタと同一部分には同一符
号を付している。このＩＣテスタは、ＤＳＰ演算部１８
とメモリ１４との間のＣＰＵ（中央処理装置）２０を介
在させており、このＣＰＵ２０およびＤＳＰ演算部１８
により各種の演算処理を行うことにより、供試ＩＣ１０
のアナログ特性の評価およびアナログ特性が正常か否か
の判定を行う。
【０００６】そして、波形入力装置１２として、前記Ｃ
ＰＵ２０およびＤＳＰ演算部１８により演算処理された
任意波形データを格納する任意波形データ格納用メモリ
２２と、このメモリから読み出されたデータから任意の
アナログ波形（例えば正弦波）を発生して供試ＩＣ１０
に入力する任意アナログ波形発生部２３を有する。
ＰＵ２０およびＤＳＰ演算部１８により演算処理された
任意波形データを格納する任意波形データ格納用メモリ
２２と、このメモリから読み出されたデータから任意の
アナログ波形（例えば正弦波）を発生して供試ＩＣ１０
に入力する任意アナログ波形発生部２３を有する。
【０００７】また、デジタル部２１は、前記ＣＰＵ２０
により制御され、供試ＩＣ１０の入力端子／出力端子と
の間でデジタルデータを授受するために設けられてお
り、供試ＩＣ１０の動作が正常か否かの判定を行う機能
を有する。
により制御され、供試ＩＣ１０の入力端子／出力端子と
の間でデジタルデータを授受するために設けられてお
り、供試ＩＣ１０の動作が正常か否かの判定を行う機能
を有する。
【０００８】なお、図１１は、図９中の波形入力装置１
２に含まれる任意アナログ波形発生部および図１０中の
任意アナログ波形発生部の従来例を示している。ここ
で、６１は前記任意波形データ格納用メモリから読み出
されたデジタルデータをアナログ波形信号に変換するデ
ジタル・アナログ変換器、６２１〜６２ｎはこのデジタ
ル・アナログ変換器６１の出力側に選択的に挿入され、
相異なる特性を有するアナログ・フィルタ、６３はこの
アナログ・フィルタ６２１〜６２ｎのいずれかからの信
号が入力を増幅する増幅器、６４はこの増幅器６３の出
力信号が入力する減衰器である。
２に含まれる任意アナログ波形発生部および図１０中の
任意アナログ波形発生部の従来例を示している。ここ
で、６１は前記任意波形データ格納用メモリから読み出
されたデジタルデータをアナログ波形信号に変換するデ
ジタル・アナログ変換器、６２１〜６２ｎはこのデジタ
ル・アナログ変換器６１の出力側に選択的に挿入され、
相異なる特性を有するアナログ・フィルタ、６３はこの
アナログ・フィルタ６２１〜６２ｎのいずれかからの信
号が入力を増幅する増幅器、６４はこの増幅器６３の出
力信号が入力する減衰器である。
【０００９】また、図１２は、図９中および図１０中の
波形デジタイザ１５の従来例を示している。ここで、７
１は供試ＩＣ１０のアナログ出力信号を増幅する増幅
器、７２１〜７２ｎはこの増幅器７１の出力側に選択的
に挿入され、相異なる特性を有するアナログ・フィル
タ、７３はこのアナログ・フィルタ７２１〜７２ｎのい
ずれかからの信号が入力し、デジタルデータに変換する
アナログ・デジタル変換器である。
波形デジタイザ１５の従来例を示している。ここで、７
１は供試ＩＣ１０のアナログ出力信号を増幅する増幅
器、７２１〜７２ｎはこの増幅器７１の出力側に選択的
に挿入され、相異なる特性を有するアナログ・フィル
タ、７３はこのアナログ・フィルタ７２１〜７２ｎのい
ずれかからの信号が入力し、デジタルデータに変換する
アナログ・デジタル変換器である。
【００１０】しかし、図１１に示した従来の任意アナロ
グ波形発生部は、相異なる特性を有するアナログ・フィ
ルタ６２１〜６２ｎを有し、供試ＩＣ１０のテスト入力
の信号対雑音比（Ｓ／Ｎ）、周波数特性などが上記アナ
ログ・フィルタ６２１〜６２ｎの選択により殆んど決ま
る。そこで、高精度な特性を必要とする任意アナログ波
形発生部に使用するアナログ・フィルタ６２１〜６２ｎ
は高価なものとなり、しかも、多くのアナログ・フィル
タ６２１〜６２ｎを使用するので、ＩＣテスタ全体が高
価なものになるという問題がある。
グ波形発生部は、相異なる特性を有するアナログ・フィ
ルタ６２１〜６２ｎを有し、供試ＩＣ１０のテスト入力
の信号対雑音比（Ｓ／Ｎ）、周波数特性などが上記アナ
ログ・フィルタ６２１〜６２ｎの選択により殆んど決ま
る。そこで、高精度な特性を必要とする任意アナログ波
形発生部に使用するアナログ・フィルタ６２１〜６２ｎ
は高価なものとなり、しかも、多くのアナログ・フィル
タ６２１〜６２ｎを使用するので、ＩＣテスタ全体が高
価なものになるという問題がある。
【００１１】また、図１２に示した従来の波形デジタイ
ザにおいても、供試ＩＣ１０のテスト出力の特性が前記
アナログ・フィルタ７２１〜７２ｎの選択により殆んど
支配され、高価な多くのアナログ・フィルタ７２１〜７
２ｎを使用すると、ＩＣテスタ全体が高価なものになる
という問題がある。
ザにおいても、供試ＩＣ１０のテスト出力の特性が前記
アナログ・フィルタ７２１〜７２ｎの選択により殆んど
支配され、高価な多くのアナログ・フィルタ７２１〜７
２ｎを使用すると、ＩＣテスタ全体が高価なものになる
という問題がある。
【００１２】また、図１０に示したＩＣテスタにおい
て、通常は、前記出力データ格納用メモリ１４あるいは
任意波形データ格納用メモリ２２に格納する数値データ
は整数形式で表現され、ＣＰＵ２０あるいはＤＳＰ演算
部１８で処理する数値データは浮動少数点形式で表現さ
れる。
て、通常は、前記出力データ格納用メモリ１４あるいは
任意波形データ格納用メモリ２２に格納する数値データ
は整数形式で表現され、ＣＰＵ２０あるいはＤＳＰ演算
部１８で処理する数値データは浮動少数点形式で表現さ
れる。
【００１３】このため、従来は、上記メモリ１４からＣ
ＰＵ２０へのデータ転送に際して、ＣＰＵ２０側で整数
形式・浮動少数点形式間の変換をソフトウェア的に処理
しているので、転送データ量が多い場合には処理時間が
長くなり、これに伴い、データ転送時間が長くなり、テ
スト時間が長くなる。
ＰＵ２０へのデータ転送に際して、ＣＰＵ２０側で整数
形式・浮動少数点形式間の変換をソフトウェア的に処理
しているので、転送データ量が多い場合には処理時間が
長くなり、これに伴い、データ転送時間が長くなり、テ
スト時間が長くなる。
【００１４】また、図１０に示したＩＣテスタにおい
て、前記任意波形データ格納用メモリ２２に格納し切れ
ないデータ量を必要とするテストを行う場合、ＣＰＵ２
０およびＤＳＰ演算部１８により任意波形データ格納用
メモリ２２の格納データを書き替える必要がある。そし
て、ＣＰＵ２０から任意波形データ格納用メモリ２２へ
のデータ転送に際しても、ＣＰＵ２０側で整数形式・浮
動少数点形式間の変換をソフトウェア的に処理している
ので、転送データ量が多い場合には処理時間が長くな
り、データ転送時間が長くなり、テスト時間が長くな
る。
て、前記任意波形データ格納用メモリ２２に格納し切れ
ないデータ量を必要とするテストを行う場合、ＣＰＵ２
０およびＤＳＰ演算部１８により任意波形データ格納用
メモリ２２の格納データを書き替える必要がある。そし
て、ＣＰＵ２０から任意波形データ格納用メモリ２２へ
のデータ転送に際しても、ＣＰＵ２０側で整数形式・浮
動少数点形式間の変換をソフトウェア的に処理している
ので、転送データ量が多い場合には処理時間が長くな
り、データ転送時間が長くなり、テスト時間が長くな
る。
【００１５】このような問題は、図９に示したＩＣテス
タにおけるメモリ１４とＤＳＰ演算部１８との間のデー
タ転送に際しても存在する。また、図１０に示したＩＣ
テスタにおいて、ＣＰＵ２０で処理する数値データの浮
動少数点形式およびＤＳＰ演算部１８で処理する数値デ
ータの浮動少数点形式のフォーマット（浮動少数点数）
は、通常はそれぞれ演算処理の高速性を優先させて決定
しているので、互いに異なる場合が多い。
タにおけるメモリ１４とＤＳＰ演算部１８との間のデー
タ転送に際しても存在する。また、図１０に示したＩＣ
テスタにおいて、ＣＰＵ２０で処理する数値データの浮
動少数点形式およびＤＳＰ演算部１８で処理する数値デ
ータの浮動少数点形式のフォーマット（浮動少数点数）
は、通常はそれぞれ演算処理の高速性を優先させて決定
しているので、互いに異なる場合が多い。
【００１６】そこで、従来は、ＣＰＵ２０とＤＳＰ演算
部１８との間のデータ転送に際して、異なる浮動少数点
形式間のフォーマット変換をソフトウェア的に処理して
いるので、データ転送時間が長くなるという問題もあ
る。
部１８との間のデータ転送に際して、異なる浮動少数点
形式間のフォーマット変換をソフトウェア的に処理して
いるので、データ転送時間が長くなるという問題もあ
る。
【００１７】
【発明が解決しようとする課題】上記したように従来の
ＩＣテスタは、供試ＩＣのアナログ特性の試験項目毎の
出力をデジタイザのメモリに書込みを終了した後、ＤＳ
Ｐ演算部の演算動作を開始させているので、試験項目毎
のデジタイザおよびＤＳＰ演算部での合計処理時間が長
くなるという問題があった。
ＩＣテスタは、供試ＩＣのアナログ特性の試験項目毎の
出力をデジタイザのメモリに書込みを終了した後、ＤＳ
Ｐ演算部の演算動作を開始させているので、試験項目毎
のデジタイザおよびＤＳＰ演算部での合計処理時間が長
くなるという問題があった。
【００１８】また、従来のＩＣテスタは、任意アナログ
波形発生部および波形デジタイザのそれぞれで高価なア
ナログ・フィルタを多く使用するので、ＩＣテスタ全体
が高価になるという問題があった。
波形発生部および波形デジタイザのそれぞれで高価なア
ナログ・フィルタを多く使用するので、ＩＣテスタ全体
が高価になるという問題があった。
【００１９】また、従来のＩＣテスタは、メモリとＣＰ
ＵあるいはＤＳＰ演算部との間のデータ転送に際して、
整数形式・浮動少数点形式間の変換をソフトウェア的に
処理しているので、データ転送時間が長くなるという問
題があった。
ＵあるいはＤＳＰ演算部との間のデータ転送に際して、
整数形式・浮動少数点形式間の変換をソフトウェア的に
処理しているので、データ転送時間が長くなるという問
題があった。
【００２０】本発明は、上記の問題点を解決すべくなさ
れたもので、供試ＩＣのアナログ特性の試験に際して、
試験項目毎に要する波形デジタイザおよびＤＳＰ演算部
での合計処理時間を大幅に短縮し、特性を高速かつ高効
率でテストし得る集積回路試験装置を提供することを目
的とする。
れたもので、供試ＩＣのアナログ特性の試験に際して、
試験項目毎に要する波形デジタイザおよびＤＳＰ演算部
での合計処理時間を大幅に短縮し、特性を高速かつ高効
率でテストし得る集積回路試験装置を提供することを目
的とする。
【００２１】また、本発明は、任意アナログ波形発生部
および波形デジタイザのそれぞれのコストダウンを図
り、テスタ全体のコストダウンを図り得る集積回路試験
装置を提供することを目的とする。また、本発明は、Ｃ
ＰＵとＤＳＰ演算部との間のデータ転送の高速化を図
り、テスト時間を短縮し得る集積回路試験装置を提供す
ることを目的とする。
および波形デジタイザのそれぞれのコストダウンを図
り、テスタ全体のコストダウンを図り得る集積回路試験
装置を提供することを目的とする。また、本発明は、Ｃ
ＰＵとＤＳＰ演算部との間のデータ転送の高速化を図
り、テスト時間を短縮し得る集積回路試験装置を提供す
ることを目的とする。
【００２２】
【課題を解決するための手段】本発明の集積回路試験装
置は、被試験集積回路の試験入力を発生して被試験集積
回路に供給する波形入力装置と、前記被試験集積回路の
アナログ出力波形に関するデータを格納するための出力
データ格納用メモリと、前記被試験集積回路のアナログ
出力をデジタルデータに変換し、これを前記メモリに書
込むデジタイザと、前記メモリに書込まれたデータを読
み出して演算処理し、処理結果のデータを前記メモリに
書込むデジタル信号処理演算部と、このデジタル信号処
理演算部の動作を制御するために設けられ、前記被試験
集積回路の試験項目毎のアナログ出力を前記デジタイザ
が処理している途中で並行して上記デジタル信号処理演
算部が前記メモリからデータを読み出して処理するよう
に制御する演算制御装置とを具備することを特徴とす
る。
置は、被試験集積回路の試験入力を発生して被試験集積
回路に供給する波形入力装置と、前記被試験集積回路の
アナログ出力波形に関するデータを格納するための出力
データ格納用メモリと、前記被試験集積回路のアナログ
出力をデジタルデータに変換し、これを前記メモリに書
込むデジタイザと、前記メモリに書込まれたデータを読
み出して演算処理し、処理結果のデータを前記メモリに
書込むデジタル信号処理演算部と、このデジタル信号処
理演算部の動作を制御するために設けられ、前記被試験
集積回路の試験項目毎のアナログ出力を前記デジタイザ
が処理している途中で並行して上記デジタル信号処理演
算部が前記メモリからデータを読み出して処理するよう
に制御する演算制御装置とを具備することを特徴とす
る。
【００２３】
【作用】供試ＩＣの試験項目毎のアナログ出力をデジタ
イザが処理している途中で並行してＤＳＰ演算部がメモ
リからデータを読み出して処理するので、試験項目毎に
デジタイザおよびＤＳＰ演算部で処理するのに要する合
計処理時間が大幅に短縮される。
イザが処理している途中で並行してＤＳＰ演算部がメモ
リからデータを読み出して処理するので、試験項目毎に
デジタイザおよびＤＳＰ演算部で処理するのに要する合
計処理時間が大幅に短縮される。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＩＣテ
スタを示している。図１において、波形入力装置は、供
試ＩＣ１０の試験入力を発生して供試ＩＣ１０の入力端
子に供給する。
に説明する。図１は、本発明の第１実施例に係るＩＣテ
スタを示している。図１において、波形入力装置は、供
試ＩＣ１０の試験入力を発生して供試ＩＣ１０の入力端
子に供給する。
【００２５】出力データ格納用メモリ１４ａは、各番地
毎にデータと共に１ビット以上の書込み終了情報の書込
みが可能な構成を有する。波形デジタイザ１５ａは、前
記供試ＩＣ１０のアナログ出力をデジタルデータに変換
し、これを前記メモリ１４ａの指定番地に書込む際に、
書込み終了情報を付加して同時に書込む機能を有する。
毎にデータと共に１ビット以上の書込み終了情報の書込
みが可能な構成を有する。波形デジタイザ１５ａは、前
記供試ＩＣ１０のアナログ出力をデジタルデータに変換
し、これを前記メモリ１４ａの指定番地に書込む際に、
書込み終了情報を付加して同時に書込む機能を有する。
【００２６】ＤＳＰ演算部１８ａは、供試ＩＣ１０の試
験項目毎のアナログ出力を波形デジタイザ１５ａが処理
している途中で並行して前記メモリ１４ａから書込み終
了情報付きのデータを読み出して演算処理し、処理結果
のデータを前記メモリ１４ａに書込む機能を有する。つ
まり、ＤＳＰ演算部１８ａは、上記演算処理に際して、
メモリ１４ａの各番地の書込み終了情報を調べ、その内
容が書込み終了を表わしている場合にはその番地のデー
タを読み出して演算ステップを進める。但し、この書込
み終了情報付きのデータの読み出しが波形デジタイザ１
５ａによる書込み終了情報付きのデータの書込みと時間
的に同じになった場合には、この書込みを優先させ、書
込み終了後に読み出しを行う。
験項目毎のアナログ出力を波形デジタイザ１５ａが処理
している途中で並行して前記メモリ１４ａから書込み終
了情報付きのデータを読み出して演算処理し、処理結果
のデータを前記メモリ１４ａに書込む機能を有する。つ
まり、ＤＳＰ演算部１８ａは、上記演算処理に際して、
メモリ１４ａの各番地の書込み終了情報を調べ、その内
容が書込み終了を表わしている場合にはその番地のデー
タを読み出して演算ステップを進める。但し、この書込
み終了情報付きのデータの読み出しが波形デジタイザ１
５ａによる書込み終了情報付きのデータの書込みと時間
的に同じになった場合には、この書込みを優先させ、書
込み終了後に読み出しを行う。
【００２７】演算制御部１９ａは、上記ＤＳＰ演算部１
８ａの動作を制御するために設けられ、前記供試ＩＣ１
０の試験項目毎のアナログ出力を前記波形デジタイザ１
５ａが処理している途中で並行して上記ＤＳＰ演算部１
８ａが前記メモリ１４ａから書込み終了情報付きのデー
タを読み出して処理するように制御する機能を有する。
８ａの動作を制御するために設けられ、前記供試ＩＣ１
０の試験項目毎のアナログ出力を前記波形デジタイザ１
５ａが処理している途中で並行して上記ＤＳＰ演算部１
８ａが前記メモリ１４ａから書込み終了情報付きのデー
タを読み出して処理するように制御する機能を有する。
【００２８】即ち、図１に示すＩＣテスタは、図９を参
照して前述した従来のＩＣテスタと比べて、出力データ
格納用メモリ１４ａ、波形デジタイザ１５ａ、ＤＳＰ演
算部１８ａおよび演算制御部１９ａが異なり、その他は
同じであるので図９中と同一符号を付している。
照して前述した従来のＩＣテスタと比べて、出力データ
格納用メモリ１４ａ、波形デジタイザ１５ａ、ＤＳＰ演
算部１８ａおよび演算制御部１９ａが異なり、その他は
同じであるので図９中と同一符号を付している。
【００２９】次に、図１のＩＣテスタの一動作例とし
て、供試ＩＣ１０の試験項目毎にメモリ１４ａの例えば
８１９２個の番地に書込まれるデータの平均値を求める
ような演算をＤＳＰ演算部１８ａが行う場合について図
２を参照しながら説明する。
て、供試ＩＣ１０の試験項目毎にメモリ１４ａの例えば
８１９２個の番地に書込まれるデータの平均値を求める
ような演算をＤＳＰ演算部１８ａが行う場合について図
２を参照しながら説明する。
【００３０】ＤＳＰ演算部１８ａは、波形デジタイザ１
５ａの処理中に、８１９２個の番地の中で書込みが終了
した番地のデータを順に読み出し、各番地のデータの総
和Σ（各番地のデータ）を求める。そして、全ての番地
のデータの書込みが終了した時点で、Σ（各番地のデー
タ）／データ数、つまり、Σ（各番地のデータ）／８１
９２を求める。
５ａの処理中に、８１９２個の番地の中で書込みが終了
した番地のデータを順に読み出し、各番地のデータの総
和Σ（各番地のデータ）を求める。そして、全ての番地
のデータの書込みが終了した時点で、Σ（各番地のデー
タ）／データ数、つまり、Σ（各番地のデータ）／８１
９２を求める。
【００３１】従って、全ての番地のデータの書込みが終
了するまでに、最後の書込みデータ以外に対してΣ（各
番地のデータ）を求める部分演算が終了している場合に
は、メモリ１４ａへのデータ書込みを全て終了した後に
おけるＤＳＰ演算部１８ａの処理は、最後の書込みデー
タに対する１回分の読み出しとこの読み出しデータの加
算および１回の除算（÷８１９２）だけで済むことにな
る。
了するまでに、最後の書込みデータ以外に対してΣ（各
番地のデータ）を求める部分演算が終了している場合に
は、メモリ１４ａへのデータ書込みを全て終了した後に
おけるＤＳＰ演算部１８ａの処理は、最後の書込みデー
タに対する１回分の読み出しとこの読み出しデータの加
算および１回の除算（÷８１９２）だけで済むことにな
る。
【００３２】このような動作は、メモリ１４へのデータ
書込みを全て終了した後における従来のＤＳＰ演算部１
８の処理として、８１９２回分のデータの読み出しと読
み出しデータの加算および１回の除算（÷８１９２）を
必要とした動作と比べると、試験項目毎の波形デジタイ
ザ１５ａの処理時間とＤＳＰ演算部１８ａの処理時間と
の合計の処理時間が大幅に短縮されることになる。
書込みを全て終了した後における従来のＤＳＰ演算部１
８の処理として、８１９２回分のデータの読み出しと読
み出しデータの加算および１回の除算（÷８１９２）を
必要とした動作と比べると、試験項目毎の波形デジタイ
ザ１５ａの処理時間とＤＳＰ演算部１８ａの処理時間と
の合計の処理時間が大幅に短縮されることになる。
【００３３】なお、ＤＳＰ演算部１８ａにおいて、前記
８１９２個の番地に書込まれるデータの実効値を求める
ような演算を、前記平均値演算に代えて、あるいは、前
記平均値演算と並行して行う場合には、波形デジタイザ
１５ａの処理中に、書込みが終了した番地のデータを順
に読み出し、各番地のデータの二乗の総和Σ（各番地の
データ）2 を求める。そして、全ての番地のデータの書
込みが終了した時点で、Σ（各番地のデータ）2 ／８１
９２の平方根を求める。
８１９２個の番地に書込まれるデータの実効値を求める
ような演算を、前記平均値演算に代えて、あるいは、前
記平均値演算と並行して行う場合には、波形デジタイザ
１５ａの処理中に、書込みが終了した番地のデータを順
に読み出し、各番地のデータの二乗の総和Σ（各番地の
データ）2 を求める。そして、全ての番地のデータの書
込みが終了した時点で、Σ（各番地のデータ）2 ／８１
９２の平方根を求める。
【００３４】従って、全ての番地のデータの書込みが終
了するまでに、最後の書込みデータ以外に対してΣ（各
番地のデータ）2 を求める部分演算が終了している場合
には、メモリ１４ａへのデータ書込みを全て終了した後
におけるＤＳＰ演算部１８ａの処理は、最後の書込みデ
ータに対する１回分の読み出し、この読み出しデータの
二乗演算および加算、１回の除算（÷８１９２）および
１回の平方根演算だけで済むことになる。
了するまでに、最後の書込みデータ以外に対してΣ（各
番地のデータ）2 を求める部分演算が終了している場合
には、メモリ１４ａへのデータ書込みを全て終了した後
におけるＤＳＰ演算部１８ａの処理は、最後の書込みデ
ータに対する１回分の読み出し、この読み出しデータの
二乗演算および加算、１回の除算（÷８１９２）および
１回の平方根演算だけで済むことになる。
【００３５】さらに、供試ＩＣ１０のアナログ出力の特
性を評価するのに必要な演算として、上記したような平
均値演算、実効値演算に限らず、さらに、その他の各種
の演算（ピーク値を求めるなど）が必要であれば、これ
らの演算もデジタイザ１５ａの処理中に並行してＤＳＰ
演算部１８ａで部分処理させればよい。
性を評価するのに必要な演算として、上記したような平
均値演算、実効値演算に限らず、さらに、その他の各種
の演算（ピーク値を求めるなど）が必要であれば、これ
らの演算もデジタイザ１５ａの処理中に並行してＤＳＰ
演算部１８ａで部分処理させればよい。
【００３６】図３は、本発明の第２実施例に係るＩＣテ
スタを示すブロック図である。図３に示すＩＣテスタの
ように、波形デジタイザ１５ｂとして、供試ＩＣ１０の
アナログ出力をデジタルデータに変換して複数のメモリ
１４ａにそれぞれ同じデータを書込むように構成し、上
記複数のメモリ１４ａに対応してＤＳＰ演算部１８ａお
よび演算制御部１９ａを複数設け、複数のメモリ１４ａ
からそれぞれデータをＤＳＰ演算部１８ａに読み出して
複数種類の演算処理を並行して行う機能を持たせるよう
にすれば、より多様な演算を並行して行うことが可能に
なる。
スタを示すブロック図である。図３に示すＩＣテスタの
ように、波形デジタイザ１５ｂとして、供試ＩＣ１０の
アナログ出力をデジタルデータに変換して複数のメモリ
１４ａにそれぞれ同じデータを書込むように構成し、上
記複数のメモリ１４ａに対応してＤＳＰ演算部１８ａお
よび演算制御部１９ａを複数設け、複数のメモリ１４ａ
からそれぞれデータをＤＳＰ演算部１８ａに読み出して
複数種類の演算処理を並行して行う機能を持たせるよう
にすれば、より多様な演算を並行して行うことが可能に
なる。
【００３７】図４は、本発明の第３実施例に係るＩＣテ
スタを示すブロック図である。図４に示すＩＣテスタの
ように、供試ＩＣ１０の複数系統のアナログ出力にそれ
ぞれ対応して波形デジタイザ１５ａ、書込みパルス発生
回路１６、書込みアドレス制御回路１７、ＤＳＰ演算部
１８ａおよび演算制御部１９ａを設ければ、各系統のア
ナログ出力毎に上記したような並行演算処理が可能にな
る。
スタを示すブロック図である。図４に示すＩＣテスタの
ように、供試ＩＣ１０の複数系統のアナログ出力にそれ
ぞれ対応して波形デジタイザ１５ａ、書込みパルス発生
回路１６、書込みアドレス制御回路１７、ＤＳＰ演算部
１８ａおよび演算制御部１９ａを設ければ、各系統のア
ナログ出力毎に上記したような並行演算処理が可能にな
る。
【００３８】図５は、本発明の第４実施例に係るＩＣテ
スタを示すブロック図である。このＩＣテスタにおい
て、１４は出力データ格納用メモリ、１５ｃは波形デジ
タイザ、１８はＤＳＰ演算部、２０はＣＰＵ、２１はデ
ジタル部、２２は任意波形データ格納用メモリ、２３ｃ
は任意アナログ波形発生部である。
スタを示すブロック図である。このＩＣテスタにおい
て、１４は出力データ格納用メモリ、１５ｃは波形デジ
タイザ、１８はＤＳＰ演算部、２０はＣＰＵ、２１はデ
ジタル部、２２は任意波形データ格納用メモリ、２３ｃ
は任意アナログ波形発生部である。
【００３９】上記ＣＰＵ２０およびＤＳＰ演算部１８
は、供試ＩＣ１０のアナログ特性の評価および特性の正
否判定を行うために各種の演算処理を行うものである。
ＤＳＰ演算部１８は、ＣＰＵ２０では実用的時間内では
実現できないようなＦＦＴ（高速フーリエ変換）、ＤＦ
Ｔ（ディスクリートフーリエ変換）などの処理を高速に
実行するものである。
は、供試ＩＣ１０のアナログ特性の評価および特性の正
否判定を行うために各種の演算処理を行うものである。
ＤＳＰ演算部１８は、ＣＰＵ２０では実用的時間内では
実現できないようなＦＦＴ（高速フーリエ変換）、ＤＦ
Ｔ（ディスクリートフーリエ変換）などの処理を高速に
実行するものである。
【００４０】デジタル部２１は、前記ＣＰＵ２０により
制御され、供試ＩＣ１０の入力端子／出力端子との間で
デジタルデータを授受するために設けられており、供試
ＩＣ１０の動作が正常か否かの判定を行う機能を有す
る。
制御され、供試ＩＣ１０の入力端子／出力端子との間で
デジタルデータを授受するために設けられており、供試
ＩＣ１０の動作が正常か否かの判定を行う機能を有す
る。
【００４１】任意波形データ格納用メモリ２２は、ＣＰ
Ｕ２０およびＤＳＰ演算部１８により演算処理された任
意波形データを格納する。任意アナログ波形発生部２３
ｃは、任意波形データ格納用メモリ２２から読み出され
たデータから任意のアナログ波形（例えば正弦波）を発
生して供試ＩＣ１０に入力する機能を有する。
Ｕ２０およびＤＳＰ演算部１８により演算処理された任
意波形データを格納する。任意アナログ波形発生部２３
ｃは、任意波形データ格納用メモリ２２から読み出され
たデータから任意のアナログ波形（例えば正弦波）を発
生して供試ＩＣ１０に入力する機能を有する。
【００４２】前記ＣＰＵ２０と出力データ格納用メモリ
１４・任意波形データ格納用メモリ２２との間には、整
数・浮動少数点変換回路２４またはデジタル・フィルタ
２５を選択的に挿入し得るよう構成されている。
１４・任意波形データ格納用メモリ２２との間には、整
数・浮動少数点変換回路２４またはデジタル・フィルタ
２５を選択的に挿入し得るよう構成されている。
【００４３】上記整数・浮動少数点変換回路２４は、Ｃ
ＰＵ２０からの制御信号により、整数→浮動少数点の変
換、浮動少数点→整数の変換を可逆的に制御可能であ
る。また、前記デジタル・フィルタ２５は、ＣＰＵ２０
からの制御により時間的にサンプルされたデジタルデー
タを演算処理することによってフィルタ動作を行う、つ
まり、ＣＰＵ２０によりフィルタ特性が制御される（本
例ではローパス特性が設定される）ものである。
ＰＵ２０からの制御信号により、整数→浮動少数点の変
換、浮動少数点→整数の変換を可逆的に制御可能であ
る。また、前記デジタル・フィルタ２５は、ＣＰＵ２０
からの制御により時間的にサンプルされたデジタルデー
タを演算処理することによってフィルタ動作を行う、つ
まり、ＣＰＵ２０によりフィルタ特性が制御される（本
例ではローパス特性が設定される）ものである。
【００４４】そして、整数・浮動少数点変換回路２４ま
たはデジタル・フィルタ２５を選択するための入力切換
回路２６１および出力切換回路２６２が設けられてい
る。また、ＣＰＵ２０で処理する数値データの浮動少数
点形式およびＤＳＰ演算部１８で処理する数値データの
浮動少数点形式のフォーマット（浮動少数点数）は、そ
れぞれ演算処理の高速性を優先させて決定されており、
本例では互いに異なっている。そこで、ＣＰＵ２０とＤ
ＳＰ演算部１８との間のデータ転送に際して、異なる浮
動少数点形式間のフォーマット変換をハードウェア的に
処理するための浮動少数点フォーマット変換回路２７が
挿入されている。
たはデジタル・フィルタ２５を選択するための入力切換
回路２６１および出力切換回路２６２が設けられてい
る。また、ＣＰＵ２０で処理する数値データの浮動少数
点形式およびＤＳＰ演算部１８で処理する数値データの
浮動少数点形式のフォーマット（浮動少数点数）は、そ
れぞれ演算処理の高速性を優先させて決定されており、
本例では互いに異なっている。そこで、ＣＰＵ２０とＤ
ＳＰ演算部１８との間のデータ転送に際して、異なる浮
動少数点形式間のフォーマット変換をハードウェア的に
処理するための浮動少数点フォーマット変換回路２７が
挿入されている。
【００４５】この浮動少数点フォーマット変換回路２７
は、ＣＰＵ２０からの制御信号により制御され、２種類
のフォーマットの双方向の変換が可能なものであり、Ｌ
ＳＩにより実現されている。
は、ＣＰＵ２０からの制御信号により制御され、２種類
のフォーマットの双方向の変換が可能なものであり、Ｌ
ＳＩにより実現されている。
【００４６】なお、前記したようなデジタル・フィルタ
２５が挿入されたことにより、図５中の任意アナログ波
形発生部２３ｃおよび波形デジタイザ１５ｃは、それぞ
れアナログフィルタの使用数が１個に削減されたものが
用いられる。
２５が挿入されたことにより、図５中の任意アナログ波
形発生部２３ｃおよび波形デジタイザ１５ｃは、それぞ
れアナログフィルタの使用数が１個に削減されたものが
用いられる。
【００４７】図６は、図５中の任意アナログ波形発生部
の一例を示している。ここで、６１は前記任意波形デー
タ格納用メモリ２２から読み出されたデジタルデータを
アナログ波形信号に変換するデジタル・アナログ変換
器、６２はこのデジタル・アナログ変換器６１の出力側
に挿入され、所定の特性を有するアナログ・フィルタ、
６３はこのアナログ・フィルタ６２からの信号が入力を
増幅する増幅器、６４はこの増幅器６３の出力信号が入
力する減衰器である。
の一例を示している。ここで、６１は前記任意波形デー
タ格納用メモリ２２から読み出されたデジタルデータを
アナログ波形信号に変換するデジタル・アナログ変換
器、６２はこのデジタル・アナログ変換器６１の出力側
に挿入され、所定の特性を有するアナログ・フィルタ、
６３はこのアナログ・フィルタ６２からの信号が入力を
増幅する増幅器、６４はこの増幅器６３の出力信号が入
力する減衰器である。
【００４８】図７は、図５中の波形デジタイザ１５ｃの
一例を示している。ここで、７１は供試ＩＣ１０のアナ
ログ出力信号を増幅する増幅器、７２はこの増幅器７１
の出力側に選択的に挿入された所定の特性を有するアナ
ログ・フィルタ、７３はこのアナログ・フィルタ７２か
らの信号が入力し、デジタルデータに変換するアナログ
・デジタル変換器である。
一例を示している。ここで、７１は供試ＩＣ１０のアナ
ログ出力信号を増幅する増幅器、７２はこの増幅器７１
の出力側に選択的に挿入された所定の特性を有するアナ
ログ・フィルタ、７３はこのアナログ・フィルタ７２か
らの信号が入力し、デジタルデータに変換するアナログ
・デジタル変換器である。
【００４９】図５のＩＣテスタの基本的な動作は、図１
０を参照して前述した従来のＩＣテスタの動作と同様で
あるが、次の点が異なる。即ち、ＣＰＵ２０から任意波
形データ格納用メモリ２２へ整数形式のデータを転送す
る際には、入力切換回路２６１および出力切換回路２６
３は、ＣＰＵ２０→デジタル・フィルタ２５→任意波形
データ格納用メモリ２２の経路を形成するように制御さ
れる。この際、デジタル・フィルタ２５は、ＣＰＵ２０
によりフィルタ特性が適切に制御される。
０を参照して前述した従来のＩＣテスタの動作と同様で
あるが、次の点が異なる。即ち、ＣＰＵ２０から任意波
形データ格納用メモリ２２へ整数形式のデータを転送す
る際には、入力切換回路２６１および出力切換回路２６
３は、ＣＰＵ２０→デジタル・フィルタ２５→任意波形
データ格納用メモリ２２の経路を形成するように制御さ
れる。この際、デジタル・フィルタ２５は、ＣＰＵ２０
によりフィルタ特性が適切に制御される。
【００５０】ＣＰＵ２０から任意波形データ格納用メモ
リ２２へ浮動少数点形式のデータを転送する際には、入
力切換回路２６１および出力切換回路２６２は、ＣＰＵ
２０→整数・浮動少数点変換回路２４→任意波形データ
格納用メモリ２２の経路を形成するように制御される。
この際、整数・浮動少数点変換回路２４は、浮動少数点
→整数の変換を行うようにＣＰＵ２０により制御され、
リアルタイムな処理が可能になる。
リ２２へ浮動少数点形式のデータを転送する際には、入
力切換回路２６１および出力切換回路２６２は、ＣＰＵ
２０→整数・浮動少数点変換回路２４→任意波形データ
格納用メモリ２２の経路を形成するように制御される。
この際、整数・浮動少数点変換回路２４は、浮動少数点
→整数の変換を行うようにＣＰＵ２０により制御され、
リアルタイムな処理が可能になる。
【００５１】出力データ格納用メモリ１４からＣＰＵ２
０へ整数形式のデータを転送する際には、入力切換回路
２６１および出力切換回路２６２は、メモリ１４→デジ
タル・フィルタ２５→ＣＰＵ２０の経路を形成するよう
に制御される。この際、デジタル・フィルタ２５は、Ｃ
ＰＵ２０によりフィルタ特性が適切に制御される。
０へ整数形式のデータを転送する際には、入力切換回路
２６１および出力切換回路２６２は、メモリ１４→デジ
タル・フィルタ２５→ＣＰＵ２０の経路を形成するよう
に制御される。この際、デジタル・フィルタ２５は、Ｃ
ＰＵ２０によりフィルタ特性が適切に制御される。
【００５２】出力データ格納用メモリ１４からＣＰＵ２
０へ浮動少数点形式のデータを転送する際には、入力切
換回路２６１および出力切換回路２６２は、メモリ１４
→整数・浮動少数点変換回路２４→ＣＰＵ２０の経路を
形成するように制御され、リアルタイムに変換が可能に
なる。この際、整数・浮動少数点変換回路２４は、整数
→浮動少数点の変換を行うようにＣＰＵ２０により制御
される。
０へ浮動少数点形式のデータを転送する際には、入力切
換回路２６１および出力切換回路２６２は、メモリ１４
→整数・浮動少数点変換回路２４→ＣＰＵ２０の経路を
形成するように制御され、リアルタイムに変換が可能に
なる。この際、整数・浮動少数点変換回路２４は、整数
→浮動少数点の変換を行うようにＣＰＵ２０により制御
される。
【００５３】このように、ＣＰＵ２０と出力データ格納
用メモリ１４・任意波形データ格納用メモリ２２との間
に、整数・浮動少数点変換回路２４またはデジタル・フ
ィルタ２５を選択的に挿入するようにしたので、ＣＰＵ
２０とメモリ１４・２２との間の転送データ量が多くて
もデータ転送を高速化できる。
用メモリ１４・任意波形データ格納用メモリ２２との間
に、整数・浮動少数点変換回路２４またはデジタル・フ
ィルタ２５を選択的に挿入するようにしたので、ＣＰＵ
２０とメモリ１４・２２との間の転送データ量が多くて
もデータ転送を高速化できる。
【００５４】また、アナログ・フィルタよりも比較的安
価に実現可能なデジタル・フィルタ２５を用いて所望の
フィルタ特性を実現できるので、波形デジタイザ１５ｃ
および任意アナログ波形発生部２３ｃのコストを低減す
ることができる。
価に実現可能なデジタル・フィルタ２５を用いて所望の
フィルタ特性を実現できるので、波形デジタイザ１５ｃ
および任意アナログ波形発生部２３ｃのコストを低減す
ることができる。
【００５５】また、ＣＰＵ２０とＤＳＰ演算部１８との
間の双方向のデータ転送に際しては、浮動少数点フォー
マット変換回路２７により、異なる浮動少数点形式間の
フォーマット変換をリアルタイムに変換処理するので、
データ転送を高速化できる。
間の双方向のデータ転送に際しては、浮動少数点フォー
マット変換回路２７により、異なる浮動少数点形式間の
フォーマット変換をリアルタイムに変換処理するので、
データ転送を高速化できる。
【００５６】なお、図５に示したＩＣテスタにおいて、
ＣＰＵ２０と出力データ格納用メモリ１４・任意波形デ
ータ格納用メモリ２２との間に、整数・浮動少数点変換
回路２４またはデジタル・フィルタ２５のほかに、さら
に、各種のデータ処理回路を選択的に挿入し得るように
変形実施例することも可能である。
ＣＰＵ２０と出力データ格納用メモリ１４・任意波形デ
ータ格納用メモリ２２との間に、整数・浮動少数点変換
回路２４またはデジタル・フィルタ２５のほかに、さら
に、各種のデータ処理回路を選択的に挿入し得るように
変形実施例することも可能である。
【００５７】上記各種のデータ処理回路としては、例え
ばデジタルアナログ変換・アナログデジタル変換のコー
ド体系に対応してコード変換を行うためのビット・イン
バータとか、データ復調回路、データ圧縮回路などが挙
げられる。
ばデジタルアナログ変換・アナログデジタル変換のコー
ド体系に対応してコード変換を行うためのビット・イン
バータとか、データ復調回路、データ圧縮回路などが挙
げられる。
【００５８】また、図５に示した第４実施例のＩＣテス
タにおいても、図１に示した第１実施例のＩＣテスタに
準じて、波形デジタイザ１５ｃの動作と並行してＤＳＰ
演算部１８が演算処理するように制御することにより、
第１実施例のＩＣテスタに準じた効果が得られることは
いうまでもない。
タにおいても、図１に示した第１実施例のＩＣテスタに
準じて、波形デジタイザ１５ｃの動作と並行してＤＳＰ
演算部１８が演算処理するように制御することにより、
第１実施例のＩＣテスタに準じた効果が得られることは
いうまでもない。
【００５９】図８は、本発明の第５実施例に係るＩＣテ
スタを示すブロック図である。このＩＣテスタは、図１
を参照して前述した第１実施例のＩＣテスタと比べて次
の点が異なり、その他は同じであるので図１中と同一符
号を付している。
スタを示すブロック図である。このＩＣテスタは、図１
を参照して前述した第１実施例のＩＣテスタと比べて次
の点が異なり、その他は同じであるので図１中と同一符
号を付している。
【００６０】即ち、図５を参照して前述した第４実施例
のＩＣテスタと同様に、ＤＳＰ演算部１８ａとメモリ１
４ａとの間に、整数・浮動少数点変換回路２４またはデ
ジタル・フィルタ２５を選択的に挿入し得るよう構成さ
れている。
のＩＣテスタと同様に、ＤＳＰ演算部１８ａとメモリ１
４ａとの間に、整数・浮動少数点変換回路２４またはデ
ジタル・フィルタ２５を選択的に挿入し得るよう構成さ
れている。
【００６１】上記整数・浮動少数点変換回路２４は、演
算制御部１９ａにより、整数→浮動少数点の変換、浮動
少数点→整数の変換を可逆的に制御可能である。また、
前記デジタル・フィルタ２５は、演算制御部１９ａによ
りフィルタ特性が適切に制御される。
算制御部１９ａにより、整数→浮動少数点の変換、浮動
少数点→整数の変換を可逆的に制御可能である。また、
前記デジタル・フィルタ２５は、演算制御部１９ａによ
りフィルタ特性が適切に制御される。
【００６２】そして、上記整数・浮動少数点変換回路２
４またはデジタル・フィルタ２５を選択するための入力
切換回路２６１および出力切換回路２６２が設けられて
おり、これらは演算制御部１９ａにより制御される。
４またはデジタル・フィルタ２５を選択するための入力
切換回路２６１および出力切換回路２６２が設けられて
おり、これらは演算制御部１９ａにより制御される。
【００６３】なお、上記したようなデジタル・フィルタ
２５が挿入されたことにより、図８中の試験入力装置１
２に含まれる任意アナログ波形発生部は、図６に示した
任意アナログ波形発生部と同様のものが用いられ、図８
中の波形デジタイザ１５ａは、図７に示した波形デジタ
イザと同様のものが用いられる。図８に示した第５実施
例のＩＣテスタにおいても、図５に示した第４実施例の
ＩＣテスタに準じた効果が得られることはいうまでもな
い。
２５が挿入されたことにより、図８中の試験入力装置１
２に含まれる任意アナログ波形発生部は、図６に示した
任意アナログ波形発生部と同様のものが用いられ、図８
中の波形デジタイザ１５ａは、図７に示した波形デジタ
イザと同様のものが用いられる。図８に示した第５実施
例のＩＣテスタにおいても、図５に示した第４実施例の
ＩＣテスタに準じた効果が得られることはいうまでもな
い。
【００６４】
【発明の効果】上述したように本発明のＩＣテスタによ
れば、供試ＩＣのアナログ特性の試験に際して、試験項
目毎に要する波形デジタイザおよびＤＳＰ演算部での合
計処理時間を大幅に短縮し、特性を高速かつ高効率でテ
ストすることができる。また、任意アナログ波形発生部
および波形デジタイザのそれぞれのコストダウンを図
り、テスタ全体のコストダウンを図ることができる。
れば、供試ＩＣのアナログ特性の試験に際して、試験項
目毎に要する波形デジタイザおよびＤＳＰ演算部での合
計処理時間を大幅に短縮し、特性を高速かつ高効率でテ
ストすることができる。また、任意アナログ波形発生部
および波形デジタイザのそれぞれのコストダウンを図
り、テスタ全体のコストダウンを図ることができる。
【図１】本発明の第１実施例に係るＩＣテスタを示すブ
ロック図。
ロック図。
【図２】図１中の波形デジタイザおよびＤＳＰ演算部の
動作例を示すタイミング図。
動作例を示すタイミング図。
【図３】本発明の第２実施例に係るＩＣテスタを示すブ
ロック図。
ロック図。
【図４】本発明の第３実施例に係るＩＣテスタを示すブ
ロック図。
ロック図。
【図５】本発明の第４実施例に係るＩＣテスタを示すブ
ロック図。
ロック図。
【図６】図５中の任意アナログ波形発生部の一例を示す
ブロック図。
ブロック図。
【図７】図５中の波形デジタイザの一例を示すブロック
図。
図。
【図８】本発明の第５実施例に係るＩＣテスタを示すブ
ロック図。
ロック図。
【図９】従来のＩＣテスタの一例を示すブロック図。
【図１０】従来のＩＣテスタの他の例を示すブロック
図。
図。
【図１１】図９中および図１０中の任意アナログ波形発
生部の従来例を示すブロック図。
生部の従来例を示すブロック図。
【図１２】図９中および図１０中の波形デジタイザの従
来例を示すブロック図。
来例を示すブロック図。
１０…供試ＩＣ、１１…基準クロック発生器、１２…波
形入力装置、１３…アナログ・デジタル変換器、１４、
１４ａ…出力データ格納用メモリ、１５、１５ａ、１５
ｂ、１５ｃ…波形デジタイザ、１６…書込みパルス発生
回路、１７…書込みアドレス制御回路、１８、１８ａ…
ＤＳＰ演算部、１９ａ…演算制御部、２０…ＣＰＵ、２
１…デジタル部、２２…任意波形データ格納用メモリ、
２３、２３ｃ…任意アナログ波形発生部、２４…整数・
浮動少数点変換回路、２５…デジタル・フィルタ、２６
１…入力切換回路、２６２…出力切換回路、２７…浮動
少数点フォーマット変換回路。
形入力装置、１３…アナログ・デジタル変換器、１４、
１４ａ…出力データ格納用メモリ、１５、１５ａ、１５
ｂ、１５ｃ…波形デジタイザ、１６…書込みパルス発生
回路、１７…書込みアドレス制御回路、１８、１８ａ…
ＤＳＰ演算部、１９ａ…演算制御部、２０…ＣＰＵ、２
１…デジタル部、２２…任意波形データ格納用メモリ、
２３、２３ｃ…任意アナログ波形発生部、２４…整数・
浮動少数点変換回路、２５…デジタル・フィルタ、２６
１…入力切換回路、２６２…出力切換回路、２７…浮動
少数点フォーマット変換回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26
Claims (9)
- 【請求項１】 被試験集積回路の試験入力を発生して被
試験集積回路に供給する波形入力部と、 出力データ格納用メモリと、 前記被試験集積回路のアナログ出力をデジタルデータに
変換し、これを前記メモリに書込む波形デジタイザと、 前記被試験集積回路の試験項目毎のアナログ出力を前記
波形デジタイザが処理している途中で並行して前記メモ
リからデータを読み出して演算処理し、処理結果のデー
タを前記メモリに書込むデジタル信号処理演算部と、 このデジタル信号処理演算部の動作を制御するために設
けられた演算制御部とを具備することを特徴とする集積
回路試験装置。 - 【請求項２】 請求項１記載の集積回路試験装置におい
て、 前記デジタル信号処理演算部は、複数種類の演算処理を
並行して行うことを特徴とする集積回路試験装置。 - 【請求項３】 請求項１記載の集積回路試験装置におい
て、 前記メモリは複数個設けられており、 前記波形デジタイザは、前記被試験集積回路の出力デー
タを上記複数のメモリにそれぞれ書込む機能を有し、 前記デジタル信号処理演算部は、前記複数個のメモリに
対応して複数個設けられ、複数個のメモリからそれぞれ
前記被試験集積回路の出力データを読み出して複数種類
の演算処理を並行して行う機能を有し、 前記演算制御部は、前記複数個のデジタル信号処理演算
部に対応して複数個設けられていることを特徴とする集
積回路試験装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
集積回路試験装置において、 前記被試験集積回路は、複数系統のアナログ出力を有
し、 前記波形デジタイザおよびデジタル信号処理演算部は、
上記被試験集積回路の複数系統のアナログ出力に対応し
てそれぞれ複数個設けられていることを特徴とする集積
回路試験装置。 - 【請求項５】 請求項１記載の集積回路試験装置におい
て、 前記波形入力部は、任意波形データを格納する任意波形
データ格納用メモリと、このメモリから読み出されたデ
ータから任意のアナログ波形を発生して前記被試験集積
回路に入力する任意アナログ波形発生部とを具備し、 前記デジタル信号処理演算部は、前記任意波形データを
生成する機能を有し、 前記任意波形データ格納用メモリおよび出力データ格納
用メモリに格納される数値データは整数形式であり、 前記デジタル信号処理演算部で演算処理する数値データ
は浮動小数点形式の数値データであり、 前記デジタル信号処理演算部と前記任意波形データ格納
用メモリおよび出力データ格納用メモリとの間に挿入さ
れ、整数→浮動少数点の変換、浮動少数点→整数の変換
をハードウェア的に処理する整数・浮動少数点変換回路
とを具備することを特徴とする集積回路試験装置。 - 【請求項６】 請求項１記載の集積回路試験装置におい
て、 前記波形入力部は、任意波形データを格納する任意波形
データ格納用メモリと、このメモリから読み出されたデ
ータから任意のアナログ波形を発生して前記被試験集積
回路に入力する任意アナログ波形発生部とを具備し、 前記デジタル信号処理演算部は、前記任意波形データを
生成する機能を有し、 前記任意波形データ格納用メモリおよび出力データ格納
用メモリに格納される数値データは整数形式であり、 前記デジタル信号処理演算部で演算処理する数値データ
は浮動小数点形式の数値データであり、 前記デジタル信号処理演算部と前記任意波形データ格納
用メモリおよび出力データ格納用メモリとの間に挿入さ
れ、前記演算制御部によりフィルタ特性が制御されるデ
ジタル・フィルタとを具備することを特徴とする集積回
路試験装置。 - 【請求項７】 請求項１記載の集積回路試験装置におい
て、 前記波形入力部は、任意波形データを格納する任意波形
データ格納用メモリと、このメモリから読み出されたデ
ータから任意のアナログ波形を発生して前記被試験集積
回路に入力する任意アナログ波形発生部とを具備し、 前記デジタル信号処理演算部は、前記任意波形データを
生成する機能を有し、 前記任意波形データ格納用メモリおよび出力データ格納
用メモリに格納される数値データは整数形式であり、 前記デジタル信号処理演算部で演算処理する数値データ
は浮動小数点形式の数値データであり、 前記デジタル信号処理演算部と前記任意波形データ格納
用メモリおよび出力データ格納用メモリとの間に選択的
に挿入され、整数→浮動少数点の変換、浮動少数点→整
数の変換をハードウェア的に処理する整数・浮動少数点
変換回路と、 前記デジタル信号処理演算部と前記任意波形データ格納
用メモリおよび出力データ格納用メモリとの間に選択的
に挿入され、前記演算制御部によりフィルタ特性が制御
されるデジタル・フィルタと、 上記整数・浮動少数点変換回路またはデジタル・フィル
タを前記デジタル信号処理演算部と前記任意波形データ
格納用メモリおよび出力データ格納用メモリとの間に選
択的に挿入するよう制御する切換回路とを具備すること
を特徴とする集積回路試験装置。 - 【請求項８】 請求項７記載の集積回路試験装置におい
て、 前記任意アナログ波形発生部は、 前記任意波形データ格納用メモリから読み出されたデジ
タルデータをアナログ波形信号に変換するデジタル・ア
ナログ変換器と、 このデジタル・アナログ変換器の出力側に挿入された所
定のフィルタ特性を有するアナログ・フィルタと、 このアナログ・フィルタからの信号が入力を増幅する増
幅器と、 この増幅器の出力信号が入力する減衰器とを具備し、 前記波形デジタイザは、 前記被試験集積回路のアナログ出力信号を増幅する増幅
器と、 この増幅器の出力側に挿入された所定のフィルタ特性を
有するアナログ・フィルタと、 このアナログ・フィルタからの信号が入力し、デジタル
データに変換するアナログ・デジタル変換器とを具備す
ることを特徴とする集積回路試験装置。 - 【請求項９】 請求項５乃至８のいずれか１項に記載の
集積回路試験装置において、 前記デジタル信号処理演算部および前記演算制御部で処
理する数値データの浮動少数点形式のフォーマットは互
いに異なっており、 前記デジタル信号処理演算部と前記演算制御部との間に
挿入され、異なる浮動少数点形式間のフォーマット変換
をハードウェア的に処理するための浮動少数点フォーマ
ット変換回路が挿入されていることを特徴とする集積回
路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18232093A JP3172003B2 (ja) | 1992-09-22 | 1993-07-23 | 集積回路試験装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25318892 | 1992-09-22 | ||
| JP4-253188 | 1992-09-22 | ||
| JP18232093A JP3172003B2 (ja) | 1992-09-22 | 1993-07-23 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160474A JPH06160474A (ja) | 1994-06-07 |
| JP3172003B2 true JP3172003B2 (ja) | 2001-06-04 |
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ID=26501162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18232093A Expired - Fee Related JP3172003B2 (ja) | 1992-09-22 | 1993-07-23 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3172003B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101831717B1 (ko) * | 2015-10-30 | 2018-02-23 | 이지현 | 중국어 학습방법 및 그 기록매체 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090133135A (ko) | 2007-06-05 | 2009-12-31 | 가부시키가이샤 어드밴티스트 | 파형 발생 장치, 파형 발생 방법 및 프로그램 |
| WO2010044143A1 (ja) * | 2008-10-14 | 2010-04-22 | 株式会社アドバンテスト | 試験装置および製造方法 |
-
1993
- 1993-07-23 JP JP18232093A patent/JP3172003B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR101831717B1 (ko) * | 2015-10-30 | 2018-02-23 | 이지현 | 중국어 학습방법 및 그 기록매체 |
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| Publication number | Publication date |
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| JPH06160474A (ja) | 1994-06-07 |
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