JP3171110B2 - 強誘電体キャパシタ構造の製造方法 - Google Patents
強誘電体キャパシタ構造の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリのキャパシタなどとして用いられる強誘電体キャ
パシタ構造の製造方法に関する。
メモリのキャパシタなどとして用いられる強誘電体キャ
パシタ構造の製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体薄膜の高速
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体メモリに用いられ
るキャパシタ構造としては、例えば図５に示すものが一
般的である。このキャパシタ１００は、酸化シリコンな
どの絶縁層１０１の上に、白金膜などから構成される下
部電極層１０３、ＰＺＴ等の鉛系化合物やＳｒＢｉ2 Ｔ
ａ2 Ｏ9 等の強誘電体層１０５、及び白金膜などから構
成される上部電極層１０７が順次積層されて構成され、
更に絶縁層１０９で覆われている構造を有する。
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体メモリに用いられ
るキャパシタ構造としては、例えば図５に示すものが一
般的である。このキャパシタ１００は、酸化シリコンな
どの絶縁層１０１の上に、白金膜などから構成される下
部電極層１０３、ＰＺＴ等の鉛系化合物やＳｒＢｉ2 Ｔ
ａ2 Ｏ9 等の強誘電体層１０５、及び白金膜などから構
成される上部電極層１０７が順次積層されて構成され、
更に絶縁層１０９で覆われている構造を有する。
【０００３】強誘電体キャパシタは、上部電極１０７と
下部電極１０３間にバイアス電圧を印加し、強誘電体層
１０５に誘電分極を生じさせ、その分極の向きにより情
報の記録を行う。即ち、データの書き込みと読み出し
は、図６に示すような強誘電体のＰ−Ｅヒステリシスル
ープを利用する。強誘電体層に外部電界を加えた後、外
部電界を除いたとき、強誘電体層は自発分極を示す。こ
の場合、強誘電体層の残留分極は、プラス方向の外部電
界が印加されたとき＋Ｐｒ、マイナス方向の外部電界が
印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐ
ｒの状態（Ｄ点）の場合を“０”とし、残留分極が−Ｐ
ｒの状態（Ａ点）の場合を“１”とする。“１”、
“０”の状態を判別するため、強誘電体層に例えばプラ
スの方向の外部電界を印加する。このとき、データが
“０”であれば、強誘電体層の分極は、点Ｄから点Ｃの
状態に変化する。一方、データが“１”であれば、強誘
電体層の分極状態は、点Ａから点Ｂを経由して点Ｃの状
態に変化する。データが“０”の場合には、強誘電体層
の分極反転は生じないが、データが“１”の場合には強
誘電体層に分極反転が生じる。その結果、強誘電体キャ
パシタの蓄積電荷量に差が生じる。この蓄積電荷を信号
電流として検出するものである。そのため、強誘電体キ
ャパシタの蓄積電荷量の変化を検出する方式の不揮発性
メモリでは、強誘電体層の残留分極±Ｐｒを高くし、か
つ高い状態に維持することが重要である。
下部電極１０３間にバイアス電圧を印加し、強誘電体層
１０５に誘電分極を生じさせ、その分極の向きにより情
報の記録を行う。即ち、データの書き込みと読み出し
は、図６に示すような強誘電体のＰ−Ｅヒステリシスル
ープを利用する。強誘電体層に外部電界を加えた後、外
部電界を除いたとき、強誘電体層は自発分極を示す。こ
の場合、強誘電体層の残留分極は、プラス方向の外部電
界が印加されたとき＋Ｐｒ、マイナス方向の外部電界が
印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐ
ｒの状態（Ｄ点）の場合を“０”とし、残留分極が−Ｐ
ｒの状態（Ａ点）の場合を“１”とする。“１”、
“０”の状態を判別するため、強誘電体層に例えばプラ
スの方向の外部電界を印加する。このとき、データが
“０”であれば、強誘電体層の分極は、点Ｄから点Ｃの
状態に変化する。一方、データが“１”であれば、強誘
電体層の分極状態は、点Ａから点Ｂを経由して点Ｃの状
態に変化する。データが“０”の場合には、強誘電体層
の分極反転は生じないが、データが“１”の場合には強
誘電体層に分極反転が生じる。その結果、強誘電体キャ
パシタの蓄積電荷量に差が生じる。この蓄積電荷を信号
電流として検出するものである。そのため、強誘電体キ
ャパシタの蓄積電荷量の変化を検出する方式の不揮発性
メモリでは、強誘電体層の残留分極±Ｐｒを高くし、か
つ高い状態に維持することが重要である。
【０００４】
【発明が解決しようとする課題】しかしながら、強誘電
体不揮発性メモリのキャパシタ形成後に、劣化したトラ
ンジスタの特性を回復させるため、フォーミング・アニ
ールを行っている。このフォーミング・アニールは、温
度が４２０〜４５０℃、雰囲気が水素５％＋窒素９５
％、時間は１時間程度である。このアニール後に、図７
（ａ）に示す初期状態から同図（ｂ）に示すように±Ｐ
ｒが互いに接近し、図８に示すように、強誘電体キャパ
シタの残留分極値がフォーミング・アニール後に３１％
も劣化する場合がある。そのため、このような強誘電体
キャパシタの特性の劣化を防止する必要がある。
体不揮発性メモリのキャパシタ形成後に、劣化したトラ
ンジスタの特性を回復させるため、フォーミング・アニ
ールを行っている。このフォーミング・アニールは、温
度が４２０〜４５０℃、雰囲気が水素５％＋窒素９５
％、時間は１時間程度である。このアニール後に、図７
（ａ）に示す初期状態から同図（ｂ）に示すように±Ｐ
ｒが互いに接近し、図８に示すように、強誘電体キャパ
シタの残留分極値がフォーミング・アニール後に３１％
も劣化する場合がある。そのため、このような強誘電体
キャパシタの特性の劣化を防止する必要がある。
【０００５】本発明は、上記事情に鑑みなされたもの
で、水素ガス雰囲気中でのアニールで劣化が生じない強
誘電体キャパシタ構造の製造方法を提供することを目的
とする。
で、水素ガス雰囲気中でのアニールで劣化が生じない強
誘電体キャパシタ構造の製造方法を提供することを目的
とする。
【０００６】
【課題を解決する手段】本発明は、上記目的を達成する
ため、下地層の上に、下部電極層、強誘電体層、及び金
属膜と電極層との積層構造を有する上部電極層を順次積
層する工程と、酸素を含む雰囲気中で加熱して強誘電体
層の結晶化と同時に上記金属膜を酸化して還元防止層を
形成する工程と、水素ガスを含む雰囲気ガス中で熱処理
する工程とを有することを特徴とする強誘電体キャパシ
タ構造の製造方法を提供する。
ため、下地層の上に、下部電極層、強誘電体層、及び金
属膜と電極層との積層構造を有する上部電極層を順次積
層する工程と、酸素を含む雰囲気中で加熱して強誘電体
層の結晶化と同時に上記金属膜を酸化して還元防止層を
形成する工程と、水素ガスを含む雰囲気ガス中で熱処理
する工程とを有することを特徴とする強誘電体キャパシ
タ構造の製造方法を提供する。
【０００７】本発明の強誘電体キャパシタ構造の製造方
法は、まず、下地層の上に、下部電極層、強誘電体層、
及び金属膜と電極層との積層構造を有する上部電極層を
順次積層する。次に、酸素を含む雰囲気中で加熱して強
誘電体層の結晶化と同時に金属膜を酸化して還元防止層
を形成する。次に、水素ガスを含む雰囲気ガス中で熱処
理する。
法は、まず、下地層の上に、下部電極層、強誘電体層、
及び金属膜と電極層との積層構造を有する上部電極層を
順次積層する。次に、酸素を含む雰囲気中で加熱して強
誘電体層の結晶化と同時に金属膜を酸化して還元防止層
を形成する。次に、水素ガスを含む雰囲気ガス中で熱処
理する。
【０００８】本発明の強誘電体キャパシタ構造の製造方
法は、上部電極層として、電極層と金属層を酸化して形
成した還元防止層との積層電極構造を形成する。上記フ
ォーミング・アニール時に、水素ガスが上部電極層を通
って内部の強誘電体層を還元し、そのために強誘電体層
が劣化するという見地から、還元防止層を電極層と直接
接するように配置形成し、還元防止層自身が水素ガスに
より還元されることで、内部の強誘電体層を水素ガスか
ら保護できること、還元防止層として導電性を有するも
のを選択することで、電極層との積層電極として機能で
きることを見い出した。
法は、上部電極層として、電極層と金属層を酸化して形
成した還元防止層との積層電極構造を形成する。上記フ
ォーミング・アニール時に、水素ガスが上部電極層を通
って内部の強誘電体層を還元し、そのために強誘電体層
が劣化するという見地から、還元防止層を電極層と直接
接するように配置形成し、還元防止層自身が水素ガスに
より還元されることで、内部の強誘電体層を水素ガスか
ら保護できること、還元防止層として導電性を有するも
のを選択することで、電極層との積層電極として機能で
きることを見い出した。
【０００９】また、ルチル構造やペロブスカイト構造の
化合物は導電性を有し、かつ水素により還元されても、
金属に戻って導電性を有し、酸化物、還元形態のいずれ
においても導電性を有することから、還元防止層の機能
を有する電極構造を構成することができる。
化合物は導電性を有し、かつ水素により還元されても、
金属に戻って導電性を有し、酸化物、還元形態のいずれ
においても導電性を有することから、還元防止層の機能
を有する電極構造を構成することができる。
【００１０】また、強誘電体層として、ペロブスカイト
結晶構造が酸化ビスマスの層でサンドイッチされた層状
構造を好ましく用いることができる。
結晶構造が酸化ビスマスの層でサンドイッチされた層状
構造を好ましく用いることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明するが、本発明は下記の実施形態に限定されるも
のではない。図１、図２は、本発明の強誘電体キャパシ
タ構造の形態を示す断面図である。図１の強誘電体キャ
パシタ構造１ａは、酸化シリコンなどの絶縁層から構成
される下地層２の上に下部電極層４、強誘電体層６、上
部電極層８の順に積層した構造を有し、上部電極層８
は、強誘電体層６側から保護層８１と電極層８２との積
層構造となっている。このキャパシタ１ａは絶縁層９に
覆われている。一方、図２の強誘電体キャパシタ構造１
ｂは、上部電極層８が、強誘電体層６側から電極層８２
と保護層８１の順に積層された積層構造である点を除
き、図１の強誘電体キャパシタ構造１ａと同様である。
て説明するが、本発明は下記の実施形態に限定されるも
のではない。図１、図２は、本発明の強誘電体キャパシ
タ構造の形態を示す断面図である。図１の強誘電体キャ
パシタ構造１ａは、酸化シリコンなどの絶縁層から構成
される下地層２の上に下部電極層４、強誘電体層６、上
部電極層８の順に積層した構造を有し、上部電極層８
は、強誘電体層６側から保護層８１と電極層８２との積
層構造となっている。このキャパシタ１ａは絶縁層９に
覆われている。一方、図２の強誘電体キャパシタ構造１
ｂは、上部電極層８が、強誘電体層６側から電極層８２
と保護層８１の順に積層された積層構造である点を除
き、図１の強誘電体キャパシタ構造１ａと同様である。
【００１２】下地層２として、例えば酸化シリコン、ア
ルミナ、窒化シリコン、ＮＳＧ（Non-doped Silicate G
lass）、ＢＰＳＧ、ＢＳＧ、シリコンなどの半導体基板
等が挙げられる。下地層の形成方法は、例えば基板の熱
酸化、あるいはＣＶＤ法等により形成することができ、
また、基板自体でも良い。
ルミナ、窒化シリコン、ＮＳＧ（Non-doped Silicate G
lass）、ＢＰＳＧ、ＢＳＧ、シリコンなどの半導体基板
等が挙げられる。下地層の形成方法は、例えば基板の熱
酸化、あるいはＣＶＤ法等により形成することができ、
また、基板自体でも良い。
【００１３】下部電極層４としては、例えば白金、白金
合金、イリジウム（Ｉｒ）、ＩｒＯ y 等で構成すること
ができる。また、下部電極層４として、下地層２の酸化
シリコンなどとの密着性を向上させるため密着層として
Ｔｉ膜などを下地層２との間に介在させて、電極層と密
着層との積層電極構造とすることもできる。電極層４の
厚さは、例えば１００〜２００ｎｍ、密着層の厚さは２
０〜３０ｎｍ程度とすることができる。下部電極層、密
着層は、各々例えばスパッタリング法、ＭＯＣＶＤ（有
機金属ＣＶＤ）法等で成膜することができる。
合金、イリジウム（Ｉｒ）、ＩｒＯ y 等で構成すること
ができる。また、下部電極層４として、下地層２の酸化
シリコンなどとの密着性を向上させるため密着層として
Ｔｉ膜などを下地層２との間に介在させて、電極層と密
着層との積層電極構造とすることもできる。電極層４の
厚さは、例えば１００〜２００ｎｍ、密着層の厚さは２
０〜３０ｎｍ程度とすることができる。下部電極層、密
着層は、各々例えばスパッタリング法、ＭＯＣＶＤ（有
機金属ＣＶＤ）法等で成膜することができる。
【００１４】また、強誘電体の種類としては、ＰｂＺｒ
y Ｔｉ1-y Ｏ3 、ＰｂＴｉＯ3 等の鉛系化合物、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 、Ｂｉ4 Ｔｉ3 Ｏ12等のビスマス系層状
構造ぺロブスカイト型、Ｂａ1-z Ｓｒz ＴｉＯ3 、Ｂａ
ＭｇＦ4 等を例示することができる。これらの強誘電体
は、例えばアルコキシドを原料としたＭＯＤ法、ＣＶＤ
法、ＭＯＣＶＤ法、レーザーアブレーション法、スパッ
タリング法等で堆積した後、必要により酸素を含む雰囲
気下でアニーリングすることにより形成することができ
る。強誘電体層６の厚さは、例えば２００〜３００ｎｍ
程度とすることができる。
y Ｔｉ1-y Ｏ3 、ＰｂＴｉＯ3 等の鉛系化合物、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 、Ｂｉ4 Ｔｉ3 Ｏ12等のビスマス系層状
構造ぺロブスカイト型、Ｂａ1-z Ｓｒz ＴｉＯ3 、Ｂａ
ＭｇＦ4 等を例示することができる。これらの強誘電体
は、例えばアルコキシドを原料としたＭＯＤ法、ＣＶＤ
法、ＭＯＣＶＤ法、レーザーアブレーション法、スパッ
タリング法等で堆積した後、必要により酸素を含む雰囲
気下でアニーリングすることにより形成することができ
る。強誘電体層６の厚さは、例えば２００〜３００ｎｍ
程度とすることができる。
【００１５】上部電極８は、本発明の特徴であり、電極
層８２と保護層８１との積層構造とする。電極層８２
は、下部電極４の電極層と同様に白金、白金合金、イリ
ジウム（Ｉｒ）、ＩｒＯ y 等で構成することができる。
保護層８１は、水素ガス雰囲気下での加熱の際に電極層
８２を通過する水素ガスによる内部の強誘電体層６が還
元されることを保護する層であり、酸化物導電性材料か
ら構成される。この酸化物導電性材料としては、例えば
短周期型周期表において８族元素の元素を含む酸化物を
挙げることができ、例えばＲｕＯ2 ，ＩｒＯ2 ，ＯｓＯ
2 等のルチル構造の化合物、ＳｒＲｕＯ3 ，ＳｒＩｒＯ
3 ，ＲｅＯ3 等のペロブスカイト構造の化合物を用いる
ことができる。これらの酸化物は導電性を有し、電極層
８２との積層構造とした場合に、積層構造の電極８を構
成することができる。また、容易に還元される酸化物で
あり、自身が水素ガスにより還元されることにより、内
部の強誘電体層を水素ガスによる還元から保護すること
ができる。保護層が還元された場合、導電性のある金属
に変化するため、還元されても電極として機能する。そ
のため、強誘電体層の保護電極層として有効に機能す
る。この機能により、図１に示すように、電極層８２と
強誘電体層６との間に介在するように配置してもよく、
あるいは図２に示すように、電極層８２の上に配置して
もよい。なお、ＩｒＯ2 は、電極層としても用いられ
る。したがって、ＩｒＯ2 を保護層として用いる場合、
電極層は白金膜、あるいはＩｒ膜を選択することにな
る。
層８２と保護層８１との積層構造とする。電極層８２
は、下部電極４の電極層と同様に白金、白金合金、イリ
ジウム（Ｉｒ）、ＩｒＯ y 等で構成することができる。
保護層８１は、水素ガス雰囲気下での加熱の際に電極層
８２を通過する水素ガスによる内部の強誘電体層６が還
元されることを保護する層であり、酸化物導電性材料か
ら構成される。この酸化物導電性材料としては、例えば
短周期型周期表において８族元素の元素を含む酸化物を
挙げることができ、例えばＲｕＯ2 ，ＩｒＯ2 ，ＯｓＯ
2 等のルチル構造の化合物、ＳｒＲｕＯ3 ，ＳｒＩｒＯ
3 ，ＲｅＯ3 等のペロブスカイト構造の化合物を用いる
ことができる。これらの酸化物は導電性を有し、電極層
８２との積層構造とした場合に、積層構造の電極８を構
成することができる。また、容易に還元される酸化物で
あり、自身が水素ガスにより還元されることにより、内
部の強誘電体層を水素ガスによる還元から保護すること
ができる。保護層が還元された場合、導電性のある金属
に変化するため、還元されても電極として機能する。そ
のため、強誘電体層の保護電極層として有効に機能す
る。この機能により、図１に示すように、電極層８２と
強誘電体層６との間に介在するように配置してもよく、
あるいは図２に示すように、電極層８２の上に配置して
もよい。なお、ＩｒＯ2 は、電極層としても用いられ
る。したがって、ＩｒＯ2 を保護層として用いる場合、
電極層は白金膜、あるいはＩｒ膜を選択することにな
る。
【００１６】酸化物導電性材料の成膜方法は、例えばレ
ーザーアブレーション法やスパッタリング法、ＭＯＣＶ
Ｄ法により直接酸化物導電性材料層を形成することがで
きる。また、Ｒｕ、Ｉｒ等の金属層を蒸着した後、例え
ば酸素雰囲気下で強誘電体膜をアニールする際に金属層
を酸化したり、別途酸化行程を設けるなどの方法によ
り、酸化する方法も採用することができる。
ーザーアブレーション法やスパッタリング法、ＭＯＣＶ
Ｄ法により直接酸化物導電性材料層を形成することがで
きる。また、Ｒｕ、Ｉｒ等の金属層を蒸着した後、例え
ば酸素雰囲気下で強誘電体膜をアニールする際に金属層
を酸化したり、別途酸化行程を設けるなどの方法によ
り、酸化する方法も採用することができる。
【００１７】保護層８１の厚さは、強誘電体層６の保護
層としての効果を損なわずに、キャパシタ全体への影響
をできるだけ低減するために、１０〜５０ｎｍ程度とす
ることが好適である。なお、上部電極８と下部電極４の
それぞれの厚さ、抵抗はできるだけ等しい方が好まし
い。 ［実施例１］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後、スパッタリング法により
下部電極層であるＴｉ，Ｐｔをそれぞれ３０ｎｍ，２０
０ｎｍ成膜した。これの上にＭＯＤ法により強誘電体Ｂ
ｉ2 ＳｒＴａ2 Ｏ9 を３００ｎｍ成膜した。成膜後、Ｂ
ｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は酸素雰囲気の下で７
００〜８００℃とした。これの上に更に上部電極とし
て、スパッタリング法により、Ｒｕを５０ｎｍ、Ｐｔを
１００ｎｍ順次成膜し、キャパシタ構造を作成した。そ
の後、酸素雰囲気の下で２次アニールを施した。この２
次アニールを施した後、上部電極層のＲｕは酸化されＲ
ｕＯ2 となった。図３（ａ）にこのときのキャパシタの
強誘電ヒステリシスカーブを示す。その後、４２０〜４
５０℃の温度範囲で５％Ｈ2 ９５％Ｎ2 ガスを３ｌ／ｍ
ｉｎの流量で流す条件でフォーミング・アニールを行っ
た。フォーミング・アニール後の強誘電ヒステリシスカ
ーブを図３（ｂ）に示す。図３から明らかなように、フ
ォーミング・アニール後も強誘電特性の劣化は見られな
かった。 ［実施例２］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＩｒを５
０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で２次アニールを施した。
この２次アニールを施した後、上部電極層のＩｒは酸化
され、ＩｒＯ2 となった。
層としての効果を損なわずに、キャパシタ全体への影響
をできるだけ低減するために、１０〜５０ｎｍ程度とす
ることが好適である。なお、上部電極８と下部電極４の
それぞれの厚さ、抵抗はできるだけ等しい方が好まし
い。 ［実施例１］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後、スパッタリング法により
下部電極層であるＴｉ，Ｐｔをそれぞれ３０ｎｍ，２０
０ｎｍ成膜した。これの上にＭＯＤ法により強誘電体Ｂ
ｉ2 ＳｒＴａ2 Ｏ9 を３００ｎｍ成膜した。成膜後、Ｂ
ｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は酸素雰囲気の下で７
００〜８００℃とした。これの上に更に上部電極とし
て、スパッタリング法により、Ｒｕを５０ｎｍ、Ｐｔを
１００ｎｍ順次成膜し、キャパシタ構造を作成した。そ
の後、酸素雰囲気の下で２次アニールを施した。この２
次アニールを施した後、上部電極層のＲｕは酸化されＲ
ｕＯ2 となった。図３（ａ）にこのときのキャパシタの
強誘電ヒステリシスカーブを示す。その後、４２０〜４
５０℃の温度範囲で５％Ｈ2 ９５％Ｎ2 ガスを３ｌ／ｍ
ｉｎの流量で流す条件でフォーミング・アニールを行っ
た。フォーミング・アニール後の強誘電ヒステリシスカ
ーブを図３（ｂ）に示す。図３から明らかなように、フ
ォーミング・アニール後も強誘電特性の劣化は見られな
かった。 ［実施例２］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＩｒを５
０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で２次アニールを施した。
この２次アニールを施した後、上部電極層のＩｒは酸化
され、ＩｒＯ2 となった。
【００１８】この実施例２においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［実施例３］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＲｈを５
０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で２次アニールを施した。
この２次アニールを施した後、上部電極層のＲｈは酸化
され、ＲｈＯ2 となった。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［実施例３］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＲｈを５
０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で２次アニールを施した。
この２次アニールを施した後、上部電極層のＲｈは酸化
され、ＲｈＯ2 となった。
【００１９】この実施例３においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［実施例４］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＳｒＲｕ
Ｏ3 を５０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で２次アニールを
施した。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［実施例４］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＳｒＲｕ
Ｏ3 を５０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で２次アニールを
施した。
【００２０】この実施例４においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［実施例５］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＳｒＩｒ
Ｏ3 を５０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で２次アニールを
施した。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［実施例５］高抵抗シリコン基板上に熱酸化膜のＳｉＯ
2 を約３００ｎｍ成膜した後に、スパッタリング法によ
り下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎ
ｍ、２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法
により強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜
した。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は
酸素雰囲気の下で７００〜８００℃とした。これの上に
更に上部電極層としてスパッタリング法によりＳｒＩｒ
Ｏ3 を５０ｎｍ、Ｐｔを１００ｎｍ順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で２次アニールを
施した。
【００２１】この実施例５においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［比較例］高抵抗シリコン基板上に熱酸化膜のＳｉＯ2
を約３００ｎｍ成膜した後に、スパッタリング法により
下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎｍ、
２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法によ
り強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜し
た。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は酸
素雰囲気の下で７００〜８００℃とした。これの上に更
に上部電極層としてスパッタリング法によりＰｔを１０
０ｎｍ順次成膜しキャパシタ構造を作成し、その後酸素
雰囲気下で２次アニールを施した。２次アニールの温度
は、酸素雰囲気下で７００〜８００℃とした。図７
（ａ）にこのときのキャパシタの強誘電ヒステリシスカ
ーブを示す。その後、４２０〜４５０℃の温度範囲で５
％Ｈ2 −９５％Ｎ2 ガスを３ｌ／ｍｉｎの流量で流す条
件でフォーミング・アニールを行った。フォーミング・
アニール後の強誘電ヒステリシスカーブを図７（ｂ）に
示す。図７から明らかなように、フォーミング・アニー
ル後の強誘電特性は劣化している。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 ［比較例］高抵抗シリコン基板上に熱酸化膜のＳｉＯ2
を約３００ｎｍ成膜した後に、スパッタリング法により
下部電極層であるＴｉ，Ｐｔを順次それぞれ３０ｎｍ、
２００ｎｍ成膜した。この白金膜の上に、ＭＯＤ法によ
り強誘電体Ｂｉ2 ＳｒＴａ 2 Ｏ9 を３００ｎｍ成膜し
た。このとき、Ｂｉ2 ＳｒＴａ2 Ｏ9 の結晶化温度は酸
素雰囲気の下で７００〜８００℃とした。これの上に更
に上部電極層としてスパッタリング法によりＰｔを１０
０ｎｍ順次成膜しキャパシタ構造を作成し、その後酸素
雰囲気下で２次アニールを施した。２次アニールの温度
は、酸素雰囲気下で７００〜８００℃とした。図７
（ａ）にこのときのキャパシタの強誘電ヒステリシスカ
ーブを示す。その後、４２０〜４５０℃の温度範囲で５
％Ｈ2 −９５％Ｎ2 ガスを３ｌ／ｍｉｎの流量で流す条
件でフォーミング・アニールを行った。フォーミング・
アニール後の強誘電ヒステリシスカーブを図７（ｂ）に
示す。図７から明らかなように、フォーミング・アニー
ル後の強誘電特性は劣化している。
【００２２】また、図８に、実施例１と比較例とのそれ
ぞれのサンプルのフォーミング・アニール前後での強誘
電特性の変化を比較した図を示す。図の縦軸は、強誘電
キャパシタの残留分極値をフォーミングアニール前の値
で規格化した値である。この図から、比較例のサンプル
では残留分極値がフォーミングアニールで３１％も減少
しているのに対し、実施例１のサンプルでは劣化が生じ
ていない。
ぞれのサンプルのフォーミング・アニール前後での強誘
電特性の変化を比較した図を示す。図の縦軸は、強誘電
キャパシタの残留分極値をフォーミングアニール前の値
で規格化した値である。この図から、比較例のサンプル
では残留分極値がフォーミングアニールで３１％も減少
しているのに対し、実施例１のサンプルでは劣化が生じ
ていない。
【００２３】以上から、本発明による強誘電体キャパシ
タ構造では、上部電極層として、電極層と保護層との積
層構造としてことにより、水素ガス中でのフォーミング
アニール後も特性劣化が生じない構造を実現できること
が認められる。特性が劣化しなければ、これまで必要と
していた特性回復プロセスを省略することができ、スル
ープット向上に大変有効である。
タ構造では、上部電極層として、電極層と保護層との積
層構造としてことにより、水素ガス中でのフォーミング
アニール後も特性劣化が生じない構造を実現できること
が認められる。特性が劣化しなければ、これまで必要と
していた特性回復プロセスを省略することができ、スル
ープット向上に大変有効である。
【００２４】本発明のキャパシタ構造は、例えば強誘電
体不揮発性メモリのキャパシタに適用することができ
る。１Ｔ／１Ｃの不揮発性メモリの一形態の断面図を図
４に示す。この不揮発性メモリ１０は、基板１１の素子
分離絶縁膜２１で分離された領域に選択トランジスタＴ
ｒが形成され、一方基板１１から層間絶縁膜２２を介し
て離間してキャパシタＣａｐが形成され、このキャパシ
タＣａｐは層間絶縁膜２３で被覆されている。キャパシ
タＣａｐは、下地層の層間絶縁膜２２の上から、例えば
Ｔｉ膜からなるバッファー層４１と白金膜からなる電極
層４２とから構成される下部電極層４、強誘電体層６、
及び保護層８１と電極層８２との積層構造の上部電極層
８とが順次積層された構造を有する。下部電極層４はコ
ンタクト配線３２を介して選択トランジスタＴｒのソー
ス１２と接続されており、上部電極８がプレート線３３
と接続されている。選択トランジスタＴｒのドレイン１
３は図示しないビット線と接続されている。また、選択
トランジスタＴｒのゲート電極３１は、ワード線を構成
する。
体不揮発性メモリのキャパシタに適用することができ
る。１Ｔ／１Ｃの不揮発性メモリの一形態の断面図を図
４に示す。この不揮発性メモリ１０は、基板１１の素子
分離絶縁膜２１で分離された領域に選択トランジスタＴ
ｒが形成され、一方基板１１から層間絶縁膜２２を介し
て離間してキャパシタＣａｐが形成され、このキャパシ
タＣａｐは層間絶縁膜２３で被覆されている。キャパシ
タＣａｐは、下地層の層間絶縁膜２２の上から、例えば
Ｔｉ膜からなるバッファー層４１と白金膜からなる電極
層４２とから構成される下部電極層４、強誘電体層６、
及び保護層８１と電極層８２との積層構造の上部電極層
８とが順次積層された構造を有する。下部電極層４はコ
ンタクト配線３２を介して選択トランジスタＴｒのソー
ス１２と接続されており、上部電極８がプレート線３３
と接続されている。選択トランジスタＴｒのドレイン１
３は図示しないビット線と接続されている。また、選択
トランジスタＴｒのゲート電極３１は、ワード線を構成
する。
【００２５】このような構造の強誘電体不揮発性メモリ
においては、トランジスタの劣化を回復させるフォーミ
ング・アニールの前後でキャパシタの特性劣化が生じ
ず、そのため、トランジスタの特性を回復させる工程が
不要であり、スループットが向上したものである。
においては、トランジスタの劣化を回復させるフォーミ
ング・アニールの前後でキャパシタの特性劣化が生じ
ず、そのため、トランジスタの特性を回復させる工程が
不要であり、スループットが向上したものである。
【００２６】
【発明の効果】本発明のキャパシタ構造は、トランジス
タの劣化を回復させるフォーミング・アニールの前後で
キャパシタの特性劣化が生じ難いものである。
タの劣化を回復させるフォーミング・アニールの前後で
キャパシタの特性劣化が生じ難いものである。
【図１】本発明のキャパシタ構造の一形態を示す断面図
である。
である。
【図２】本発明のキャパシタ構造の他の形態を示す断面
図である。
図である。
【図３】実施例で作成したキャパシタ構造の強誘電ヒス
テリシスカーブを示すもので、（ａ）はフォーミング・
アニール前のもの、（ｂ）はフォーミング・アニール後
のものを示す。
テリシスカーブを示すもので、（ａ）はフォーミング・
アニール前のもの、（ｂ）はフォーミング・アニール後
のものを示す。
【図４】本発明のキャパシタ構造を強誘電体不揮発性メ
モリに適用した例を示す断面図である。
モリに適用した例を示す断面図である。
【図５】従来のキャパシタ構造を示す断面図である。
【図６】強誘電体のヒステリシスカーブを示すグラフで
ある。
ある。
【図７】従来の強誘電体キャパシタ構造のヒステリシス
カーブを示すもので、（ａ）はフォーミング・アニール
前のもの、（ｂ）はフォーミング・アニール後のものを
示す。
カーブを示すもので、（ａ）はフォーミング・アニール
前のもの、（ｂ）はフォーミング・アニール後のものを
示す。
【図８】強誘電キャパシタ構造の残留分極値をフォーミ
ング・アニール前の値で規格化したグラフである。
ング・アニール前の値で規格化したグラフである。
１ａ，１ｂ…強誘電体キャパシタ、２…下地層、４…強
誘電体層、８１…保護層、８２…電極層、８…上部電極
層
誘電体層、８１…保護層、８２…電極層、８…上部電極
層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】下地層の上に、下部電極層、強誘電体層、
及び金属膜と電極層との積層構造を有する上部電極層を
順次積層する工程と、 酸素を含む雰囲気中で加熱して強誘電体層の結晶化と同
時に上記金属膜を酸化して還元防止層を形成する工程
と、 水素ガスを含む雰囲気ガス中で熱処理する工程とを有す
ることを特徴とする強誘電体キャパシタ構造の製造方
法。 - 【請求項２】上記還元防止層として、ルチル構造の化合
物又はペロブスカイト構造の化合物の層を形成する請求
項１記載の強誘電体キャパシタ構造の製造方法。 - 【請求項３】上記還元防止層として、短周期型周期表に
おいて８族元素を含む元素の酸化物の層を形成する請求
項１記載の強誘電体キャパシタ構造の製造方法。 - 【請求項４】上記強誘電体層として、ペロブスカイト結
晶構造が酸化ビスマスの層でサンドイッチされた層状構
造を形成する請求項１記載の強誘電体キャパシタ構造の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15810196A JP3171110B2 (ja) | 1996-06-19 | 1996-06-19 | 強誘電体キャパシタ構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15810196A JP3171110B2 (ja) | 1996-06-19 | 1996-06-19 | 強誘電体キャパシタ構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012830A JPH1012830A (ja) | 1998-01-16 |
| JP3171110B2 true JP3171110B2 (ja) | 2001-05-28 |
Family
ID=15664333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15810196A Expired - Fee Related JP3171110B2 (ja) | 1996-06-19 | 1996-06-19 | 強誘電体キャパシタ構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171110B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890769B2 (en) | 2001-12-04 | 2005-05-10 | Fujitsu Limited | Ferroelectric capacitor having upper electrode lamination and manufacture thereof |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3209175B2 (ja) * | 1998-02-23 | 2001-09-17 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
| JP3183243B2 (ja) | 1998-02-25 | 2001-07-09 | 日本電気株式会社 | 薄膜キャパシタ及びその製造方法 |
| JP3249496B2 (ja) | 1998-11-10 | 2002-01-21 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| US6674633B2 (en) | 2001-02-28 | 2004-01-06 | Fujitsu Limited | Process for producing a strontium ruthenium oxide protective layer on a top electrode |
| JP3661850B2 (ja) | 2001-04-25 | 2005-06-22 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP4493001B2 (ja) * | 2003-10-31 | 2010-06-30 | 株式会社フルヤ金属 | 透明電極及びその製造方法 |
-
1996
- 1996-06-19 JP JP15810196A patent/JP3171110B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890769B2 (en) | 2001-12-04 | 2005-05-10 | Fujitsu Limited | Ferroelectric capacitor having upper electrode lamination and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012830A (ja) | 1998-01-16 |
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