JP3171110B2 - 強誘電体キャパシタ構造の製造方法 - Google Patents
強誘電体キャパシタ構造の製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリのキャパシタなどとして用いられる強誘電体キャ
パシタ構造の製造方法に関する。
メモリのキャパシタなどとして用いられる強誘電体キャ
パシタ構造の製造方法に関する。
【0002】
【従来の技術】強誘電体メモリは、強誘電体薄膜の高速
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体メモリに用いられ
るキャパシタ構造としては、例えば図5に示すものが一
般的である。このキャパシタ100は、酸化シリコンな
どの絶縁層101の上に、白金膜などから構成される下
部電極層103、PZT等の鉛系化合物やSrBi2 T
a2 O9 等の強誘電体層105、及び白金膜などから構
成される上部電極層107が順次積層されて構成され、
更に絶縁層109で覆われている構造を有する。
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体メモリに用いられ
るキャパシタ構造としては、例えば図5に示すものが一
般的である。このキャパシタ100は、酸化シリコンな
どの絶縁層101の上に、白金膜などから構成される下
部電極層103、PZT等の鉛系化合物やSrBi2 T
a2 O9 等の強誘電体層105、及び白金膜などから構
成される上部電極層107が順次積層されて構成され、
更に絶縁層109で覆われている構造を有する。
【0003】強誘電体キャパシタは、上部電極107と
下部電極103間にバイアス電圧を印加し、強誘電体層
105に誘電分極を生じさせ、その分極の向きにより情
報の記録を行う。即ち、データの書き込みと読み出し
は、図6に示すような強誘電体のP−Eヒステリシスル
ープを利用する。強誘電体層に外部電界を加えた後、外
部電界を除いたとき、強誘電体層は自発分極を示す。こ
の場合、強誘電体層の残留分極は、プラス方向の外部電
界が印加されたとき+Pr、マイナス方向の外部電界が
印加されたとき−Prとなる。ここで、残留分極が+P
rの状態(D点)の場合を“0”とし、残留分極が−P
rの状態(A点)の場合を“1”とする。“1”、
“0”の状態を判別するため、強誘電体層に例えばプラ
スの方向の外部電界を印加する。このとき、データが
“0”であれば、強誘電体層の分極は、点Dから点Cの
状態に変化する。一方、データが“1”であれば、強誘
電体層の分極状態は、点Aから点Bを経由して点Cの状
態に変化する。データが“0”の場合には、強誘電体層
の分極反転は生じないが、データが“1”の場合には強
誘電体層に分極反転が生じる。その結果、強誘電体キャ
パシタの蓄積電荷量に差が生じる。この蓄積電荷を信号
電流として検出するものである。そのため、強誘電体キ
ャパシタの蓄積電荷量の変化を検出する方式の不揮発性
メモリでは、強誘電体層の残留分極±Prを高くし、か
つ高い状態に維持することが重要である。
下部電極103間にバイアス電圧を印加し、強誘電体層
105に誘電分極を生じさせ、その分極の向きにより情
報の記録を行う。即ち、データの書き込みと読み出し
は、図6に示すような強誘電体のP−Eヒステリシスル
ープを利用する。強誘電体層に外部電界を加えた後、外
部電界を除いたとき、強誘電体層は自発分極を示す。こ
の場合、強誘電体層の残留分極は、プラス方向の外部電
界が印加されたとき+Pr、マイナス方向の外部電界が
印加されたとき−Prとなる。ここで、残留分極が+P
rの状態(D点)の場合を“0”とし、残留分極が−P
rの状態(A点)の場合を“1”とする。“1”、
“0”の状態を判別するため、強誘電体層に例えばプラ
スの方向の外部電界を印加する。このとき、データが
“0”であれば、強誘電体層の分極は、点Dから点Cの
状態に変化する。一方、データが“1”であれば、強誘
電体層の分極状態は、点Aから点Bを経由して点Cの状
態に変化する。データが“0”の場合には、強誘電体層
の分極反転は生じないが、データが“1”の場合には強
誘電体層に分極反転が生じる。その結果、強誘電体キャ
パシタの蓄積電荷量に差が生じる。この蓄積電荷を信号
電流として検出するものである。そのため、強誘電体キ
ャパシタの蓄積電荷量の変化を検出する方式の不揮発性
メモリでは、強誘電体層の残留分極±Prを高くし、か
つ高い状態に維持することが重要である。
【0004】
【発明が解決しようとする課題】しかしながら、強誘電
体不揮発性メモリのキャパシタ形成後に、劣化したトラ
ンジスタの特性を回復させるため、フォーミング・アニ
ールを行っている。このフォーミング・アニールは、温
度が420〜450℃、雰囲気が水素5%+窒素95
%、時間は1時間程度である。このアニール後に、図7
(a)に示す初期状態から同図(b)に示すように±P
rが互いに接近し、図8に示すように、強誘電体キャパ
シタの残留分極値がフォーミング・アニール後に31%
も劣化する場合がある。そのため、このような強誘電体
キャパシタの特性の劣化を防止する必要がある。
体不揮発性メモリのキャパシタ形成後に、劣化したトラ
ンジスタの特性を回復させるため、フォーミング・アニ
ールを行っている。このフォーミング・アニールは、温
度が420〜450℃、雰囲気が水素5%+窒素95
%、時間は1時間程度である。このアニール後に、図7
(a)に示す初期状態から同図(b)に示すように±P
rが互いに接近し、図8に示すように、強誘電体キャパ
シタの残留分極値がフォーミング・アニール後に31%
も劣化する場合がある。そのため、このような強誘電体
キャパシタの特性の劣化を防止する必要がある。
【0005】本発明は、上記事情に鑑みなされたもの
で、水素ガス雰囲気中でのアニールで劣化が生じない強
誘電体キャパシタ構造の製造方法を提供することを目的
とする。
で、水素ガス雰囲気中でのアニールで劣化が生じない強
誘電体キャパシタ構造の製造方法を提供することを目的
とする。
【0006】
【課題を解決する手段】本発明は、上記目的を達成する
ため、下地層の上に、下部電極層、強誘電体層、及び金
属膜と電極層との積層構造を有する上部電極層を順次積
層する工程と、酸素を含む雰囲気中で加熱して強誘電体
層の結晶化と同時に上記金属膜を酸化して還元防止層を
形成する工程と、水素ガスを含む雰囲気ガス中で熱処理
する工程とを有することを特徴とする強誘電体キャパシ
タ構造の製造方法を提供する。
ため、下地層の上に、下部電極層、強誘電体層、及び金
属膜と電極層との積層構造を有する上部電極層を順次積
層する工程と、酸素を含む雰囲気中で加熱して強誘電体
層の結晶化と同時に上記金属膜を酸化して還元防止層を
形成する工程と、水素ガスを含む雰囲気ガス中で熱処理
する工程とを有することを特徴とする強誘電体キャパシ
タ構造の製造方法を提供する。
【0007】本発明の強誘電体キャパシタ構造の製造方
法は、まず、下地層の上に、下部電極層、強誘電体層、
及び金属膜と電極層との積層構造を有する上部電極層を
順次積層する。次に、酸素を含む雰囲気中で加熱して強
誘電体層の結晶化と同時に金属膜を酸化して還元防止層
を形成する。次に、水素ガスを含む雰囲気ガス中で熱処
理する。
法は、まず、下地層の上に、下部電極層、強誘電体層、
及び金属膜と電極層との積層構造を有する上部電極層を
順次積層する。次に、酸素を含む雰囲気中で加熱して強
誘電体層の結晶化と同時に金属膜を酸化して還元防止層
を形成する。次に、水素ガスを含む雰囲気ガス中で熱処
理する。
【0008】本発明の強誘電体キャパシタ構造の製造方
法は、上部電極層として、電極層と金属層を酸化して形
成した還元防止層との積層電極構造を形成する。上記フ
ォーミング・アニール時に、水素ガスが上部電極層を通
って内部の強誘電体層を還元し、そのために強誘電体層
が劣化するという見地から、還元防止層を電極層と直接
接するように配置形成し、還元防止層自身が水素ガスに
より還元されることで、内部の強誘電体層を水素ガスか
ら保護できること、還元防止層として導電性を有するも
のを選択することで、電極層との積層電極として機能で
きることを見い出した。
法は、上部電極層として、電極層と金属層を酸化して形
成した還元防止層との積層電極構造を形成する。上記フ
ォーミング・アニール時に、水素ガスが上部電極層を通
って内部の強誘電体層を還元し、そのために強誘電体層
が劣化するという見地から、還元防止層を電極層と直接
接するように配置形成し、還元防止層自身が水素ガスに
より還元されることで、内部の強誘電体層を水素ガスか
ら保護できること、還元防止層として導電性を有するも
のを選択することで、電極層との積層電極として機能で
きることを見い出した。
【0009】また、ルチル構造やペロブスカイト構造の
化合物は導電性を有し、かつ水素により還元されても、
金属に戻って導電性を有し、酸化物、還元形態のいずれ
においても導電性を有することから、還元防止層の機能
を有する電極構造を構成することができる。
化合物は導電性を有し、かつ水素により還元されても、
金属に戻って導電性を有し、酸化物、還元形態のいずれ
においても導電性を有することから、還元防止層の機能
を有する電極構造を構成することができる。
【0010】また、強誘電体層として、ペロブスカイト
結晶構造が酸化ビスマスの層でサンドイッチされた層状
構造を好ましく用いることができる。
結晶構造が酸化ビスマスの層でサンドイッチされた層状
構造を好ましく用いることができる。
【0011】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明するが、本発明は下記の実施形態に限定されるも
のではない。図1、図2は、本発明の強誘電体キャパシ
タ構造の形態を示す断面図である。図1の強誘電体キャ
パシタ構造1aは、酸化シリコンなどの絶縁層から構成
される下地層2の上に下部電極層4、強誘電体層6、上
部電極層8の順に積層した構造を有し、上部電極層8
は、強誘電体層6側から保護層81と電極層82との積
層構造となっている。このキャパシタ1aは絶縁層9に
覆われている。一方、図2の強誘電体キャパシタ構造1
bは、上部電極層8が、強誘電体層6側から電極層82
と保護層81の順に積層された積層構造である点を除
き、図1の強誘電体キャパシタ構造1aと同様である。
て説明するが、本発明は下記の実施形態に限定されるも
のではない。図1、図2は、本発明の強誘電体キャパシ
タ構造の形態を示す断面図である。図1の強誘電体キャ
パシタ構造1aは、酸化シリコンなどの絶縁層から構成
される下地層2の上に下部電極層4、強誘電体層6、上
部電極層8の順に積層した構造を有し、上部電極層8
は、強誘電体層6側から保護層81と電極層82との積
層構造となっている。このキャパシタ1aは絶縁層9に
覆われている。一方、図2の強誘電体キャパシタ構造1
bは、上部電極層8が、強誘電体層6側から電極層82
と保護層81の順に積層された積層構造である点を除
き、図1の強誘電体キャパシタ構造1aと同様である。
【0012】下地層2として、例えば酸化シリコン、ア
ルミナ、窒化シリコン、NSG(Non-doped Silicate G
lass)、BPSG、BSG、シリコンなどの半導体基板
等が挙げられる。下地層の形成方法は、例えば基板の熱
酸化、あるいはCVD法等により形成することができ、
また、基板自体でも良い。
ルミナ、窒化シリコン、NSG(Non-doped Silicate G
lass)、BPSG、BSG、シリコンなどの半導体基板
等が挙げられる。下地層の形成方法は、例えば基板の熱
酸化、あるいはCVD法等により形成することができ、
また、基板自体でも良い。
【0013】下部電極層4としては、例えば白金、白金
合金、イリジウム(Ir)、IrO y 等で構成すること
ができる。また、下部電極層4として、下地層2の酸化
シリコンなどとの密着性を向上させるため密着層として
Ti膜などを下地層2との間に介在させて、電極層と密
着層との積層電極構造とすることもできる。電極層4の
厚さは、例えば100〜200nm、密着層の厚さは2
0〜30nm程度とすることができる。下部電極層、密
着層は、各々例えばスパッタリング法、MOCVD(有
機金属CVD)法等で成膜することができる。
合金、イリジウム(Ir)、IrO y 等で構成すること
ができる。また、下部電極層4として、下地層2の酸化
シリコンなどとの密着性を向上させるため密着層として
Ti膜などを下地層2との間に介在させて、電極層と密
着層との積層電極構造とすることもできる。電極層4の
厚さは、例えば100〜200nm、密着層の厚さは2
0〜30nm程度とすることができる。下部電極層、密
着層は、各々例えばスパッタリング法、MOCVD(有
機金属CVD)法等で成膜することができる。
【0014】また、強誘電体の種類としては、PbZr
y Ti1-y O3 、PbTiO3 等の鉛系化合物、SrB
i2 Ta2 O9 、Bi4 Ti3 O12等のビスマス系層状
構造ぺロブスカイト型、Ba1-z Srz TiO3 、Ba
MgF4 等を例示することができる。これらの強誘電体
は、例えばアルコキシドを原料としたMOD法、CVD
法、MOCVD法、レーザーアブレーション法、スパッ
タリング法等で堆積した後、必要により酸素を含む雰囲
気下でアニーリングすることにより形成することができ
る。強誘電体層6の厚さは、例えば200〜300nm
程度とすることができる。
y Ti1-y O3 、PbTiO3 等の鉛系化合物、SrB
i2 Ta2 O9 、Bi4 Ti3 O12等のビスマス系層状
構造ぺロブスカイト型、Ba1-z Srz TiO3 、Ba
MgF4 等を例示することができる。これらの強誘電体
は、例えばアルコキシドを原料としたMOD法、CVD
法、MOCVD法、レーザーアブレーション法、スパッ
タリング法等で堆積した後、必要により酸素を含む雰囲
気下でアニーリングすることにより形成することができ
る。強誘電体層6の厚さは、例えば200〜300nm
程度とすることができる。
【0015】上部電極8は、本発明の特徴であり、電極
層82と保護層81との積層構造とする。電極層82
は、下部電極4の電極層と同様に白金、白金合金、イリ
ジウム(Ir)、IrO y 等で構成することができる。
保護層81は、水素ガス雰囲気下での加熱の際に電極層
82を通過する水素ガスによる内部の強誘電体層6が還
元されることを保護する層であり、酸化物導電性材料か
ら構成される。この酸化物導電性材料としては、例えば
短周期型周期表において8族元素の元素を含む酸化物を
挙げることができ、例えばRuO2 ,IrO2 ,OsO
2 等のルチル構造の化合物、SrRuO3 ,SrIrO
3 ,ReO3 等のペロブスカイト構造の化合物を用いる
ことができる。これらの酸化物は導電性を有し、電極層
82との積層構造とした場合に、積層構造の電極8を構
成することができる。また、容易に還元される酸化物で
あり、自身が水素ガスにより還元されることにより、内
部の強誘電体層を水素ガスによる還元から保護すること
ができる。保護層が還元された場合、導電性のある金属
に変化するため、還元されても電極として機能する。そ
のため、強誘電体層の保護電極層として有効に機能す
る。この機能により、図1に示すように、電極層82と
強誘電体層6との間に介在するように配置してもよく、
あるいは図2に示すように、電極層82の上に配置して
もよい。なお、IrO2 は、電極層としても用いられ
る。したがって、IrO2 を保護層として用いる場合、
電極層は白金膜、あるいはIr膜を選択することにな
る。
層82と保護層81との積層構造とする。電極層82
は、下部電極4の電極層と同様に白金、白金合金、イリ
ジウム(Ir)、IrO y 等で構成することができる。
保護層81は、水素ガス雰囲気下での加熱の際に電極層
82を通過する水素ガスによる内部の強誘電体層6が還
元されることを保護する層であり、酸化物導電性材料か
ら構成される。この酸化物導電性材料としては、例えば
短周期型周期表において8族元素の元素を含む酸化物を
挙げることができ、例えばRuO2 ,IrO2 ,OsO
2 等のルチル構造の化合物、SrRuO3 ,SrIrO
3 ,ReO3 等のペロブスカイト構造の化合物を用いる
ことができる。これらの酸化物は導電性を有し、電極層
82との積層構造とした場合に、積層構造の電極8を構
成することができる。また、容易に還元される酸化物で
あり、自身が水素ガスにより還元されることにより、内
部の強誘電体層を水素ガスによる還元から保護すること
ができる。保護層が還元された場合、導電性のある金属
に変化するため、還元されても電極として機能する。そ
のため、強誘電体層の保護電極層として有効に機能す
る。この機能により、図1に示すように、電極層82と
強誘電体層6との間に介在するように配置してもよく、
あるいは図2に示すように、電極層82の上に配置して
もよい。なお、IrO2 は、電極層としても用いられ
る。したがって、IrO2 を保護層として用いる場合、
電極層は白金膜、あるいはIr膜を選択することにな
る。
【0016】酸化物導電性材料の成膜方法は、例えばレ
ーザーアブレーション法やスパッタリング法、MOCV
D法により直接酸化物導電性材料層を形成することがで
きる。また、Ru、Ir等の金属層を蒸着した後、例え
ば酸素雰囲気下で強誘電体膜をアニールする際に金属層
を酸化したり、別途酸化行程を設けるなどの方法によ
り、酸化する方法も採用することができる。
ーザーアブレーション法やスパッタリング法、MOCV
D法により直接酸化物導電性材料層を形成することがで
きる。また、Ru、Ir等の金属層を蒸着した後、例え
ば酸素雰囲気下で強誘電体膜をアニールする際に金属層
を酸化したり、別途酸化行程を設けるなどの方法によ
り、酸化する方法も採用することができる。
【0017】保護層81の厚さは、強誘電体層6の保護
層としての効果を損なわずに、キャパシタ全体への影響
をできるだけ低減するために、10〜50nm程度とす
ることが好適である。なお、上部電極8と下部電極4の
それぞれの厚さ、抵抗はできるだけ等しい方が好まし
い。 [実施例1]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後、スパッタリング法により
下部電極層であるTi,Ptをそれぞれ30nm,20
0nm成膜した。これの上にMOD法により強誘電体B
i2 SrTa2 O9 を300nm成膜した。成膜後、B
i2 SrTa2 O9 の結晶化温度は酸素雰囲気の下で7
00〜800℃とした。これの上に更に上部電極とし
て、スパッタリング法により、Ruを50nm、Ptを
100nm順次成膜し、キャパシタ構造を作成した。そ
の後、酸素雰囲気の下で2次アニールを施した。この2
次アニールを施した後、上部電極層のRuは酸化されR
uO2 となった。図3(a)にこのときのキャパシタの
強誘電ヒステリシスカーブを示す。その後、420〜4
50℃の温度範囲で5%H2 95%N2 ガスを3l/m
inの流量で流す条件でフォーミング・アニールを行っ
た。フォーミング・アニール後の強誘電ヒステリシスカ
ーブを図3(b)に示す。図3から明らかなように、フ
ォーミング・アニール後も強誘電特性の劣化は見られな
かった。 [実施例2]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりIrを5
0nm、Ptを100nm順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で2次アニールを施した。
この2次アニールを施した後、上部電極層のIrは酸化
され、IrO2 となった。
層としての効果を損なわずに、キャパシタ全体への影響
をできるだけ低減するために、10〜50nm程度とす
ることが好適である。なお、上部電極8と下部電極4の
それぞれの厚さ、抵抗はできるだけ等しい方が好まし
い。 [実施例1]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後、スパッタリング法により
下部電極層であるTi,Ptをそれぞれ30nm,20
0nm成膜した。これの上にMOD法により強誘電体B
i2 SrTa2 O9 を300nm成膜した。成膜後、B
i2 SrTa2 O9 の結晶化温度は酸素雰囲気の下で7
00〜800℃とした。これの上に更に上部電極とし
て、スパッタリング法により、Ruを50nm、Ptを
100nm順次成膜し、キャパシタ構造を作成した。そ
の後、酸素雰囲気の下で2次アニールを施した。この2
次アニールを施した後、上部電極層のRuは酸化されR
uO2 となった。図3(a)にこのときのキャパシタの
強誘電ヒステリシスカーブを示す。その後、420〜4
50℃の温度範囲で5%H2 95%N2 ガスを3l/m
inの流量で流す条件でフォーミング・アニールを行っ
た。フォーミング・アニール後の強誘電ヒステリシスカ
ーブを図3(b)に示す。図3から明らかなように、フ
ォーミング・アニール後も強誘電特性の劣化は見られな
かった。 [実施例2]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりIrを5
0nm、Ptを100nm順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で2次アニールを施した。
この2次アニールを施した後、上部電極層のIrは酸化
され、IrO2 となった。
【0018】この実施例2においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [実施例3]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりRhを5
0nm、Ptを100nm順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で2次アニールを施した。
この2次アニールを施した後、上部電極層のRhは酸化
され、RhO2 となった。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [実施例3]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりRhを5
0nm、Ptを100nm順次成膜しキャパシタ構造を
作成し、その後酸素雰囲気下で2次アニールを施した。
この2次アニールを施した後、上部電極層のRhは酸化
され、RhO2 となった。
【0019】この実施例3においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [実施例4]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりSrRu
O3 を50nm、Ptを100nm順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で2次アニールを
施した。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [実施例4]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりSrRu
O3 を50nm、Ptを100nm順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で2次アニールを
施した。
【0020】この実施例4においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [実施例5]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりSrIr
O3 を50nm、Ptを100nm順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で2次アニールを
施した。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [実施例5]高抵抗シリコン基板上に熱酸化膜のSiO
2 を約300nm成膜した後に、スパッタリング法によ
り下部電極層であるTi,Ptを順次それぞれ30n
m、200nm成膜した。この白金膜の上に、MOD法
により強誘電体Bi2 SrTa 2 O9 を300nm成膜
した。このとき、Bi2 SrTa2 O9 の結晶化温度は
酸素雰囲気の下で700〜800℃とした。これの上に
更に上部電極層としてスパッタリング法によりSrIr
O3 を50nm、Ptを100nm順次成膜しキャパシ
タ構造を作成し、その後酸素雰囲気下で2次アニールを
施した。
【0021】この実施例5においても、その後のフォー
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [比較例]高抵抗シリコン基板上に熱酸化膜のSiO2
を約300nm成膜した後に、スパッタリング法により
下部電極層であるTi,Ptを順次それぞれ30nm、
200nm成膜した。この白金膜の上に、MOD法によ
り強誘電体Bi2 SrTa 2 O9 を300nm成膜し
た。このとき、Bi2 SrTa2 O9 の結晶化温度は酸
素雰囲気の下で700〜800℃とした。これの上に更
に上部電極層としてスパッタリング法によりPtを10
0nm順次成膜しキャパシタ構造を作成し、その後酸素
雰囲気下で2次アニールを施した。2次アニールの温度
は、酸素雰囲気下で700〜800℃とした。図7
(a)にこのときのキャパシタの強誘電ヒステリシスカ
ーブを示す。その後、420〜450℃の温度範囲で5
%H2 −95%N2 ガスを3l/minの流量で流す条
件でフォーミング・アニールを行った。フォーミング・
アニール後の強誘電ヒステリシスカーブを図7(b)に
示す。図7から明らかなように、フォーミング・アニー
ル後の強誘電特性は劣化している。
ミング・アニール後の強誘電体特性の劣化は見られなか
った。 [比較例]高抵抗シリコン基板上に熱酸化膜のSiO2
を約300nm成膜した後に、スパッタリング法により
下部電極層であるTi,Ptを順次それぞれ30nm、
200nm成膜した。この白金膜の上に、MOD法によ
り強誘電体Bi2 SrTa 2 O9 を300nm成膜し
た。このとき、Bi2 SrTa2 O9 の結晶化温度は酸
素雰囲気の下で700〜800℃とした。これの上に更
に上部電極層としてスパッタリング法によりPtを10
0nm順次成膜しキャパシタ構造を作成し、その後酸素
雰囲気下で2次アニールを施した。2次アニールの温度
は、酸素雰囲気下で700〜800℃とした。図7
(a)にこのときのキャパシタの強誘電ヒステリシスカ
ーブを示す。その後、420〜450℃の温度範囲で5
%H2 −95%N2 ガスを3l/minの流量で流す条
件でフォーミング・アニールを行った。フォーミング・
アニール後の強誘電ヒステリシスカーブを図7(b)に
示す。図7から明らかなように、フォーミング・アニー
ル後の強誘電特性は劣化している。
【0022】また、図8に、実施例1と比較例とのそれ
ぞれのサンプルのフォーミング・アニール前後での強誘
電特性の変化を比較した図を示す。図の縦軸は、強誘電
キャパシタの残留分極値をフォーミングアニール前の値
で規格化した値である。この図から、比較例のサンプル
では残留分極値がフォーミングアニールで31%も減少
しているのに対し、実施例1のサンプルでは劣化が生じ
ていない。
ぞれのサンプルのフォーミング・アニール前後での強誘
電特性の変化を比較した図を示す。図の縦軸は、強誘電
キャパシタの残留分極値をフォーミングアニール前の値
で規格化した値である。この図から、比較例のサンプル
では残留分極値がフォーミングアニールで31%も減少
しているのに対し、実施例1のサンプルでは劣化が生じ
ていない。
【0023】以上から、本発明による強誘電体キャパシ
タ構造では、上部電極層として、電極層と保護層との積
層構造としてことにより、水素ガス中でのフォーミング
アニール後も特性劣化が生じない構造を実現できること
が認められる。特性が劣化しなければ、これまで必要と
していた特性回復プロセスを省略することができ、スル
ープット向上に大変有効である。
タ構造では、上部電極層として、電極層と保護層との積
層構造としてことにより、水素ガス中でのフォーミング
アニール後も特性劣化が生じない構造を実現できること
が認められる。特性が劣化しなければ、これまで必要と
していた特性回復プロセスを省略することができ、スル
ープット向上に大変有効である。
【0024】本発明のキャパシタ構造は、例えば強誘電
体不揮発性メモリのキャパシタに適用することができ
る。1T/1Cの不揮発性メモリの一形態の断面図を図
4に示す。この不揮発性メモリ10は、基板11の素子
分離絶縁膜21で分離された領域に選択トランジスタT
rが形成され、一方基板11から層間絶縁膜22を介し
て離間してキャパシタCapが形成され、このキャパシ
タCapは層間絶縁膜23で被覆されている。キャパシ
タCapは、下地層の層間絶縁膜22の上から、例えば
Ti膜からなるバッファー層41と白金膜からなる電極
層42とから構成される下部電極層4、強誘電体層6、
及び保護層81と電極層82との積層構造の上部電極層
8とが順次積層された構造を有する。下部電極層4はコ
ンタクト配線32を介して選択トランジスタTrのソー
ス12と接続されており、上部電極8がプレート線33
と接続されている。選択トランジスタTrのドレイン1
3は図示しないビット線と接続されている。また、選択
トランジスタTrのゲート電極31は、ワード線を構成
する。
体不揮発性メモリのキャパシタに適用することができ
る。1T/1Cの不揮発性メモリの一形態の断面図を図
4に示す。この不揮発性メモリ10は、基板11の素子
分離絶縁膜21で分離された領域に選択トランジスタT
rが形成され、一方基板11から層間絶縁膜22を介し
て離間してキャパシタCapが形成され、このキャパシ
タCapは層間絶縁膜23で被覆されている。キャパシ
タCapは、下地層の層間絶縁膜22の上から、例えば
Ti膜からなるバッファー層41と白金膜からなる電極
層42とから構成される下部電極層4、強誘電体層6、
及び保護層81と電極層82との積層構造の上部電極層
8とが順次積層された構造を有する。下部電極層4はコ
ンタクト配線32を介して選択トランジスタTrのソー
ス12と接続されており、上部電極8がプレート線33
と接続されている。選択トランジスタTrのドレイン1
3は図示しないビット線と接続されている。また、選択
トランジスタTrのゲート電極31は、ワード線を構成
する。
【0025】このような構造の強誘電体不揮発性メモリ
においては、トランジスタの劣化を回復させるフォーミ
ング・アニールの前後でキャパシタの特性劣化が生じ
ず、そのため、トランジスタの特性を回復させる工程が
不要であり、スループットが向上したものである。
においては、トランジスタの劣化を回復させるフォーミ
ング・アニールの前後でキャパシタの特性劣化が生じ
ず、そのため、トランジスタの特性を回復させる工程が
不要であり、スループットが向上したものである。
【0026】
【発明の効果】本発明のキャパシタ構造は、トランジス
タの劣化を回復させるフォーミング・アニールの前後で
キャパシタの特性劣化が生じ難いものである。
タの劣化を回復させるフォーミング・アニールの前後で
キャパシタの特性劣化が生じ難いものである。
【図1】本発明のキャパシタ構造の一形態を示す断面図
である。
である。
【図2】本発明のキャパシタ構造の他の形態を示す断面
図である。
図である。
【図3】実施例で作成したキャパシタ構造の強誘電ヒス
テリシスカーブを示すもので、(a)はフォーミング・
アニール前のもの、(b)はフォーミング・アニール後
のものを示す。
テリシスカーブを示すもので、(a)はフォーミング・
アニール前のもの、(b)はフォーミング・アニール後
のものを示す。
【図4】本発明のキャパシタ構造を強誘電体不揮発性メ
モリに適用した例を示す断面図である。
モリに適用した例を示す断面図である。
【図5】従来のキャパシタ構造を示す断面図である。
【図6】強誘電体のヒステリシスカーブを示すグラフで
ある。
ある。
【図7】従来の強誘電体キャパシタ構造のヒステリシス
カーブを示すもので、(a)はフォーミング・アニール
前のもの、(b)はフォーミング・アニール後のものを
示す。
カーブを示すもので、(a)はフォーミング・アニール
前のもの、(b)はフォーミング・アニール後のものを
示す。
【図8】強誘電キャパシタ構造の残留分極値をフォーミ
ング・アニール前の値で規格化したグラフである。
ング・アニール前の値で規格化したグラフである。
1a,1b…強誘電体キャパシタ、2…下地層、4…強
誘電体層、81…保護層、82…電極層、8…上部電極
層
誘電体層、81…保護層、82…電極層、8…上部電極
層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/105 H01L 21/822 H01L 27/04
Claims (4)
- 【請求項1】下地層の上に、下部電極層、強誘電体層、
及び金属膜と電極層との積層構造を有する上部電極層を
順次積層する工程と、 酸素を含む雰囲気中で加熱して強誘電体層の結晶化と同
時に上記金属膜を酸化して還元防止層を形成する工程
と、 水素ガスを含む雰囲気ガス中で熱処理する工程とを有す
ることを特徴とする強誘電体キャパシタ構造の製造方
法。 - 【請求項2】上記還元防止層として、ルチル構造の化合
物又はペロブスカイト構造の化合物の層を形成する請求
項1記載の強誘電体キャパシタ構造の製造方法。 - 【請求項3】上記還元防止層として、短周期型周期表に
おいて8族元素を含む元素の酸化物の層を形成する請求
項1記載の強誘電体キャパシタ構造の製造方法。 - 【請求項4】上記強誘電体層として、ペロブスカイト結
晶構造が酸化ビスマスの層でサンドイッチされた層状構
造を形成する請求項1記載の強誘電体キャパシタ構造の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15810196A JP3171110B2 (ja) | 1996-06-19 | 1996-06-19 | 強誘電体キャパシタ構造の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15810196A JP3171110B2 (ja) | 1996-06-19 | 1996-06-19 | 強誘電体キャパシタ構造の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1012830A JPH1012830A (ja) | 1998-01-16 |
JP3171110B2 true JP3171110B2 (ja) | 2001-05-28 |
Family
ID=15664333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15810196A Expired - Fee Related JP3171110B2 (ja) | 1996-06-19 | 1996-06-19 | 強誘電体キャパシタ構造の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3171110B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6890769B2 (en) | 2001-12-04 | 2005-05-10 | Fujitsu Limited | Ferroelectric capacitor having upper electrode lamination and manufacture thereof |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3209175B2 (ja) * | 1998-02-23 | 2001-09-17 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
JP3183243B2 (ja) | 1998-02-25 | 2001-07-09 | 日本電気株式会社 | 薄膜キャパシタ及びその製造方法 |
JP3249496B2 (ja) | 1998-11-10 | 2002-01-21 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
US6674633B2 (en) | 2001-02-28 | 2004-01-06 | Fujitsu Limited | Process for producing a strontium ruthenium oxide protective layer on a top electrode |
JP3661850B2 (ja) | 2001-04-25 | 2005-06-22 | 富士通株式会社 | 半導体装置およびその製造方法 |
JP4493001B2 (ja) * | 2003-10-31 | 2010-06-30 | 株式会社フルヤ金属 | 透明電極及びその製造方法 |
-
1996
- 1996-06-19 JP JP15810196A patent/JP3171110B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6890769B2 (en) | 2001-12-04 | 2005-05-10 | Fujitsu Limited | Ferroelectric capacitor having upper electrode lamination and manufacture thereof |
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---|---|
JPH1012830A (ja) | 1998-01-16 |
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