JP3170923B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3170923B2 JP3170923B2 JP01140393A JP1140393A JP3170923B2 JP 3170923 B2 JP3170923 B2 JP 3170923B2 JP 01140393 A JP01140393 A JP 01140393A JP 1140393 A JP1140393 A JP 1140393A JP 3170923 B2 JP3170923 B2 JP 3170923B2
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Description
【０００１】
【産業上の利用分野】本発明は負荷を高速に充電するた
めの電圧変換回路を有する半導体集積回路に関し、特に
消費電力を低減する半導体集積回路に関する。
めの電圧変換回路を有する半導体集積回路に関し、特に
消費電力を低減する半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路は高速化とともに
システムのコンパクト化および実装密度の向上に伴いよ
り一層の低消費電力化が望まれている。
システムのコンパクト化および実装密度の向上に伴いよ
り一層の低消費電力化が望まれている。
【０００３】以下に従来の半導体集積回路について説明
する。図２は従来の半導体集積回路の回路図である。図
２において、２０、２１はｎチャンネルトランジスタ
（以下トランジスタという）、２２、２３はｐチャンネ
ルトランジスタで（以下トランジスタという）ある。ト
ランジスタ２０のゲートには入力信号が、トランジスタ
２１のゲートには入力信号の反転信号が入力され、トラ
ンジスタ２２、２３のソースは昇圧された電源Ｖppに接
続されている。トランジスタ２１のソースとトランジス
タ２３のドレインが接続され、その接続部はトランジス
タ２２のゲートに接続されている。トランジスタ２０の
ソースとトランジスタ２２のドレインが接続され、その
接続部はトランジスタ２３のゲートに接続されている。
出力信号はトランジスタ２１とトランジスタ２３の接続
部から出力される。
する。図２は従来の半導体集積回路の回路図である。図
２において、２０、２１はｎチャンネルトランジスタ
（以下トランジスタという）、２２、２３はｐチャンネ
ルトランジスタで（以下トランジスタという）ある。ト
ランジスタ２０のゲートには入力信号が、トランジスタ
２１のゲートには入力信号の反転信号が入力され、トラ
ンジスタ２２、２３のソースは昇圧された電源Ｖppに接
続されている。トランジスタ２１のソースとトランジス
タ２３のドレインが接続され、その接続部はトランジス
タ２２のゲートに接続されている。トランジスタ２０の
ソースとトランジスタ２２のドレインが接続され、その
接続部はトランジスタ２３のゲートに接続されている。
出力信号はトランジスタ２１とトランジスタ２３の接続
部から出力される。
【０００４】以上のように構成された半導体集積回路に
ついて、以下その動作について説明する。まず、入力信
号ＶinがＨ（電源電位Ｖdd）のとき、トランジスタ２
０、２３はオンで、トランジスタ２１、２２はオフ状態
であり、出力信号ＶoutはＶppとなる。同様にＶinがＬ
（接地電位）のとき、２０、２３はオフで、２１、２２
はオン状態にあり、ＶoutはＬとなる。
ついて、以下その動作について説明する。まず、入力信
号ＶinがＨ（電源電位Ｖdd）のとき、トランジスタ２
０、２３はオンで、トランジスタ２１、２２はオフ状態
であり、出力信号ＶoutはＶppとなる。同様にＶinがＬ
（接地電位）のとき、２０、２３はオフで、２１、２２
はオン状態にあり、ＶoutはＬとなる。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、Ｖinがハイレベル（以下Ｈと記す）から
ローレベル（以下Ｌと記す）に遷移する際、まず最初に
トランジスタ２０がオフ、トランジスタ２１がオンにな
り、Ｖout の電位が低下し始める。次にＶout が十分低
くなった後、トランジスタ２２がオンになりノードＤの
電位が十分高くなって後トランジスタ２３がオフにな
る。この間、トランジスタ２１、２３はともにオンの状
態でトランジスタ２１、２３を通して電源Ｖppとグラン
ド間に貫通パスが生じ貫通電流が流れるという課題を有
していた。ＶinがＬからＨに遷移する際も同様の問題が
生じる。
来の構成では、Ｖinがハイレベル（以下Ｈと記す）から
ローレベル（以下Ｌと記す）に遷移する際、まず最初に
トランジスタ２０がオフ、トランジスタ２１がオンにな
り、Ｖout の電位が低下し始める。次にＶout が十分低
くなった後、トランジスタ２２がオンになりノードＤの
電位が十分高くなって後トランジスタ２３がオフにな
る。この間、トランジスタ２１、２３はともにオンの状
態でトランジスタ２１、２３を通して電源Ｖppとグラン
ド間に貫通パスが生じ貫通電流が流れるという課題を有
していた。ＶinがＬからＨに遷移する際も同様の問題が
生じる。
【０００６】本発明は上記従来の課題を解決するもの
で、入力信号遷移時にも電源Ｖppとグランド間に貫通パ
スを発生させない回路を構成し、消費電流を低減した半
導体集積回路を提供することを目的とする。
で、入力信号遷移時にも電源Ｖppとグランド間に貫通パ
スを発生させない回路を構成し、消費電流を低減した半
導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路は、各々のソースが第１の電
源に接続されかつ一方のゲートと他方のドレインがそれ
ぞれ接続された第１および第２のｐチャンネルトランジ
スタと、入力信号を受ける第１のインバータと、第１の
インバータの出力信号を受ける第２のインバータと、第
１および第２のｐチャンネルトランジスタのドレインに
それぞれソースが接続されかつ第１および第２のインバ
ータの出力にそれぞれドレインが接続された第１および
第２のｎチャンネルトランジスタと、ソースとゲートを
短絡した第２のｎチャンネルトランジスタのそれぞれの
ソースとドレインを接続した第１および第２のクランプ
回路とを有し、第１および第２のｎチャンネルトランジ
スタのゲートがそれぞれ第１および第２のクランプ回路
を介して第１の電源より低い電圧の第２の電源に接続さ
れた構成を有している。
に本発明の半導体集積回路は、各々のソースが第１の電
源に接続されかつ一方のゲートと他方のドレインがそれ
ぞれ接続された第１および第２のｐチャンネルトランジ
スタと、入力信号を受ける第１のインバータと、第１の
インバータの出力信号を受ける第２のインバータと、第
１および第２のｐチャンネルトランジスタのドレインに
それぞれソースが接続されかつ第１および第２のインバ
ータの出力にそれぞれドレインが接続された第１および
第２のｎチャンネルトランジスタと、ソースとゲートを
短絡した第２のｎチャンネルトランジスタのそれぞれの
ソースとドレインを接続した第１および第２のクランプ
回路とを有し、第１および第２のｎチャンネルトランジ
スタのゲートがそれぞれ第１および第２のクランプ回路
を介して第１の電源より低い電圧の第２の電源に接続さ
れた構成を有している。
【０００８】また第１、第２のｎチャンネルトランジス
タのしきい値電圧をそれぞれ、第１、第２のクランプ回
路を構成しゲートとソースを短絡し第２の電源Ｖddに接
続したｎチャンネルトランジスタのしきい値電圧よりも
高くした構成を有している。
タのしきい値電圧をそれぞれ、第１、第２のクランプ回
路を構成しゲートとソースを短絡し第２の電源Ｖddに接
続したｎチャンネルトランジスタのしきい値電圧よりも
高くした構成を有している。
【０００９】
【作用】この構成によって、入力信号がＨからＬにまた
はＬからＨに遷移する際、貫通電流が問題となるパスの
電源側にソースが接続されたｐチャンネルトランジスタ
のゲートを充電するノードの電位をｎチャンネルトラン
ジスタのしきい値電圧分低下させることなしにＶddレベ
ルに保つことにより、迅速にｐチャンネルトランジスタ
を充電しオフすることが可能となるため、昇圧された電
源とグランド間のトランジスタが同時にオンする期間を
なくし貫通電流を防止する。さらに第１、第２のｎチャ
ンネルトランジスタのしきい値電圧をクランプ回路を構
成しゲートを第２の電源Ｖppに接続したｎチャンネルト
ランジスタのしきい値電圧よりも高くすることにより第
１、第２のインバーターの出力の電位がＶdd以上になる
ことを防ぎ、第２の電源Ｖddに電流が逆流することを防
止し半導体集積回路の消費電流を低減する。
はＬからＨに遷移する際、貫通電流が問題となるパスの
電源側にソースが接続されたｐチャンネルトランジスタ
のゲートを充電するノードの電位をｎチャンネルトラン
ジスタのしきい値電圧分低下させることなしにＶddレベ
ルに保つことにより、迅速にｐチャンネルトランジスタ
を充電しオフすることが可能となるため、昇圧された電
源とグランド間のトランジスタが同時にオンする期間を
なくし貫通電流を防止する。さらに第１、第２のｎチャ
ンネルトランジスタのしきい値電圧をクランプ回路を構
成しゲートを第２の電源Ｖppに接続したｎチャンネルト
ランジスタのしきい値電圧よりも高くすることにより第
１、第２のインバーターの出力の電位がＶdd以上になる
ことを防ぎ、第２の電源Ｖddに電流が逆流することを防
止し半導体集積回路の消費電流を低減する。
【００１０】
【実施例】以下本発明の一実施例における半導体集積回
路について、図面を参照しながら説明する。以下必要に
応じて、ｐチャンネル、ｎチャンネルを省略して単にト
ランジスタと記す。図１は本発明の一実施例における半
導体集積回路の回路図である。図１において、ｐチャン
ネルトランジスタ１とｎチャンネルトランジスタ２は入
力信号を受ける後述のインバータ１１を構成し、ｐチャ
ンネルトランジスタ３とｎチャンネルトランジスタ４は
インバータ１１からの出力をうける後述のインバータ１
２を構成している。５、６はｎチャンネルトランジスタ
で、７、８はクランプ回路である。インバータ１１、１
２の出力はそれぞれクランプ回路７、８をゲート部に持
つｎチャンネルトランジスタ５、６のソース側に接続さ
れている。ｎチャンネルトランジスタ５、６と各々ドレ
イン側で接続されているｐチャンネルトランジスタ９、
１０のソースは昇圧された電源Ｖppに接続されている。
トランジスタ５、９のドレイン部のノードＢはトランジ
スタ１０のゲートに接続され、トランジスタ６、１０の
接続部はトランジスタ９のゲートに接続されており、信
号を出力する。
路について、図面を参照しながら説明する。以下必要に
応じて、ｐチャンネル、ｎチャンネルを省略して単にト
ランジスタと記す。図１は本発明の一実施例における半
導体集積回路の回路図である。図１において、ｐチャン
ネルトランジスタ１とｎチャンネルトランジスタ２は入
力信号を受ける後述のインバータ１１を構成し、ｐチャ
ンネルトランジスタ３とｎチャンネルトランジスタ４は
インバータ１１からの出力をうける後述のインバータ１
２を構成している。５、６はｎチャンネルトランジスタ
で、７、８はクランプ回路である。インバータ１１、１
２の出力はそれぞれクランプ回路７、８をゲート部に持
つｎチャンネルトランジスタ５、６のソース側に接続さ
れている。ｎチャンネルトランジスタ５、６と各々ドレ
イン側で接続されているｐチャンネルトランジスタ９、
１０のソースは昇圧された電源Ｖppに接続されている。
トランジスタ５、９のドレイン部のノードＢはトランジ
スタ１０のゲートに接続され、トランジスタ６、１０の
接続部はトランジスタ９のゲートに接続されており、信
号を出力する。
【００１１】以上のように構成された半導体集積回路に
ついて、以下その動作について説明する。図１に示す回
路は電圧変換回路を示すものであって、ＶinがＨ（電源
電圧＝Ｖdd）のときトランジスタ１はオフ、トランジス
タ２はオン、トランジスタ３はオン、トランジスタ４は
オフである。このときノードＡの電位はＶdd−Ｖt 、ノ
ードＢの電位はＶdd−２Ｖtである。ここでＶtはｎチャ
ンネルトランジスタのしきい値電圧である。さらに、ト
ランジスタ９はオフ、トランジスタ１０はオンでありＶ
outはＶppとなる。
ついて、以下その動作について説明する。図１に示す回
路は電圧変換回路を示すものであって、ＶinがＨ（電源
電圧＝Ｖdd）のときトランジスタ１はオフ、トランジス
タ２はオン、トランジスタ３はオン、トランジスタ４は
オフである。このときノードＡの電位はＶdd−Ｖt 、ノ
ードＢの電位はＶdd−２Ｖtである。ここでＶtはｎチャ
ンネルトランジスタのしきい値電圧である。さらに、ト
ランジスタ９はオフ、トランジスタ１０はオンでありＶ
outはＶppとなる。
【００１２】一方、ＶinがＬ（接地電位）のときは、ト
ランジスタ１はオン、トランジスタ２はオフ、トランジ
スタ３はオフ、トランジスタ４はオンしている。このと
きノードＡの電位はＶdd−Ｖt 、ノードＢの電位はＶpp
である。さらにトランジスタ９はオン、トランジスタ１
０はオフであり、Ｖoutは接地電位となる。
ランジスタ１はオン、トランジスタ２はオフ、トランジ
スタ３はオフ、トランジスタ４はオンしている。このと
きノードＡの電位はＶdd−Ｖt 、ノードＢの電位はＶpp
である。さらにトランジスタ９はオン、トランジスタ１
０はオフであり、Ｖoutは接地電位となる。
【００１３】次にＶinがＨからＬに遷移するとき、まず
トランジスタ１がオン、トランジスタ２がオフ、トラン
ジスタ３がオフ、トランジスタ４がオンになるのとほぼ
同じタイミングで、トランジスタ５のセルフブーストに
よりノードＡの電位はＶdd＋Ｖt まで上昇し、Ｖddレベ
ルを低下させることなくノードＢに伝え迅速にトランジ
スタ１０をオフにし、昇圧された電源Ｖppとグランド間
のトランジスタ１０、６および４を同時にオンさせない
ことが可能になり、貫通電流を防止し消費電流を低減す
ることができる。
トランジスタ１がオン、トランジスタ２がオフ、トラン
ジスタ３がオフ、トランジスタ４がオンになるのとほぼ
同じタイミングで、トランジスタ５のセルフブーストに
よりノードＡの電位はＶdd＋Ｖt まで上昇し、Ｖddレベ
ルを低下させることなくノードＢに伝え迅速にトランジ
スタ１０をオフにし、昇圧された電源Ｖppとグランド間
のトランジスタ１０、６および４を同時にオンさせない
ことが可能になり、貫通電流を防止し消費電流を低減す
ることができる。
【００１４】さらに、このとき第１、第２のクランプ回
路７、８を構成するトランジスタ１３、１４のしきい値
電圧をそれぞれＶt13、Ｖt14、トランジスタ５、６のし
きい値電圧をそれぞれＶt5、Ｖt6とすると、ノードＡの
電位がＶdd＋Ｖt13 、ノードＢの電位がＶppとなったと
き、第１のインバータ１１の出力側のノードＣの電位は
Ｖdd＋Ｖt14−Ｖt5 となる。Ｖt5、Ｖt6をそれぞれＶ
t13＜Ｖt5、Ｖt14＜Ｖt6と設定することにより、オンし
ているｐチャンネルトランジスタ１を介して第２の電源
Ｖddに電流が流れることを防止し、消費電流を削減する
ことができる。
路７、８を構成するトランジスタ１３、１４のしきい値
電圧をそれぞれＶt13、Ｖt14、トランジスタ５、６のし
きい値電圧をそれぞれＶt5、Ｖt6とすると、ノードＡの
電位がＶdd＋Ｖt13 、ノードＢの電位がＶppとなったと
き、第１のインバータ１１の出力側のノードＣの電位は
Ｖdd＋Ｖt14−Ｖt5 となる。Ｖt5、Ｖt6をそれぞれＶ
t13＜Ｖt5、Ｖt14＜Ｖt6と設定することにより、オンし
ているｐチャンネルトランジスタ１を介して第２の電源
Ｖddに電流が流れることを防止し、消費電流を削減する
ことができる。
【００１５】なお、ＶinがＬからＨに遷移するときも全
く同様の効果が得られる。
く同様の効果が得られる。
【００１６】
【発明の効果】以上のように本発明は、貫通電流が問題
になる第１の電源Ｖppとグランド間のパスのｐチャンネ
ルトランジスタとｎチャンネルトランジスタの間にクラ
ンプ回路を介してゲートが電源に接続されたｎチャンネ
ルトランジスタを設けることにより、貫通電流が問題に
なるｐチャンネルトランジスタのゲートを電位を低下さ
せずにＶddレベルで迅速に充電しオフにするとともに、
クランプ回路を介してゲートが電源に接続されたｎチャ
ンネルトランジスタのしきい値電圧を、クランプ回路を
構成しゲートが電源に接続されたｎチャンネルトランジ
スタのしきい値電圧より高くすることにより第２の電源
Ｖddへ電流が逆流することを防止し消費電流を低減する
ことができる優れた半導体装置を実現することができ
る。
になる第１の電源Ｖppとグランド間のパスのｐチャンネ
ルトランジスタとｎチャンネルトランジスタの間にクラ
ンプ回路を介してゲートが電源に接続されたｎチャンネ
ルトランジスタを設けることにより、貫通電流が問題に
なるｐチャンネルトランジスタのゲートを電位を低下さ
せずにＶddレベルで迅速に充電しオフにするとともに、
クランプ回路を介してゲートが電源に接続されたｎチャ
ンネルトランジスタのしきい値電圧を、クランプ回路を
構成しゲートが電源に接続されたｎチャンネルトランジ
スタのしきい値電圧より高くすることにより第２の電源
Ｖddへ電流が逆流することを防止し消費電流を低減する
ことができる優れた半導体装置を実現することができ
る。
【図１】本発明の一実施例における半導体装置の回路図
【図２】従来の半導体装置の回路図。
５ ｎチャンネルトランジスタ（第１のｎチャンネル
トランジスタ） ６ ｎチャンネルトランジスタ（第２のｎチャンネル
トランジスタ） ７ クランプ回路（第１のクランプ回路） ８ クランプ回路（第２のクランプ回路） ９ ｐチャンネルトランジスタ（第１のｐチャンネル
トランジスタ） １０ ｐチャンネルトランジスタ（第２のｐチャンネ
ルトランジスタ） １１ 第１のインバータ １２ 第２のインバータ Ｖpp 電源（第１の電源） Ｖdd 電源（第２の電源）
トランジスタ） ６ ｎチャンネルトランジスタ（第２のｎチャンネル
トランジスタ） ７ クランプ回路（第１のクランプ回路） ８ クランプ回路（第２のクランプ回路） ９ ｐチャンネルトランジスタ（第１のｐチャンネル
トランジスタ） １０ ｐチャンネルトランジスタ（第２のｐチャンネ
ルトランジスタ） １１ 第１のインバータ １２ 第２のインバータ Ｖpp 電源（第１の電源） Ｖdd 電源（第２の電源）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185
Claims (2)
- 【請求項１】 各々のソースが第１の電源に接続されか
つ一方のゲートと他方のドレインがそれぞれ接続された
第１および第２のｐチャンネルトランジスタと、入力信
号を受ける第１のインバータと、第１のインバータの出
力信号を受ける第２のインバータと、前記第１および第
２のｐチャンネルトランジスタのドレインにそれぞれソ
ースが接続されかつ第１および第２のインバータの出力
にそれぞれドレインが接続された第１および第２のｎチ
ャンネルトランジスタと、ソースとゲートを短絡した２
個のｎチャンネルトランジスタのそれぞれのソースとド
レインを接続した第１および第２のクランプ回路とを有
し、前記第１および第２のｎチャンネルトランジスタの
ゲートがそれぞれ第１および第２のクランプ回路を介し
て第１の電源より低い電圧の第２の電源に接続されいる
半導体集積回路。 - 【請求項２】 第１および第２のクランプ回路を構成
し、ゲートを第２の電源に接続したｎチャンネルトラン
ジスタのしきい値電圧を第１および第２のｎチャンネル
トランジスタのしきい値電圧よりも低くしたことを特徴
とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01140393A JP3170923B2 (ja) | 1993-01-27 | 1993-01-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01140393A JP3170923B2 (ja) | 1993-01-27 | 1993-01-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224736A JPH06224736A (ja) | 1994-08-12 |
| JP3170923B2 true JP3170923B2 (ja) | 2001-05-28 |
Family
ID=11777058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01140393A Expired - Fee Related JP3170923B2 (ja) | 1993-01-27 | 1993-01-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170923B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884001B1 (ko) | 2006-02-22 | 2009-02-17 | 삼성전자주식회사 | 입력 차단 모드에서 전류가 흐르지 않으며 고정된 출력값을발생하는 레벨 쉬프터 및 레벨 쉬프팅 방법 |
-
1993
- 1993-01-27 JP JP01140393A patent/JP3170923B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06224736A (ja) | 1994-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |