JP3169776B2 - 縦型構造の電界効果トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主としてスイッチング
に用いられる縦型構造の電界効果トランジスタに関する
ものである。

【０００２】

【従来の技術】縦型の金属一酸化物層形電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴという）は、小数キャリア
の蓄積が無く高速スイッチングが可能であり、また、ド
レイン電流の熱的安定性が高い等の大電力用素子として
の特徴を有している。なお、ＭＯＳＦＥＴは、Metal-Ox
ide Semiconductor Field-Effect-Transistor の略であ
る。

【０００３】しかし、ＭＯＳＦＥＴは、多数キャリア素
子であるため、高耐圧化に必要なエピタキシャル層等の
高比抵抗層がそのまま飽和電圧の増大に結びつき、オン
抵抗が大きくなる。エピタキシャル層等の高比抵抗層
は、目標の耐圧により必然的にその仕様が決まるため、
オン抵抗を下げる、すなわち、ドレイン抵抗の低減を図
るには、ドレインの面積効率をいかに上げるかが問題と
なってくる。

【０００４】そのためには、基板上に、単位素子である
セルと呼ばれる多数のＭＯＳＦＥＴを、それらを互いに
等間隔になるように形成し、かつ、ドレインの電流通路
となるチャンネル幅を長く取れるように、上記セルのパ
ターン上の工夫が必要となってくる。

【０００５】従来、図１２および図１３に示すように、
セルの形状が正方形に形成されたパワーＭＯＳＦＥＴ
が、また、図１４および図１５に示すように、セルの形
状が六角形に形成されたパワーＭＯＳＦＥＴ（特公平５
-84069号公報参照）が知られている。

【０００６】図１２ないし図１５に示すような正方形状
または六角形状のパターンのセル２１を有するパワーＭ
ＯＳＦＥＴでは、一般的に各パターンを微細化すること
により、ゲート電極２２の幅に対するソース電極用の開
口部２３の相対的な面積は縮小され、チャンネル幅の増
加が図れる。

【０００７】しかしながら、上記各セル２１の形状で
は、微細化によって独立したチャンネル領域は多数形成
できるが、１つのセル内のチャンネル幅は、相対的に短
くなり、ソース電極用の開口部２３の面積におけるセル
に対する割合も大きくなる。

【０００８】一方、上記のようなＭＯＳＦＥＴでは、ソ
ース電極用の開口部２３内で露出しているＰ⁺ 型半導体
層２４とＮ⁺ 型半導体層２５とをソース電極２６である
アルミニウムで接続している。もし、Ｐ⁺ 型半導体層２
４とＮ⁺ 型半導体層２５とをソース電極２６で接続しな
い状態でＭＯＳ動作させた場合、Ｎ⁺ 型半導体層２５か
らＰ⁺ 型半導体層２４にキャリアが注入されてＰ⁺ 型半
導体層２４に電流が流れる。

【０００９】よって、Ｐ⁺ 型半導体層２４がバイポーラ
トランジスタのベース様の役割を果たし、誤動作を招く
ことがある。それゆえ、上記両半導体層をソース電極用
の開口部２３にて露出させて短絡させる必要があるた
め、上記開口部２３の微細化には限界があった。

【００１０】そこで、図１６および図１７に示すよう
に、単位素子であるセルの形状が横一文字状に形成され
たパワーＭＯＳＦＥＴが考えられた。このような横一文
字形状のセルを有するＭＯＳＦＥＴでは、単位面積当り
のチャンネル幅は長くなるように設定できて、上記チャ
ンネル幅の問題を改善できるものとなっている。

【００１１】

【発明が解決しようとする課題】ところが、上記横一文
字形状のセルを有するＭＯＳＦＥＴでは、ソース用の領
域のコンタクト面積が、セルの面積に対して小さいた
め、コンタクト抵抗が高くなる。また、このようなＭＯ
ＳＦＥＴにおける中央部の開口部２３では、Ｎ⁺ 型半導
体層２５のみが露出しているため、上記開口部２３にお
ける寄生バイポーラトランジスタ様の回路のベース抵抗
が、下記のように大きくなって誤動作し易くなる。

【００１２】次に、寄生バイポーラトランジスタ様の誤
動作について図１８ないし図２０に基づいて説明する。
まず、図１８に示すような回路では、Ｌ負荷の逆起電力
によりＮ型シリコン基板と、Ｐ型半導体層の間に逆降伏
電圧がかかり、図１９に示すアバランシェ期間にアバラ
ンシェ電流が流れ始める。このとき、図２０に示す寄生
バイポーラトランジスタ様のベース抵抗が高いと、アバ
ランシェ電流により、ベース電位が上がり寄生バイポー
ラトランジスタ様の回路が導通し、一瞬のうちに大電流
が流れて素子が破壊される。

【００１３】このように図１６および図１７に示す横一
文字形状のセルを有するＭＯＳＦＥＴでは、Ｐ⁺ 型半導
体層２４とＮ⁺ 型半導体層２５とを短絡させる場所が、
両端部の２ヶ所でしか行うことができず、パターン中央
部でのＮ⁺ 型半導体層２５のみのコンタクト部分のベー
ス抵抗が非常に高くなり、上述したように誤動作し易い
という問題を生じている。

【００１４】そこで、本願発明の目的は、限られたセル
の面積内にてチャンネル幅を長く形成しながら、コンタ
クト抵抗を低減して寄生バイポーラトランジスタ様の誤
動作を抑制できる縦型構造の電界効果トランジスタを提
供することである。

【００１５】

【課題を解決するための手段】本発明の請求項１記載の
縦型構造の電界効果トランジスタは、以上の課題を解決
するために、第１導電型、例えばｎ型の第１半導体から
なる基板が設けられ、基板の両面における一方の表面で
ある第１面に、第１導電型と逆の第２導電型、例えばｐ
型であり、チャンネル層を形成するための第２半導体層
が形成され、第２半導体層の表層に、第１導電型であ
り、ソースを形成するための第３半導体層が、上記第２
半導体層の外周に対して所定間隔で、かつ上記外周に沿
うように形成され、上記第２半導体層における外周の露
出面上に絶縁層を介してゲート電極が設けられている縦
型構造の電界効果トランジスタにおいて、上記第２半導
体層は、上記第１面と平行な断面形状が正方形状部と上
記正方形状部の各四辺からそれぞれ外方に延びる各長方
形状部とからなる十字型パターンに形成されていること
を特徴としている。

【００１６】本発明の請求項２記載の縦型構造の電界効
果トランジスタは、請求項１記載の縦型構造の電界効果
トランジスタにおいて、上記十字型パターンは、上記各
長方形状部の向かい合う辺ａと上記各長方形状部の先端
の辺ｂとの比（ａ／ｂ）が、１／２より大きく、２以下
の範囲内に設定されていることを特徴としている。

【００１７】

【作用】上記請求項１記載の構成によれば、第２半導体
層の表層に第１導電型、例えばｎ型の第３半導体層を、
上記第２半導体層の外周に対して所定間隔で、かつ上記
外周に沿うように形成したから、上記第１導電型、例え
ばｎ型である第３半導体層および基板の第２面との間に
挟むように第２導電型、例えばｐ型の第２半導体層を設
けることができる。

【００１８】よって、上記基板の第２面に電位を印加し
ておき、上記ゲート電極に印加する電位を変化させるこ
とにより、上記第２面の基板と第３半導体層との間に
て、上記基板に対して厚さ方向である縦方向に電流を流
すことが可能となり、上記第２面に印加した電流をスイ
ッチングすること等が可能となる。

【００１９】また、上記構成では、第２半導体層を十字
型パターンとすることにより、第２半導体層の外周は、
従来のように多角形の隣合う各頂点を直線状に結んだ仮
想線上となる場合と比べて、上記仮想線より内側に凹ん
だように形成される。

【００２０】このことから、上記第２半導体層の外周に
沿った内側に設けられた第３半導体層間に挟まれた第２
半導体層の露出部分は、上記第２半導体層の外周に対す
る割合を従来より小さくできる。言い換えると、上記露
出部分に対する第２半導体層の外周や、第３半導体層の
長さの割合を従来より大きくできる。

【００２１】一方、上記構成では、上記第２半導体層
を、複数、基板に形成した場合、上記第２半導体層が十
字型パターンであることから、隣合う各第２半導体層
を、対面する各長方形状部の各辺を互いに等間隔となる
ように配置できる。このことから、上記第２半導体層間
に形成されるゲート電極の幅を均一化できて、上記幅の
不均一さによる動作の乱れを回避できるので、スイッチ
ング動作等の動作を安定化できる。

【００２２】このように上記構成では、動作の不安定化
を回避しながら、十字型パターンの各長方形状部によ
り、複数の各第２半導体層を従来より互いに近づけて配
置しながら、各第２半導体層を、単位面積当りに従来よ
り多く配置でき、その上、第２半導体層の露出部分に対
する第２半導体層の外周や、第３半導体層の長さの割合
を従来より大きくできる。

【００２３】したがって、上記構成では、第２半導体層
の露出部分に対する第２半導体層の外周、つまり上記露
出部分に対するゲート電極の長さの割合を従来より大き
くでき、かつ、複数の第２半導体層を設けることができ
ることにより、単位面積当りのチャンネル幅を増加させ
て、オン抵抗を低減することが可能となる。

【００２４】さらに、上記構成では、ソースを形成する
ためのコンタクトホールである第３半導体層の長さにお
ける第２半導体の露出部分に対する割合を従来より大き
くできることから、コンタクト抵抗を低減できて寄生バ
イポーラトランジスタ様の誤動作を抑制することができ
る。

【００２５】上記請求項２記載の構成によれば、さら
に、比（ａ／ｂ）を、１／２より大きく、２以下の範囲
内に設定することにより、単位面積当りのチャンネル幅
を最も大きくすることができる。

【００２６】

【実施例】本発明の一実施例について図１ないし図１１
に基づいて説明すれば、以下の通りである。縦型構造の
電界効果トランジスタでは、図１に示すように、縦型Ｍ
ＯＳＦＥＴの単位素子であるセルが、多数、基板１上に
形成されている。上記セルの構成を、その製造方法を順
次説明することにより以下に示す。上記基板１として
は、図２（ａ）に示すように、シリコン基板に、例えば
Ｎ型の不純物であるアンチモン（Sb）を10¹⁸cm^-3程度の
濃度で含むＮ型シリコン基板がドレイン領域を形成する
ものとして用いられる。

【００２７】続いて、上記基板１の一方の面（第１面）
上に、同じくＮ型の不純物であるリン（Ｐ）を含むＮ型
エピタキシャル層２を設け、そのＮ型エピタキシャル層
２上を覆う厚さ約4000Åのシリコン酸化膜３を、熱的に
形成する。その後、上記シリコン酸化膜３に、フォトリ
ソグラフィー技術により、水平方向の断面形状が図１に
も示すように、十字型状の開口部３ａを複数形成する。

【００２８】なお、上記の水平方向とは、基板１におけ
るＮ型エピタキシャル層２の形成面と平行な方向を示
す。そして、互いに隣合う上記各開口部３ａ…は、それ
らの距離が、ほぼ等しくなるようにそれぞれ形成されて
いる。また、十字型状とは、正方形状部を基部とし、そ
の正方形状部の四辺から垂直に外方にそれぞれ延びる各
長方形状部とからなる形状である。

【００２９】その次に、図２（ｂ）に示すように、上記
シリコン酸化膜３および開口部３ａ内に露出したＮ型エ
ピタキシャル層２の上を覆うように、厚さ約 300Åのシ
リコン酸化膜４を形成した後、上記シリコン酸化膜４上
に、Ｐ型の不純物であるボロン（Ｂ）を、例えば加速電
圧40keV 、10¹⁵cm^-2程度のドーズ量でイオン注入して、
上記シリコン酸化膜４の下側のＮ型エピタキシャル層２
にＰ型不純物層５を形成する。

【００３０】その後、Ｐ型不純物層５を形成した基板１
を、図２（ｃ）に示すように、水蒸気雰囲気中にて、例
えば 950℃で 100分間程度酸化した後、窒素雰囲気中
で、例えば1100℃で数時間程度熱処理を行うと、開口部
３ａ内のＰ型不純物がＮ型エピタキシャル層２内に拡散
したＰドット領域となるＰ型拡散層（第２半導体層）６
が、各開口部３ａ…に面するＮ型エピタキシャル層２の
上層にそれぞれ形成される。

【００３１】このような各Ｐ型拡散層６…は、各開口部
３ａ…に対応して形成されて、互いにほぼ等間隔となる
十字型パターンにそれぞれ形成される。このとき、上記
各Ｐ型拡散層６…の上には、厚さ約4000Åのシリコン酸
化膜７が形成され、上記各Ｐ型拡散層６…と異なる位置
のＮ型エピタキシャル層２上にシリコン酸化膜８が形成
される。

【００３２】続いて、フォトリソグラフィー技術によっ
て、Ｐ型拡散層６上のシリコン酸化膜７を残しながら、
上記シリコン酸化膜８を、図２（ｄ）に示すように、除
去する。その次に、図２（ｅ）に示すように、上記Ｎ型
エピタキシャル層２上にゲート酸化膜（絶縁膜）となる
シリコン酸化膜９を厚さ約1000Åに熱的に形成する。

【００３３】その後、図２（ｆ）に示すように、減圧Ｃ
ＶＤ（Chemical Vapor Deposition)法により、ゲート電
極となるポリシリコン層１０を、厚さ約4500Åにシリコ
ン酸化膜９上にデポジット後、上記ポリシリコン層１０
の上層にリン（Ｐ）を約 900℃にて熱拡散し、さらに 7
50℃にて数時間酸化雰囲気にてドライブすることによ
り、上記ポリシリコン層１０上にシリコン酸化膜１１を
形成する。

【００３４】次に、上記ポリシリコン層１０およびシリ
コン酸化膜１１を、エッチングにより十字型パターンと
なっている前記各シリコン酸化膜７…の周囲部分のみを
除去した窓部１２を形成する。上記窓部１２では、薄い
シリコン酸化膜９を介してＰ型拡散層６の周囲となるＮ
型エピタキシャル層２が実質的に露出しており、上記Ｐ
型拡散層６の外周を囲むように形成される。

【００３５】続いて、Ｎ型エピタキシャル層２上に残留
している各ポリシリコン層１０…および各シリコン酸化
膜１１…をマスクとして用いて、図２（ｇ）に示すよう
に、Ｎ型エピタキシャル層２にウェル領域となる浅いＰ
型拡散層（第２半導体層）１３と、ソース領域となるＮ
型拡散層（第３半導体層）１４とを形成する。

【００３６】このような各拡散層１３・１４は、次のよ
うにして形成される。まず、図２（ｆ）に示す前記各窓
部１２…から、Ｐ型不純物であるボロン（Ｂ）を例えば
加速電圧40keV 、10¹⁴cm^-2程度のドーズ量でイオン注入
して、窒素ガス雰囲気中で例えば1100℃にて数時間程度
熱処理を行った後、Ｎ型不純物であるヒ素（Ａｓ）を例
えば加速電圧80keV 、10¹⁵cm^-2程度のドーズ量でイオン
注入する。

【００３７】続いて、常圧ＣＶＤ法にて、ボロンやリン
等を添加しないガラスであるＮＳＧ（Nondoped Silicat
e Glass)膜を厚さ約3000オングストロームに形成した
後、窒素ガス雰囲気中で例えば1000℃にて数10分間程度
熱処理すると、Ｎ型エピタキシャル層２にウェル領域と
なる浅いＰ型拡散層１３が３〜４μｍの深さに、さら
に、ソース領域となるＮ型拡散層１４が約 0.5μｍの深
さにそれぞれ順次形成される。

【００３８】次に、上記ＮＳＧ膜の上に常圧ＣＶＤにて
ＰＳＧ（Phospho-Silicate Glass）膜を厚さ約7000Åに
さらに形成して絶縁層１５を形成した後、上記各Ｐ型拡
散層６…および各Ｎ型拡散層１４…の一部を露出するよ
うに、上記絶縁層１５を除去して、ソース電極の開口部
１６をそれぞれ形成する。

【００３９】続いて、上記各絶縁層１５…および上記開
口部１６…を覆うソース電極１７を形成すると共に、基
板１のＮ型エピタキシャル層２の形成された面と対向す
る反対側となる裏面（第２面）側にドレイン電極となる
裏面電極１８を順次形成して縦型のＭＯＳＦＥＴの作製
が完了する。

【００４０】このようにして形成されたＮ型拡散層１４
は、各窓部１２…に沿って形成されるから、十字型のパ
ターンの外周辺に沿って形成されることになる。また、
上記各開口部１６…では、ウェル領域である浅いＰ型拡
散層１３およびソース領域となるＮ型拡散層１４が露出
しており、それら両拡散層１３・１４上に表面電極であ
るソース電極１７を形成することにより、上記両拡散層
１３・１４が電気的に接続される。

【００４１】このように上記実施例の構成では、図１お
よび図３に示すように、Ｐ型拡散層６が十字型パターン
に形成され、そのＰ型拡散層６の周辺部を囲むように、
浅いウェル領域となるＰ型拡散層１３およびソース領域
となるＮ型拡散層１４とが形成され、さらに、上記Ｐ型
拡散層１３およびＮ型拡散層１４に対してシリコン酸化
膜９を介して対面するゲート電極および配線である前記
ポリシリコン層１０が形成されている。

【００４２】これにより、上記構成では、Ｐ型拡散層１
３およびＮ型拡散層１４に対して対面するポリシリコン
層１０の長さを大きく確保できるから、単位面積当りの
チャンネル幅を大きくしながら、ソース領域でのコンタ
クト抵抗を低くできる。ひいては、単位面積当りの電流
容量を増加させることができて、得られたＭＯＳＦＥＴ
の特性を向上できる。

【００４３】次に、上記実施例の構成のようにＰ型拡散
層６を十字型パターンに形成した場合と、従来の構成と
に関して、各セルの面積およびポリシリコン電極の幅を
一定として、単位面積当りのチャンネル幅（単位：μ
ｍ、μｍ² ）を算出してそれぞれ比較した。なお、上記
のセルとは、Ｐ型拡散層６の形状および形成位置によっ
て設定され、前述したように、縦型ＭＯＳＦＥＴの単位
素子である。

【００４４】 図４に示すように、セル２１の形状が
従来の正方形の場合、セル２１の辺を25、隣合う各セル
２１との距離を10に設定すると、 Ｗ₁ ＝１セル当りのチャンネル幅＝25×４＝100 Ｓ₁ ＝１セル当りのトランジスタの占有面積＝35×35＝
1225 よって、単位面積当りのチャンネル幅＝Ｗ₁ ÷Ｓ₁ ＝ 1
00÷1225＝0.082 図５に示すように、セル２１の形状が従来の六角形
の場合、セル２１の中心から頂点までの長さを15.7、隣
合う各セル２１の距離を10に設定すると、 Ｗ₂ ＝１セル当りのチャンネル幅＝15.7×６＝94.2 S₂ ＝１セル当りのトランジスタの占有面積＝６×（21.
5)²×(3/4)^1/2＝1201 よって、単位面積当りのチャンネル幅＝Ｗ₂ ÷Ｓ₂ ＝9
4.2÷1201＝0.078 図６に示すように、セル１９の形状が本願発明の十
字型の場合、各辺を10、隣合う各セル１９の距離を10に
設定すると、 Ｗ₃ ＝１セル当りのチャンネル幅＝10×３×４＝120 Ｓ₃ ＝１セル当りのトランジスタの占有面積＝10×20×
４＋20×20＝1200 よって、単位面積当りのチャンネル幅＝Ｗ₃ ÷Ｓ₃ ＝ 1
20÷1200＝0.1 図７に示すように、セル２０の形状が横一文字形の
場合、正方形状の両端部２０ａの辺を10、正方形状の中
央部２０ｂの横方向長さを８、縦方向長さを８、上記両
端部２０ａと中央部２０ｂとを連結する連結部の横方向
長さを15、縦方向長さを５と設定すると、 Ｗ₄ ＝１セル当りのチャンネル幅＝（10×３＋ 2.5×２
＋15×２）×２＋ 1.5×４＋８×２＝152 Ｓ₄ ＝１セル当りのトランジスタの占有面積＝（18.5×
4.5＋12.5×20＋12.5×15）×２＋９×16.5＝1190 よって、単位面積当りのチャンネル幅＝Ｗ₄ ÷Ｓ₄ ＝ 1
52÷1190＝0.128 上記のように計算の結果、六角形、正方形、十字
型、横一文字形の順に、単位面積当りのチャンネル幅
の割合が大きくなり、その順番に単位面積当りの電流容
量が大きくなっている。

【００４５】なお、十字型に比べて、横一文字形の
方が単位面積当りのチャンネル幅の割合が大きくなって
いるが、これは、コンタクト抵抗の上昇およびアバラン
シェ耐性を犠牲にしたもので、両方の特性を満足させな
がら、単位面積当りのチャンネル幅の割合が大きいのは
十字型であった。

【００４６】次に、十字型パターンのセルにおける単位
面積当りのチャンネル幅と、上記セルの形成位置、およ
び上記セルの十字型パターンにおける長方形状部の長辺
と短辺の長さの比との関係について図８ないし図１１に
基づいて説明する。なお、下記の面積Ｓは図において破
線にて示したトランジスタの占有面積、つまりセル１
９’の横断面積を示しており、また、上記Ｐ型拡散層６
にはＰ型拡散層１３も含むものとする。

【００４７】まず、セルの形成位置による有効面積と無
効面積について説明すると、例えば図８および図９に示
すように、各Ｐ型拡散層６の十字型パターンを配列する
と、上記十字型パターンの形状によっては、各セル１
９’間の距離が部分的に遠くなり、トランジスタの動作
にとって無効な面積となる無効部３０が発生することが
ある。なお、上記無効部３０は上記各図中ハッチングに
て示した。

【００４８】しかしながら、図８に示す十字型パターン
（配列方法１）および図９に示す十字型パターン（配列
方法２）では、それらの十字型パターンの形状および配
列間隔によっては、上記無効部３０をゼロにできること
が本願発明者らによって見出された。

【００４９】図８に示す十字型パターンでは、互いに隣
接する４つのＰ型拡散層６である各十字型パターンにお
ける先端部が互いに向き合う、つまり、互いに向き合う
各十字型パターンにおける長方形状の腕部の長手方向の
中心線の延長線が１点となる対称点上をそれぞれ通り、
かつ、上記各十字型パターンが上記対称点を中心として
点対称となるように配置されている。

【００５０】図９に示す十字型パターンでは、互いに隣
接する４つのＰ型拡散層６である各十字型パターンにお
ける先端部が互いに向き合わないで、互いにずれてお
り、対面する長辺部に沿って互いに近接されて上記各十
字型パターンがそれぞれ配置されている。

【００５１】次に、上記のような図８および図９に示し
た各トランジスタ間に生じる無効部３０を減らす、理想
的にはゼロとして、上記各トランジスタの配置密度を最
大とするための各十字型パターンの形状および配置間隔
について説明する。

【００５２】まず、各セル１９’間の距離をｃ、十字型
パターンの先端から基部に至る辺の長さをａ、十字型パ
ターンの先端の辺の長さをｂとして、無効部３０の面積
を最も小さく、つまりゼロにできる各セル１９’の配列
間隔および形状の条件は以下の通りである。

【００５３】まず、図８に示す十字型パターンの場合、
隣接する各セル１９’の中心線間の距離をＱとすると、
Ｑ＝ｂ／２＋ａ＋ｃ／２となる。

【００５４】一方、無効部３０における上記Ｑに沿った
方向の長さを考慮したときの隣接する各セル１９’の中
心線間の距離をＹとすると、Ｙ＝ｙ＋ｂ＋ｃとなる。

【００５５】ＱとＹとは同一距離であるから、ｂ／２＋
ａ＋ｃ／２＝ｙ＋ｂ＋ｃとなり、このとき、上記無効部
３０の面積をゼロとするには、ｙ＝０となればよいの
で、ｂ／２＋ａ＋ｃ／２＝ｂ＋ｃとなり、すなわち、ｃ
＝２ａ−ｂとなる（式１）。

【００５６】一方、図９に示す十字型パターンの場合、
各セル１９’の中心間の距離をＰとすると、Ｐ＝ａ＋ｂ
＋ｃとなり、また、無効部３０における上記距離算出方
向に沿った一辺の長さｘを考慮したときの各セル１９’
の中心間の距離をＸとすると、Ｘ＝２ａ＋２ｃ＋ｘとな
り、ＰとＸとは等しいから、ａ＋ｂ＋ｃ＝２ａ＋２ｃ＋
ｘであり、無効部３０をゼロとするには、ｘ＝０となれ
ばよいので、ａ＋ｂ＋ｃ＝２ａ＋２ｃとなり、よって、
ｃ＝ａ−ｂとなる（式２）。

【００５７】上記式１および式２から明らかなように、
ａ＞ｂのときは、上記の配列方法１および配列方法２の
双方にて各十字型パターンを配列できるが、各十字型パ
ターン間の間隔ｃは、配列方法２の方が小さく、よっ
て、上記配列方法２の方がより密に各セル１９’を配列
できる。

【００５８】しかしながら、ａ≦ｂの場合、配列方法２
では、各十字型パターンが密着することになり、各十字
型パターンを配列できなくなるので、配列方法１にて各
十字型パターンを配列する必要がある。このときも、ｂ
≧２ａとなると、各セル１９’間に無効部３０が生じる
ことになる。

【００５９】ゆえに、本実施例では、ａ＞ｂのときは、
配列方法２によって各十字型パターンを配列し、ａ≦ｂ
＜２ａのときには、配列方法１によって各十字型パター
ンを配列しており、これにより、上記各十字型パターン
を最も効率的に配列できることになる。

【００６０】続いて、各セル１９’における十字型パタ
ーンのａ／ｂの比と単位面積当りのチャンネル幅の関係
について説明する。まず、１／２＜ａ／ｂ≦１のとき、
各十字型パターンは配列方法１にて配列されるので、前
記の式１を用いて、１セル当りのチャンネル幅Ｗは、十
字型パターンの外周となるから、 Ｗ＝８ａ＋４ｂ １セル当りの面積Ｓは、セル１９’の横断面積となるか
ら、 Ｓ＝ａ×（ｂ＋ｃ）×４＋（ｂ＋ｃ）×（ｂ＋ｃ）……(1) となり、 １／２＜ａ／ｂ≦１のとき、配列方法１により式１を用
いるから、ｃ＝２ａ−ｂを上記(1) に代入すると、Ｓ＝
８ａ² ＋４ａ² ＝１２ａ² となる。

【００６１】次に、ａ／ｂの比を種々に設定し、それら
の比のときの各Ｗ／Ｓをそれぞれ算出した。それらの算
出結果を以下に示した。なお、上記Ｗ／Ｓは、単位面積
当りのチャンネル幅を示す。

【００６２】例えば、ａ／ｂ＝２／３のとき、Ｗ＝２８
ｂ／３、Ｓ＝１６ｂ² ／３ となるので、Ｗ／Ｓ＝1.75
／ｂとなり、同様に、ａ／ｂ＝３／４のとき、Ｗ／Ｓ≒
1.48／ｂ、ａ／ｂ＝１のとき（図１０参照）、Ｗ／Ｓ＝
１／ｂ、となる。

【００６３】次に、ａ＞ｂのときは、配列方法２によっ
て各十字型パターンを配列するので、式２であるｃ＝ａ
−ｂの条件を満足するように設定したとき、各比におけ
る１つのセル１９’当りの面積Ｓおよびチャンネル幅Ｗ
は、下記の通りとなる。

【００６４】１セル当りのチャンネル幅Ｗは、十字型パ
ターンの外周となるから、 Ｗ＝８ａ＋４ｂ １セル当りの面積Ｓは、セル１９’の横断面積となるか
ら、Ｓ＝５ａ² となる。

【００６５】次に、１≦ａ／ｂのときのａ／ｂの比を種
々に設定し、それらの比のときの各Ｗ／Ｓをそれぞれ算
出した。それらの算出結果を以下に示した。なお、上記
Ｗ／Ｓは、単位面積当りのチャンネル幅を示す。

【００６６】ａ／ｂ＝５／４のとき、Ｗ／Ｓ＝ 1.792／
ｂとなり、ａ／ｂ＝３／２のとき、Ｗ／Ｓ＝ 1.422／ｂ
となり、ａ／ｂ＝７／４のとき、Ｗ／Ｓ＝ 1.18 ／ｂと
なり、ａ／ｂ＝２のとき、Ｗ／Ｓ＝１／ｂとなり、ａ／
ｂ＝３（図１１参照）のとき、Ｗ／Ｓ＝0.62／ｂとな
り、ａ／ｂ＝４のとき、Ｗ／Ｓ＝0.45／ｂとなり、ａ／
ｂ＝５のとき、Ｗ／Ｓ≒0.35／ｂとなり、ａ／ｂ＝６の
とき、Ｗ／Ｓ≒0.29／ｂとなる。

【００６７】このように単位面積当りのチャンネル幅
（Ｗ／Ｓ）は、ａ／ｂが１／２より大きく、２以下の範
囲内にて最も大きくなる。このことから、上記のような
十字型パターンを用いた場合、ａ／ｂの比が１／２を越
えて、２以下の範囲内に設定するのがよいことが判る。

【００６８】なお、上記実施例におけるＮ型拡散層１４
を形成する際のヒ素に代えて、リン（Ｐ）を約 900℃で
熱拡散によりＮ型拡散層１４を形成することもできる。
ただし、この場合、ソース領域となるＮ型拡散層１４が
Ｎ型エピタキシャル層２内にて深くなり過ぎないよう
に、ＮＳＧ膜の形成後の熱処理は 900℃程度で30分間程
度とする。

【００６９】

【発明の効果】本発明の請求項１記載の縦型構造の電界
効果トランジスタは、以上のように、第１導電型の基板
に、上記第１導電型と逆の第２導電型であり、チャンネ
ル層を形成するための第２半導体層を形成し、第１導電
型であり、ソースを形成するための第３半導体層を上記
第２半導体層の外周に沿って形成し、上記第２半導体層
は、上記基板の第１面と平行な断面形状が正方形状部と
上記正方形状部の各四辺からそれぞれ外方に延びる各長
方形状部とからなる十字型パターンとした構成である。

【００７０】それゆえ、上記構成は、第２半導体層の露
出部分に対する第２半導体層の外周、つまり上記露出部
分に対するゲート電極の長さの割合を従来より大きくで
き、かつ、複数の第２半導体層を基板に設けることによ
り、単位面積当りのチャンネル幅を増加させて、電流容
量を増加させることができ、かつ、オン抵抗を低減する
ことが可能となるという効果を奏する。

【００７１】さらに、上記構成では、第２半導体層の露
出部分に対する第３半導体層の長さの割合を従来より大
きくできることから、ソース領域でのコンタクト抵抗を
抑制できて寄生バイポーラトランジスタ様の誤動作を低
減することができるという効果も奏する。

【００７２】本発明の請求項２記載の縦型構造の電界効
果トランジスタは、さらに、上記セルは、上記各長方形
状部の向かい合う辺ａと上記各長方形状部の先端の辺ｂ
との比（ａ／ｂ）が、１／２より大きく、２以下の範囲
内に設定されている構成である。

【００７３】それゆえ、上記構成は、比（ａ／ｂ）を、
１／２より大きく、２以下の範囲内に設定することによ
り、単位面積当りのチャンネル幅を最も大きくすること
ができるから、さらに、電流容量を増加させることがで
き、かつ、オン抵抗を低減することが可能となるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の縦型構造の電界効果トランジスタの要
部平面図である。

【図２】上記電界効果トランジスタの各製造工程を示す
模式図である。

【図３】上記電界効果トランジスタにおける図１のＡ−
Ａ線矢視断面構造を示す模式図である。

【図４】比較例であって、単一の上記電界効果トランジ
スタを示すセルが正方形状のときのチャンネル幅と面積
を示す説明図である。

【図５】比較例であって、セルが六角形状のときのチャ
ンネル幅と面積を示す説明図である。

【図６】上記セルを十字型パターンにて配列した一例に
おけるチャンネル幅と面積を示す説明図である。

【図７】比較例であって、セルが横一文字形状のときの
チャンネル幅と面積を示す説明図である。

【図８】上記十字型パターンの配列の一例を示し、各セ
ルの十字型パターンの先端が互いに対面している各十字
型パターンの一例を示す説明図である。

【図９】上記十字型パターンの配列の他の例を示し、各
セルの十字型パターンの先端が互いにずれている各十字
型パターンの他の例を示す説明図である。

【図１０】上記電界効果トランジスタのセルの各辺の長
さが等しい例のチャンネル幅と面積を示す説明図であ
る。

【図１１】上記縦型構造の電界効果トランジスタのセル
の各辺の異なる場合における一例のチャンネル幅と面積
を示す説明図である。

【図１２】従来の縦型構造の電界効果トランジスタにお
いて、セルが正方形状のときの平面図である。

【図１３】上記電界効果トランジスタにおける図１２の
Ｂ−Ｂ線矢視断面構造を示す模式図である。

【図１４】従来の縦型構造の電界効果トランジスタにお
いて、セルが六角形状のときの平面図である。

【図１５】上記電界効果トランジスタにおける図１４の
Ｃ−Ｃ線矢視断面構造を示す模式図である。

【図１６】従来の縦型構造の電界効果トランジスタにお
いて、セルが横一文字状のときの平面図である。

【図１７】上記電界効果トランジスタにおける図１６の
Ｄ−Ｄ線矢視断面構造を示す模式図である。

【図１８】縦型構造の電界効果トランジスタの動作を示
す模式図である。

【図１９】上記動作におけるアバランシェ期間を示す電
圧の変化を示すグラフである。

【図２０】上記電界効果トランジスタの寄生バイポーラ
トランジスタのベース抵抗の増大を示す説明図であり、
（ａ）は模式図、（ｂ）は等価回路図である。

【符号の説明】

１ 基板 ６ Ｐ型拡散層（第２半導体層） １０ ポリシリコン層（ゲート電極） １３ Ｐ型拡散層（第２半導体層） １４ Ｎ型拡散層（第３半導体層）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の第１半導体からなる基板が設
   けられ、 基板の両面における一方の表面である第１面に、第１導
   電型と逆の第２導電型であり、チャンネル層を形成する
   ための第２半導体層が形成され、 第２半導体層の表層に、第１導電型であり、ソースを形
   成するための第３半導体層が、上記第２半導体層の外周
   に対して所定間隔で、かつ上記外周に沿うように形成さ
   れ、 上記第２半導体層における外周の露出面上に絶縁層を介
   してゲート電極が設けられている縦型構造の電界効果ト
   ランジスタにおいて、 上記第２半導体層は、上記第１面と平行な断面形状が正
   方形状部と上記正方形状部の各四辺からそれぞれ外方に
   延びる各長方形状部とからなる十字型パターンに形成さ
   れていることを特徴とする縦型構造の電界効果トランジ
   スタ。
2. 【請求項２】請求項１記載の縦型構造の電界効果トラン
   ジスタにおいて、 上記十字型パターンは、上記各長方形状部の向かい合う
   辺ａと上記各長方形状部の先端の辺ｂとの比（ａ／ｂ）
   が、１／２より大きく、２以下の範囲内に設定されてい
   ることを特徴とする縦型構造の電界効果トランジスタ。