JP3167596B2 - 半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法 - Google Patents
半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法Info
- Publication number
- JP3167596B2 JP3167596B2 JP24243595A JP24243595A JP3167596B2 JP 3167596 B2 JP3167596 B2 JP 3167596B2 JP 24243595 A JP24243595 A JP 24243595A JP 24243595 A JP24243595 A JP 24243595A JP 3167596 B2 JP3167596 B2 JP 3167596B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- portions
- comb
- simulated
- evaluation test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
ロット試験等に用いられる半導体素子評価試験用模擬配
線パターンに関する。
の信頼性試験の一つとして、ロット毎の品質試験が行わ
れている。この品質試験の一つに半導体素子評価試験用
模擬配線パターンを用いた評価試験がある。この評価試
験では、多数のICチップが形成されるウエハ上の一つ
のICチップ区画に、模擬配線をIC回路と同時的に形
成し、各チップの切離しに先立って模擬配線についての
導通検査を行い、この検査で模擬配線に異常が検出され
ると、そのウエハはさらに詳細な検査工程に回される。
子が組み込まれた高周波IC回路の配線には、回路の電
気容量の増大を抑えるために、交差する配線にいわゆる
エアーブリッジ配線と呼ばれる配線が一部に適用されて
いる。エアーブリッジ配線では、下層配線と、この下層
配線から間隔をおいてこれを跨いで形成される上層配線
との間に窒化膜のような誘電率の大きな値の絶縁膜が介
在することはなく、これらよりも小さな値の誘電率の空
気絶縁層を介在させることにより、電気容量の増大が防
止されている。
れたICチップのための模擬配線として、エアーブリッ
ジ配線と同様な下層配線およびこれを跨いで形成された
上層配線からなる半導体素子評価試験用模擬配線パター
ンが用いられている。従来のこの種の模擬配線パターン
では、下層配線を跨ぐ上層配線は、その長手方向に互い
に平行に伸長するスリットの打抜きにより形成された複
数の互いに平行な細線部分からなり、各細線部分はそれ
ぞれの両端で相互に連続する。この従来の模擬配線パタ
ーンを用いた評価試験では、上層配線と下層配線との間
の導通試験を行うことにより、上層配線を構成する複数
の細線部分のいずれかが製造工程中での陥没等によって
下層配線に接触しているか否かを判定することができ
る。
ッジ配線の模擬配線パターンを用いた半導体素子評価試
験では、このような細線部分の下方への変位による上層
配線および下層配線間の接触の有無の判定に加えて、ブ
リッジ状の各細線部分の横方向への変位による細線部分
間の接触の有無を判定することも重要である。しかしな
がら、従来の模擬配線パターンでは、下層配線を跨ぐ上
層配線を構成する複数の細線部分は両端で連続すること
から、細線部分の横方向への変位による細線部分間での
接触の有無を電気的に検出することはできない。そのた
め、この細線部分の横方向のずれは、顕微鏡のような観
察器具による検査に頼っており、この細線部分の横方向
のずれによる細線部分間での接触の有無の判定作業に手
間取り、この模擬配線パターンを用いたウエハ全体の評
価作業に多大の作業時間を要していた。
を解決するために、半導体ウエハを基板として該基板上
の少なくとも一つのICチップ区画に形成される試験用
模擬配線パターンに、次の構成を採用する。試験用模擬
配線パターンは、基板上に形成される下層配線と、この
下層配線から間隔をおいてその上方を跨いで基板上に形
成される上層配線とを含み、上層配線は、少なくとも一
対の櫛形配線部が互いに間隔をおいて入れ子式に組み合
わせて形成されていることを特徴とする。上層配線は、
少なくとも一対の櫛形配線部を備えることから、この一
対の櫛形配線部のいずれか一方と下層配線との導通試験
により、上層配線と下層配線との接触の有無を電気的に
検出することができる。また、一対の櫛形配線部は電気
的に絶縁するように相互に間隔をおき、かつ相互に近接
するように入れ子式に配置されていることから、この一
対の櫛形配線部間の導通試験を行うことにより、上層配
線の横方向変位による接触の有無を電気的に検出するこ
とができる。本発明に係る評価試験方法によれば、前記
上層配線と前記下層配線との間及び前記一対の櫛型配線
部間でそれぞれ導通試験が施される。
示す例に沿って詳細に説明する。図1は、本発明に係る
半導体素子評価試験用模擬配線パターンを部分的に示す
斜視図である。本発明に係る半導体素子評価試験用模擬
配線パターン10は、例えばシリコンウエハ11上に区
画された多数のICチップ区画の少なくとも1つの区画
に、他の多数のICチップ区画に形成されるIC集積回
路(図示せず)の評価のために、これらIC集積回路と
同時的に形成される。
板として、図示の例ではウエハ11の上面を覆うシリコ
ン酸化膜のような絶縁膜12上に形成されている。この
模擬配線パターン10は、基板たるウエハ11の絶縁膜
12上に形成された導電材料からなる下層配線13と、
該下層配線から間隔をおいて下層配線13の上方を横切
るように、いわゆるブリッジ状に絶縁膜12上に形成さ
れた導電材料からなる上層配線14とを備える。
図を示す。下層配線13は、全体に長方形の平面形状を
備え、その長手方向の一端に伸長方向へ突出する電極部
15が一体的に形成されている。この下層配線13の上
方を横切って形成される上層配線14は、一対の櫛形配
線部16、16から成る。各櫛形配線部16は、下層配
線13の両側のいずれか一方で、これから間隔をおいて
それぞれ下層配線13と平行に伸びるように絶縁膜12
上に形成された背部分17と、各背部分17の下層配線
13に対向する側から下層配線13の上方を該下層配線
の幅方向へ横切って互いに平行に間隔をおいて伸長する
複数の細長い歯部分18とを有する。各歯部分18は、
図1に明確に示されているように、絶縁膜12上の自由
端18Aに帰する。
下層配線13の上方を覆うように、それぞれの歯部分1
8が互いに間隔をおいて入れ子式に組み合わされて形成
されており、図2に示すように、各櫛形配線部16の背
部分17の一端には、電極部19が形成されている。電
極部15、19を不要とすることができるが、後述する
導通試験を自動的に円滑に行う上で、これらを設けるこ
とが望ましい。
の模擬配線パターンの形成と同様な方法により形成する
ことができる。図3は、この模擬配線パターン10の形
成方法の一例を示す工程図である。ウエハ11の絶縁膜
12上には、下層配線13が形成される(図3
(A))。この下層配線13は、不要な部分を予めホト
レジスト(図示せず)で覆った後、例えばアルミニウム
あるいはその合金のような金属材料を真空蒸着し、この
ホトレジスト上の不要な蒸着金属と共にホトレジストを
除去するリフトオフ法、またはスパッタリングにより導
電層を形成し、この導電層から下層配線13を得るため
に、その不要部分を反応性イオンエッチングにより除去
するエッチング法等により、適宜形成することができ
る。
て上層配線14を形成するためのマクラレジスト20が
形成される(図3(B))。このマクラレジスト20
は、感光性を有するレジスト材料を下層配線13を覆っ
て絶縁膜12の全面に塗布した後、選択露光して現像処
理することにより、形成することができる。マクラレジ
スト20上には、図1および図2に示したパターンの上
層配線14が形成される(図3(C))。この上層配線
14は、下層配線13におけると同様なリフトオフ法あ
るいはエッチング法の他、選択電解メッキ法等によって
も得ることができる。
0が除去され、これにより、下層配線13と、該下層配
線から間隔をおいてその上方を跨いで形成される上層配
線14から成るエアーブリッジを含む模擬配線パターン
10が形成される(図3(D))。マクラレジスト20
の除去は、ウエットエッチング、およびレジスト膜の除
去に一般的に用いられる酸素プラズマを用いたアッシン
グまたは酸素イオンを用いた反応性イオンエッチングの
ようなドライエッチングを適宜組み合わせて用いること
ができる。
は、ウエハ11上の多数のICチップ上の集積回路の形
成と同時的に形成され、各ICチップの切離しに先立っ
て、模擬配線パターン10を用いたウエハ11の評価試
験が行われる。この評価試験は、下層配線13と上層配
線14との間の導通試験および上層配線14の一対の櫛
形配線部16、16間での導通試験により行われる。
試験では、一方の櫛形配線部16と、下層配線13との
間の導通試験を例えばプローバの探針を各電極部15、
19に接触させることにより、自動的に行うことができ
る。また、他方の櫛形配線部16と、下層配線13との
間の導通試験も同様に行われる。この導通試験により、
両者13、16間の絶縁状態が確認できれば、櫛形配線
部16の歯部分18が陥没等により下層配線13に接触
していないと判定することができる。
導通試験では、両櫛形配線部16、16の電極部19、
19にプローバの探針を接触させることにより、自動的
に行うことができる。この導通試験により、一対の櫛形
配線部16、16間の絶縁状態が確認できれば、櫛形配
線部16の歯部分18が例えば隣合う歯部分18に接触
するほどに大きく変形していないと判定することができ
る。他方、一対の櫛形配線部16、16間で導通状態が
検出されれば、何らかの原因で本来接触してはいけない
歯部分18が接触する程に横方向に大きく変形している
と判断され、この場合、ウエハ11上の他のICチップ
区画に形成されたIC集積回路にも何らかの不都合が生
じている可能性が高まる。そのため、このような導通試
験により異常を示す導通状態が検出されたウエハ11
は、より詳細な検査工程に回される。また、両導通試験
で異常を検出されないウエハ11は、引き続くチップ分
離工程に回される。
た電気的な判定により、エアーブリッジ回路の下方への
部分的な陥没等による接触状態を電気的に検出すること
ができることに加えて、横方向の変形による接触状態を
も電気的に検出することができ、従来のような顕微鏡等
を用いた手間取る検査工程を得ることなく、効率的かつ
自動的に高い精度でウエハ11の正確な評価を行うこと
が可能となる。
配線部16に1本の歯部分18を設け、他方の櫛形配線
部16に2本の歯部分18を設け、これらを入れ子式に
組み合わせることにより、上層配線14を構成すること
ができる。しかしながら、図1および図2に示したよう
に、多数の歯部分18を有する櫛形配線部16を組み合
わせることにより、一層正確な評価を下すことが可能と
なることから、図示の例が望ましい。
他の例を示す平面図である。図4に示す例では、上層配
線14の各櫛形配線部16の歯部分18は、互いに隣合
う歯部分18の側部と間隔をおいて相互に組み合うよう
に、その側部が凹凸に形成されている。このように歯部
分18の側部に凹凸を形成して、互いに組み合わせるこ
とにより、例えばウエハ11面と平行な面上での360
度の全ての方向への大きな変位をより正確に検出するこ
とが可能となる。この歯部分18の凹凸形状として、図
4では矩形の例が示されているが、例えば波形等、適宜
選択することができる。
線部の平面形状は、先に述べた長方形あるいは凹凸形状
の他、さらに種々の形状およびそれらを適宜組み合わせ
て使用することができる。また、一枚のウエハ上の複数
のICチップ区画に本発明の複数の模擬配線パターンを
分散させることにより、一層精度の高い評価が可能とな
る。また、本発明の半導体素子評価試験用模擬配線パタ
ーンは、例えば櫛形配線部のブリッジ部分である歯部分
の高さ寸法をそれぞれ異にする複数の模擬配線パターン
を形成し、それぞれの模擬配線パターンでの導通試験を
行うことにより、ブリッジの高さに応じた製造プロセス
での信頼性すなわちプロセス安定性の見積に使用するこ
とができる。
験用模擬配線パターンでは、一対の櫛形配線部のいずれ
か一方と下層配線との導通試験により、上層配線と下層
配線との接触の有無を検出することができ、また上層配
線の一対の櫛形配線部間の導通試験により、上層配線の
例えば横方向変位による接触の有無を電気的に検出する
ことができることから、SEM観察あるいは顕微鏡観察
のような模擬配線パターンの目視による観察を行うこと
なく、迅速かつ効率的に模擬配線パターンでの接触の有
無を高い精度で判定し、この判定結果に基づいてウエハ
を高い精度で評価することができる。
ターンを部分的に示す斜視図である。
ターンの平面図である。
ターンの製造工程図である。
ターンの上層配線の他の例を部分的に示す平面図であ
る。
Claims (5)
- 【請求項1】 半導体ウエハを基板として該基板の少な
くとも一つのICチップ区画に、当該基板上の他のIC
チップ区画に形成された半導体素子の評価試験のための
模擬回路として、形成される配線パターンであって、 前記基板上に形成される下層配線と、該下層配線から間
隔をおいてその上方を跨いで前記基板上に形成される上
層配線とを含み、 該上層配線は少なくとも一対の櫛形配線部が互いに間隔
をおいて入れ子式に組み合わせて形成されていることを
特徴とする半導体素子評価試験用模擬配線パターン。 - 【請求項2】 前記一対の櫛型配線部の各々は、互いに
組み合わされる歯部分とこの歯部分を共通に接続する背
部分とを有し、前記一対の櫛型配線部の各々は背部分は
互いに電気的に絶縁されている請求項1記載の半導体素
子評価試験用模擬配線パターン。 - 【請求項3】 前記下層配線及び一対の櫛型配線部のそ
れぞれが電極部を有する請求項1又は2記載の半導体素
子評価用模擬配線パターン。 - 【請求項4】 前記歯部分は互いに隣り合う歯部分の側
部と間隔をおいて相互に組み合う凹凸形状を有する請求
項2記載の半導体素子評価用模擬配線パターン。 - 【請求項5】 請求項1乃至4記載の半導体素子評価用
模擬配線パターンにおいて、前記上層配線と前記下層配
線との間及び前記一対の櫛型配線部間でそれぞれ導通試
験を施す半導体素子評価試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24243595A JP3167596B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24243595A JP3167596B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964138A JPH0964138A (ja) | 1997-03-07 |
JP3167596B2 true JP3167596B2 (ja) | 2001-05-21 |
Family
ID=17089056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24243595A Expired - Fee Related JP3167596B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3167596B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6424669B2 (ja) * | 2015-02-19 | 2018-11-21 | 三菱電機株式会社 | 半導体デバイス |
-
1995
- 1995-08-28 JP JP24243595A patent/JP3167596B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0964138A (ja) | 1997-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4855253A (en) | Test method for random defects in electronic microstructures | |
JP2840544B2 (ja) | 検査プローブ、集積回路の動作可能性を検査するため該集積回路を有する半導体基板の導電性検査パッドと係合する方法及び装置、及び該装置を形成する方法 | |
US6902941B2 (en) | Probing of device elements | |
JPS5845816B2 (ja) | 導線特性測定方法 | |
US5739052A (en) | Apparatus and method for detecting defects in insulative layers of MOS active devices | |
JPS6253946B2 (ja) | ||
US7614147B2 (en) | Method of creating contour structures to highlight inspection region | |
JP3167596B2 (ja) | 半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法 | |
US5508629A (en) | Method and apparatus for inspecting integrated circuit probe cards | |
JP4300795B2 (ja) | 半導体装置及びその検査方法 | |
JPH01211936A (ja) | 半導体ウェーハの電気的特性測定用プローブ針 | |
US4990218A (en) | Method of testing conductor film quality | |
TW200414362A (en) | Forming a cap above a metal layer | |
JP2826400B2 (ja) | 半導体装置の検査方法 | |
JPH05206383A (ja) | 半導体ウエハー及びその検査方法 | |
JP2000058611A (ja) | 半導体装置の評価方法 | |
KR100676612B1 (ko) | 반도체 소자의 패드 | |
JPH0496343A (ja) | 半導体装置 | |
JPH01150863A (ja) | プローブカード | |
JP2003229427A (ja) | 模擬配線パターンとこれを用いた半導体素子の評価試験方法 | |
US7306958B2 (en) | Composite pattern for monitoring various defects of semiconductor device | |
JPH0737883B2 (ja) | コンタクト孔の測定方法 | |
JP2000114335A (ja) | 半導体装置の測定方法 | |
JP2570033B2 (ja) | プリント配線板用導通検査機 | |
KR20000045238A (ko) | 반도체 소자 제조 공정에서의 오버레이 측정 장치 및 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080309 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090309 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090309 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |