JP3165952B2 - Digital automatic fine tuning circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば、テレビジ
ョン受像機（以下、ＴＶ受像機）等のように、電圧制御
発振器（以下、ＶＣＯ：Voltage Controled Oscillato
r）を有する位相同期ループ（以下、ＰＬＬ：Phase Loc
ked Loop ）回路及び自動微同調（以下、ＡＦＴ：Auto
Fine Tuning）回路を共に備える装置の分野に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage controlled oscillator (hereinafter referred to as VCO) such as a television receiver (hereinafter referred to as TV receiver).
r) (hereinafter, PLL: Phase Loc)
ked Loop) circuit and automatic fine tuning (AFT: Auto
Fine Tuning).

【０００２】[0002]

【従来の技術】従来、このようなＰＬＬ回路及びＡＦＴ
回路を共に備える代表的な装置として、図７に示すよう
なＴＶ受像機がある。図７は、従来のＴＶ受像機の概略
構成例を示すブロック図であり、図７において、ＴＶ受
像機は、大別して、アンテナ１１、チューナ回路１２、
ＴＶリニア回路１３、音声回路１４、映像回路１５から
構成されている。アンテナ１１は、装置外部に設けられ
た高指向性アンテナ（携帯機器の場合には内蔵ロッドア
ンテナ）等からなり、受信した電波をチューナ回路１２
に導くためのものである。2. Description of the Related Art Conventionally, such a PLL circuit and an AFT
As a typical device provided with both circuits, there is a TV receiver as shown in FIG. FIG. 7 is a block diagram showing a schematic configuration example of a conventional TV receiver. In FIG. 7, the TV receiver is roughly divided into an antenna 11, a tuner circuit 12,
It comprises a TV linear circuit 13, an audio circuit 14, and a video circuit 15. The antenna 11 is composed of a highly directional antenna (built-in rod antenna in the case of a portable device) or the like provided outside the apparatus.
It is intended to lead to.

【０００３】チューナ回路１２は、キー入力部１６、チ
ューニング制御回路１７、チューナ１８からなり、キー
入力部１６は、チューニング制御回路１７に対して、例
えば、チューニング設定用データ、チューニングアップ
／ダウン指示等のキー入力信号を出力する。チューニン
グ制御回路１７は、キー入力部１６におけるチューニン
グアップ／ダウンキーの操作及び後述するＴＶリニア回
路１３からのＡＦＴ信号等に基づいてチューニング信号
を作成し、チューナ１８に出力する。The tuner circuit 12 includes a key input section 16, a tuning control circuit 17, and a tuner 18. The key input section 16 provides the tuning control circuit 17 with, for example, tuning setting data, tuning up / down instructions, and the like. The key input signal of is output. The tuning control circuit 17 creates a tuning signal based on the operation of a tuning up / down key on the key input unit 16 and an AFT signal from the TV linear circuit 13 described later, and outputs the tuning signal to the tuner 18.

【０００４】チューナ１８は、チューニング制御回路１
７からのチューニング信号に基づいて指定のチャネルを
選択し、アンテナ１１により受信した信号を中間周波信
号に変換するとともに、この中間周波信号を次段のＴＶ
リニア回路１３に出力する。ＴＶリニア回路１３は、中
間周波数増幅回路１９、映像検波回路２０、ＰＬＬ回路
２１、ＡＦＴ回路２２、映像増幅回路２３、クロマ回路
２４、同期分離回路２５からなり、中間周波数増幅回路
１９は、チューナ１８からの中間周波信号を増幅し、そ
の出力信号を映像検波回路２０，ＰＬＬ回路２１，ＡＦ
Ｔ回路２２に出力する。The tuner 18 includes a tuning control circuit 1
7, a designated channel is selected based on the tuning signal, and the signal received by the antenna 11 is converted into an intermediate frequency signal.
Output to the linear circuit 13. The TV linear circuit 13 includes an intermediate frequency amplifying circuit 19, a video detecting circuit 20, a PLL circuit 21, an AFT circuit 22, a video amplifying circuit 23, a chroma circuit 24, and a synchronization separating circuit 25. The intermediate frequency amplifying circuit 19 includes a tuner 18 , And outputs the output signal to the video detection circuit 20, PLL circuit 21, AF
Output to the T circuit 22.

【０００５】ＰＬＬ回路２１は、中間周波数増幅回路１
９から出力される中間周波信号とＶＣＯ（図示せず）か
らの信号との位相差を検出してＶＣＯの発振周波数を制
御するものであり、ＶＣＯから映像検波回路２０に対し
て位相信号を出力する。ＡＦＴ回路２２は、中間周波数
増幅回路１９から出力される中間周波信号と固定の発振
基準周波数との差をＡＦＴ検波（ＦＭ検波）によってＳ
字状のＡＦＴ信号として取り出し、チューニング制御回
路１７内のバリキャップを調整するための信号としてチ
ューニング制御回路１７に出力する。The PLL circuit 21 includes an intermediate frequency amplifier 1
9 detects a phase difference between an intermediate frequency signal output from the VCO 9 and a signal from a VCO (not shown), and controls the oscillation frequency of the VCO, and outputs a phase signal from the VCO to the video detection circuit 20. I do. The AFT circuit 22 determines the difference between the intermediate frequency signal output from the intermediate frequency amplification circuit 19 and the fixed oscillation reference frequency by AFT detection (FM detection).
The signal is taken out as a character-like AFT signal and output to the tuning control circuit 17 as a signal for adjusting the varicap in the tuning control circuit 17.

【０００６】一方、映像検波回路２０では、中間周波信
号から映像を検波し、映像増幅回路２３に映像信号を出
力するとともに、音声回路１４に音声信号を出力する。
映像増幅回路２３は、映像検波回路２０からの映像信号
を映像増幅回路２３により増幅した後、クロマ回路２４
及び同期分離回路２５を介して映像回路１５及びチュー
ニング制御回路１７に対し、クロマ信号，復号同期信号
Ｃ−ＳＹＮＣ，水平同期信号Ｈ−ＳＹＮＣ及び垂直同期
信号Ｖ−ＳＹＮＣを出力する。詳しくは、同期分離回路
２５によって映像信号に含まれる水平及び垂直同期信号
を分離し、復号同期信号Ｃ−ＳＹＮＣをチューニング制
御回路１７に、水平同期信号Ｈ−ＳＹＮＣ及び垂直同期
信号Ｖ−ＳＹＮＣを後述するタイミング制御回路２７に
出力する。On the other hand, the video detection circuit 20 detects a video from the intermediate frequency signal, outputs a video signal to the video amplification circuit 23, and outputs an audio signal to the audio circuit 14.
The video amplification circuit 23 amplifies the video signal from the video detection circuit 20 by the video amplification circuit 23,
And outputs a chroma signal, a decoded synchronizing signal C-SYNC, a horizontal synchronizing signal H-SYNC, and a vertical synchronizing signal V-SYNC to the video circuit 15 and the tuning control circuit 17 via the sync separation circuit 25. More specifically, the horizontal and vertical synchronization signals included in the video signal are separated by the synchronization separation circuit 25, the decoded synchronization signal C-SYNC is sent to the tuning control circuit 17, and the horizontal synchronization signal H-SYNC and the vertical synchronization signal V-SYNC are sent later. The timing is output to the timing control circuit 27.

【０００７】音声回路１４は、音声検波回路２６及び音
声増幅回路２７からなり、ＴＶリニア回路１３から入力
される音声信号を音声検波回路２６によって音声検波し
て低周波信号に変換し、音声増幅回路２７により音声増
幅してスピーカＳＰを駆動するものである。映像回路１
５は、同期分離回路２５から送られてくる各同期信号に
基づいて表示制御用の信号を作成するものである。The audio circuit 14 comprises an audio detection circuit 26 and an audio amplification circuit 27. The audio signal input from the TV linear circuit 13 is detected by the audio detection circuit 26 and converted into a low-frequency signal. The audio signal is amplified by 27 and the speaker SP is driven. Video circuit 1
Numeral 5 is for generating a signal for display control based on each synchronization signal sent from the synchronization separation circuit 25.

【０００８】図８は、図７におけるＰＬＬ回路及びＡＦ
Ｔ回路部分の要部ブロック図である。図８に示すよう
に、ＰＬＬ回路２１は、位相比較器３１、フィルタ３
２、ＬＣ時定数回路３３ａを有するＶＣＯ３３、位相シ
フト回路３４から構成され、ＡＦＴ回路２２は、周波数
比較器３５、低域フィルタ３６、基準発振器３７から構
成されている。FIG. 8 shows the PLL circuit and AF in FIG.
It is a principal part block diagram of a T circuit part. As shown in FIG. 8, the PLL circuit 21 includes a phase comparator 31, a filter 3
2. A VCO 33 having an LC time constant circuit 33a and a phase shift circuit 34. The AFT circuit 22 includes a frequency comparator 35, a low-pass filter 36, and a reference oscillator 37.

【０００９】前述したように、ＰＬＬ回路２１は、中間
周波数増幅回路１９から出力される中間周波信号を位相
比較器３１及びフィルタ３２を介してＶＣＯ３３に入力
し、ＶＣＯ３３からの出力を位相比較器３１にフィード
バックさせることにより発振周波数を制御するものであ
る。また、ＡＦＴ回路２２は、中間周波数増幅回路１９
から出力される中間周波信号と、リファレンスとなる高
精度な基準発振器３７（例えば、発振精度が０．２％以
下）からの発振基準周波数との周波数差をＳ字状のＡＦ
Ｔ信号として取り出してチューニング制御回路１７に出
力するものである。As described above, the PLL circuit 21 inputs the intermediate frequency signal output from the intermediate frequency amplifier circuit 19 to the VCO 33 via the phase comparator 31 and the filter 32, and outputs the output from the VCO 33 to the phase comparator 31. The oscillation frequency is controlled by feeding back the oscillation frequency. The AFT circuit 22 includes the intermediate frequency amplifying circuit 19
The difference between the intermediate frequency signal output from the oscilloscope and an oscillation reference frequency from a high-precision reference oscillator 37 (for example, the oscillation accuracy is 0.2% or less) serving as a reference is represented by an S-shaped AF.
It is extracted as a T signal and output to the tuning control circuit 17.

【００１０】以上の構成において、ＰＬＬ回路２１内の
ＶＣＯ３３は、ＬＣ時定数回路３３ａのコイルＬを調整
することにより、予めフリーラン周波数の調整を行って
おく必要がある。これは、ＶＣＯ３３におけるフリーラ
ン周波数の調整が不十分だとＰＬＬ回路２１において定
常位相誤差が生じ、この定常位相誤差が映像信号に直交
歪みを発生させる原因となるからである。特に、近年普
及しているワイドＴＶ（画面の縦横比が１６：９で、画
面の縦横比が４：３である従来型ＴＶよりも横長画面の
ＴＶ）においては、この直交歪みによる画質の劣化が顕
著である。In the above configuration, the VCO 33 in the PLL circuit 21 needs to adjust the free-run frequency in advance by adjusting the coil L of the LC time constant circuit 33a. This is because insufficient adjustment of the free-run frequency in the VCO 33 causes a steady phase error in the PLL circuit 21, and this steady phase error causes orthogonal distortion in the video signal. In particular, in a wide TV (a TV having a screen aspect ratio of 16: 9 and a screen aspect ratio longer than that of a conventional TV having a screen aspect ratio of 4: 3), image quality is deteriorated due to the orthogonal distortion. Is remarkable.

【００１１】直交歪みによる画質の劣化に対しては、ル
ープゲインを上げることによってある程度対処すること
が可能であるが、設計上の問題もあって、やみくもにル
ープゲインを上げるこわけにはいかず、このループゲイ
ンのアップという手法には程度というものがある。上記
した理由から、ＶＣＯ３３のフリーラン周波数は、外付
けのＬＣ時定数回路３３ａのコイルＬを調整することに
より位相合わせを実現するのが一般的であり、図８に示
す従来例では、ＡＦＴ回路２２もＶＣＯ３３と同様にＬ
Ｃ時定数回路を備え、ＬＣ時定数回路内のコイルによっ
て発振基準周波数の調整を行っていた。Although it is possible to cope with the deterioration of the image quality due to the orthogonal distortion by increasing the loop gain to some extent, there is a problem in design, so that the loop gain cannot be blindly increased. There is a degree in the technique of increasing the loop gain. For the reasons described above, the free-running frequency of the VCO 33 is generally achieved by adjusting the coil L of the external LC time constant circuit 33a, and in the conventional example shown in FIG. 22 is also L like VCO 33
A C time constant circuit is provided, and the oscillation reference frequency is adjusted by a coil in the LC time constant circuit.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＬ回路２１では、定常位相誤差を低減す
るためのＶＣＯ３３のフリーラン周波数の調整は、ＬＣ
時定数回路３３ａのコイルＬを調整することによって行
っており、また同様に、ＡＦＴ回路２２の調整も行われ
ていたため、調整作業が面倒であるという問題点があっ
た。一般に、ＡＦＴ回路２２に要求される精度は、ＶＣ
Ｏ３３に要求される精度よりも高い精度が要求される。
すなわち、調整済みのＡＦＴ回路２２によって出力され
る周波数信号に基づいて、フリーラン時におけるＶＣＯ
３３の周波数調整を行うことができれば、調整に要する
労力を低減することができる。In such a conventional PLL circuit 21, however, the adjustment of the free-run frequency of the VCO 33 to reduce the steady-state phase error is performed by the LC circuit.
The adjustment is performed by adjusting the coil L of the time constant circuit 33a, and similarly, the adjustment of the AFT circuit 22 is also performed, so that there is a problem that the adjustment work is troublesome. Generally, the accuracy required of the AFT circuit 22 is VC
Accuracy higher than that required for O33 is required.
That is, based on the frequency signal output by the adjusted AFT circuit 22, the VCO during the free run
If the frequency adjustment of 33 can be performed, the labor required for the adjustment can be reduced.

【００１３】また、調整用のために外付けされたＬＣ時
定数回路３３ａのコイルＬからは不要放射があり、不要
放射の悪影響を防止するためには、シールドの強化や特
別なパターン設計が必要となる。そこで、不要放射の原
因であるＬＣ時定数回路３３ａを取り除くことが考えら
れるが、この場合、電源電圧に対する依存性をなくすた
めの回路設計が必要となり、いずれにしても製造コスト
が上昇するという問題点があった。Unnecessary radiation is generated from the coil L of the LC time constant circuit 33a externally provided for adjustment. In order to prevent the adverse effects of the unnecessary radiation, it is necessary to strengthen the shield and design a special pattern. Becomes Therefore, it is conceivable to remove the LC time constant circuit 33a which is a cause of unnecessary radiation. In this case, however, it is necessary to design a circuit to eliminate the dependence on the power supply voltage, and in any case, the manufacturing cost increases. There was a point.

【００１４】本発明の課題は、上記問題点を解消し、電
源電圧に対して依存性を有するＶＣＯであっても、フリ
ーラン周波数の自動調整を行うディジタルＡＦＴ回路を
提供することにある。An object of the present invention is to provide a digital AFT circuit which solves the above-mentioned problems and automatically adjusts a free-run frequency even in a VCO having a dependency on a power supply voltage.

【００１５】[0015]

【課題を解決するための手段】本発明は、アンテナによ
り受信した信号を、チュニング制御回路からのチュ−ニ
ング信号に基づいてチュ−ナにより中間周波信号に変換
し、この中間周波信号を映像検波回路に供給すると共
に、前記中間周波信号を位相比較器及び電圧制御発振器
を含む位相同期ル−プに入力して前記電圧制御発振器か
らの周波信号を前記映像検波回路に入力し、また前記中
間周波信号を周波数比較器に入力してその周波数と基準
周波数とを比較しその比較結果に基づく信号を前記チュ
−ニング制御部に出力するように構成したテレビ受像機
であって、このテレビ受像機の前記電圧制御発振器のフ
リ−ラン周波数を自動調整する回路において、前記周波
数比較器の比較結果に基づいて周波数差をディジタルデ
−タである周波数差情報として出力する周波数差抽出部
と、前記電圧制御発振器の入力側に設けられ、前記周波
数差抽出部からの周波数差情報に応じて電圧制御発振器
への入力信号が制御される電圧制御器と、前記位相同期
ル−プの動作を停止させておき、前記電圧制御発振器か
らの周波信号を周波数比較器に入力してその周波数と基
準周波数との周波数差情報に相当する信号を前記周波数
差抽出部を介して前記電圧制御器に入力しこれにより前
記電圧制御発振器のフリ−ラン周波数を調整する初期設
定動作用ル−プを確立させ る初期設定モ−ドと、前記初
期設定動作用ル−プの動作を停止させておき、前記位相
同期ル−プを確立させかつ前記周波数比較器には中間周
波信号を入力して当該周波数比較器からの信号を前記チ
ュ−ニング制御回路に送る通常動作モ−ドと、の間で動
作モ−ドを切り替えるためのスイッチと、前記周波数抽
出部からの周波数差情報の数値が安定するまでは前記初
期設定モ−ドを選択し、前記周波数差情報の数値が安定
したときには前記通常動作モ−ドを選択するように前記
スイッチを切り替える手段と、を備えたことを特徴とす
る。 SUMMARY OF THE INVENTION The present invention relates to an antenna.
The received signal is transmitted to the tuner from the tuning control circuit.
Is converted to an intermediate frequency signal by a tuner based on the tuning signal.
When this intermediate frequency signal is supplied to the video detection circuit,
A phase comparator and a voltage controlled oscillator
Input to the phase-locked loop including
These frequency signals are input to the video detection circuit,
The inter-frequency signal is input to the frequency comparator and its frequency and reference
Frequency, and a signal based on the comparison result is output to the tuner.
A television receiver configured to output to the control unit
Wherein the voltage-controlled oscillator of the television receiver is
In a circuit for automatically adjusting a rerun frequency,
The frequency difference is digitally converted based on the comparison result of the number comparator.
Frequency difference extraction unit that outputs as frequency difference information
Provided on the input side of the voltage-controlled oscillator,
Voltage controlled oscillator according to frequency difference information from number difference extractor
A voltage controller whose input signal is controlled, and said phase synchronization
The operation of the loop is stopped, and the operation of the voltage-controlled oscillator is stopped.
These frequency signals are input to the frequency comparator,
The signal corresponding to the frequency difference information from the quasi-frequency
The voltage is input to the voltage controller via a difference extracting unit, thereby
Initial setting for adjusting the free-run frequency of the voltage controlled oscillator
Constant operation for Le - initialization mode Ru to establish the up - de and the first
The operation of the initial setting operation loop is stopped, and the phase
A synchronous loop is established and the frequency comparator has an intermediate loop.
Wave signal and input the signal from the frequency comparator to the
Between the normal operation mode sent to the tuning control circuit.
A switch for switching the operation mode and the frequency extraction
Until the numerical value of the frequency difference information from the output section becomes stable,
Select the period setting mode, and the numerical value of the frequency difference information is stable
The normal operation mode.
Means for switching a switch.
You.

【００１６】[0016]

【発明の実施の形態】以下、本願発明の一実施形態を図
面に基づいて説明する。図２は、本発明のディジタルＡ
ＦＴ回路の要部構成を示すブロック示す図である。な
お、図２において、図１に示す原理図及び図７及び図８
に示す従来例と同一要素部分には同一符号を付してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 2 shows the digital A of the present invention.
FIG. 2 is a block diagram illustrating a main configuration of an FT circuit. In FIG. 2, the principle diagram shown in FIG. 1 and FIGS.
The same components as those of the conventional example shown in FIG.

【００１７】図２に示すように、ディジタルＡＦＴ回路
１は、周波数比較器２と、周波数差抽出部３と、動作切
替部４の機能を有するスイッチＳＷ１〜ＳＷ４と、中継
回路５及び調整回路６の機能を有する調整制御部５６と
から構成されている。また、、図２中には、ＰＬＬ回路
２１内の回路として、位相比較器３１、フィルタ（この
場合、ラグリードループフィルタ）３２、ＶＣＯ３３、
電圧制御器４０が表されている。As shown in FIG. 2, the digital AFT circuit 1 includes a frequency comparator 2, a frequency difference extracting unit 3, switches SW1 to SW4 having the functions of an operation switching unit 4, a relay circuit 5, and an adjusting circuit 6. And an adjustment control unit 56 having the above function. Also, in FIG. 2, as circuits in the PLL circuit 21, a phase comparator 31, a filter (in this case, a lag-lead loop filter) 32, a VCO 33,
A voltage controller 40 is shown.

【００１８】周波数比較器２は、中間周波増幅回路１９
により得られる中間周波数に依存しない任意の基準周波
数をその内部に備え、この基準周波数と中間周波数とを
比較するものである。周波数差抽出部３は、周波数比較
器２の比較結果に基づいて基準周波数とＶＣＯの出力周
波数または中間周波数との周波数差を抽出し、フリーラ
ン動作時にはこの周波数差情報を４ビットのディジタル
データとして調整制御部５６に出力し、一方、通常動作
時にはこの周波数差情報に基づいて図示しない同調発振
回路を制御するものである。The frequency comparator 2 includes an intermediate frequency amplifier 19
Is provided therein with an arbitrary reference frequency that does not depend on the intermediate frequency, and this reference frequency is compared with the intermediate frequency. The frequency difference extracting unit 3 outputs the reference frequency and the output frequency of the VCO based on the comparison result of the frequency comparator 2.
The frequency difference from the wave number or the intermediate frequency is extracted, and the frequency difference information is output as 4-bit digital data to the adjustment control unit 56 during the free-run operation, while a tuning (not shown) is performed based on the frequency difference information during the normal operation. It controls the oscillation circuit.

【００１９】この場合、調整制御部５６に出力される周
波数差情報は、周波数比較器２によって生成することの
できる８ビット情報中の上位４ビットを用いたディジタ
ルデータであり、本発明のディジタルＡＦＴ回路１は、
ＬＣ時定数回路によって基準周波数を調整していた従来
のアナログＡＦＴ回路２２とは異なり、極めて正確な固
定周波数発振に基づいて中間周波数との周波数差情報を
出力することができるようになっている。In this case, the frequency difference information output to the adjustment control unit 56 is digital data using the upper 4 bits of the 8-bit information that can be generated by the frequency comparator 2, and the digital AFT of the present invention. Circuit 1 is
Unlike the conventional analog AFT circuit 22 in which the reference frequency is adjusted by the LC time constant circuit, frequency difference information from the intermediate frequency can be output based on extremely accurate fixed frequency oscillation.

【００２０】スイッチＳＷ１〜ＳＷ４は、後述するカウ
ンタ９ａからの制御信号に基づいて動作モードを切り替
えるためのものであり、初期設定（トリミング）動作時
には、スイッチＳＷ１，ＳＷ２がオフするとともに、ス
イッチＳＷ４はＢ側を選択し、通常動作時には、スイッ
チＳＷ１，ＳＷ２がオンするとともに、スイッチＳＷ４
はＡ側を選択する。The switches SW1 to SW4 are used to switch the operation mode based on a control signal from a counter 9a to be described later. During an initial setting (trimming) operation, the switches SW1 and SW2 are turned off, and the switch SW4 is turned off. When the side B is selected, during normal operation, the switches SW1 and SW2 are turned on, and the switch SW4 is turned on.
Selects the A side.

【００２１】調整制御部５６は、図２に示すように、情
報保持部７となる第一レジスタ７ａ及び第二レジスタ７
ｂ、設定部７ｃ、判定部８となる比較器８ａ、カウンタ
部９となるカウンタ９ａ、出力回路１０となるＤ／Ａ変
換器１０ａから構成されている。第一レジスタ７ａ及び
第二レジスタ７ｂは、周波数差抽出部３から出力される
周波数差情報を所定タイミング毎に保持するものであ
り、第一レジスタ７ａは現時点での周波数差情報を保持
し、第二レジスタ７ｂは前時点での周波数差情報を保持
するものである。As shown in FIG. 2, the adjustment control unit 56 includes a first register 7a and a second register 7 serving as an information holding unit 7.
b, a setting unit 7c, a comparator 8a serving as a determination unit 8, a counter 9a serving as a counter unit 9, and a D / A converter 10a serving as an output circuit 10. The first register 7a and the second register 7b hold the frequency difference information output from the frequency difference extracting unit 3 at every predetermined timing, and the first register 7a holds the current frequency difference information, The second register 7b holds the frequency difference information at the previous time.

【００２２】設定部７ｃは、最初の電源投入時に第一レ
ジスタ７ａ及び第二レジスタ７ｂの内容を初期化すると
ともに、比較器８ａの比較結果に基づいて第一レジスタ
７ａの内容を第二レジスタ７ｂに複写するものである。
比較器８ａは、第一レジスタ７ａ及び第二レジスタ７ｂ
に格納されている周波数差情報をそれぞれ比較し、一致
していたら設定部７ｃに対して複写処理を促す信号を出
力するとともに、カウンタ９ａに一致信号を出力する。The setting unit 7c initializes the contents of the first register 7a and the second register 7b when the power is turned on for the first time, and also changes the contents of the first register 7a based on the comparison result of the comparator 8a. Is to be copied.
The comparator 8a includes a first register 7a and a second register 7b.
And outputs a signal prompting the copying process to the setting unit 7c and outputs a match signal to the counter 9a if they match.

【００２３】カウンタ９ａは、比較器８ａからの一致信
号をカウントし、予め設定された所定数回（本例では、
３回）一致信号がカウントされたら、周波数差抽出部３
から安定した出力があったものと判断し、スイッチＳＷ
３をオンして第一レジスタ７ａ内に保持された位相差情
報をＤ／Ａ変換器１０ａに出力する。Ｄ／Ａ変換器１０
ａは、４ビットのディジタル信号をアナログ信号に変換
するものである。このように、調整制御部５６は、フリ
ーラン動作時に周波数差抽出部３から同一の周波数差情
報が所定数回（この場合、３回）安定して出力されたと
きに、この周波数差情報を電圧制御器４０に出力する。The counter 9a counts the coincidence signal from the comparator 8a, and sets a predetermined number of times (in this example,
3) When the coincidence signal is counted, the frequency difference extracting unit 3
From the switch SW.
3 to output the phase difference information held in the first register 7a to the D / A converter 10a. D / A converter 10
a converts a 4-bit digital signal into an analog signal. As described above, when the same frequency difference information is stably output a predetermined number of times (in this case, three times) from the frequency difference extraction unit 3 during the free-run operation, the adjustment control unit 56 determines this frequency difference information. Output to the voltage controller 40.

【００２４】図３は、図２における調整制御部５６を除
くディジタルＡＦＴ回路１（以下、ディジタルＡＦＴ部
１ａ）及び調整制御部５６をそれぞれＬＳＩ化した場合
の信号線の接続関係を示す図であり、図４は、図３にお
けるディジタルＡＦＴ部１ａの要部回路図、図５は、図
３における調整制御部５６の要部回路図である。なお、
図３に示す例では、回路構成上、図２中のＤ／Ａ変換器
１０ａだけをＬＳＩ外部に設けている。FIG. 3 is a diagram showing the connection relationship of signal lines when the digital AFT circuit 1 (hereinafter, digital AFT unit 1a) and the adjustment control unit 56 except for the adjustment control unit 56 in FIG. 4 is a main part circuit diagram of the digital AFT unit 1a in FIG. 3, and FIG. 5 is a main part circuit diagram of the adjustment control unit 56 in FIG. In addition,
In the example shown in FIG. 3, only the D / A converter 10a in FIG. 2 is provided outside the LSI due to the circuit configuration.

【００２５】ディジタルＡＦＴ部１ａは、図４に示すよ
うに、ＴフリップフロップＴ１〜Ｔ１６、Ｄフリップフ
ロップＤ１〜Ｄ６、ナンドゲートＮ１、インバータＩ１
から構成され、中間周波信号（５８．７５ＭＨｚ）、Ｐ
ＯＲ信号、基準周波信号（３．５８ＭＨｚ）の各入力信
号に基づいてＡＦＴｏｕｔＤＨ信号（“Ｈ”で固定）、
クロック信号ＣＬＫ、位相差情報ディジタル信号ｄａｔ
ａ１〜ｄａｔａ４を調整制御部５６に対して出力する。As shown in FIG. 4, the digital AFT unit 1a includes T flip-flops T1 to T16, D flip-flops D1 to D6, a NAND gate N1, and an inverter I1.
And an intermediate frequency signal (58.75 MHz), P
An AFToutDH signal (fixed with “H”) based on each input signal of the OR signal and the reference frequency signal (3.58 MHz);
Clock signal CLK, phase difference information digital signal dat
a1 to data4 are output to the adjustment control unit 56.

【００２６】調整制御部５６は、図５に示すように、Ｄ
フリップフロップｄ１〜Ｄ１０、ナンドゲートｎ１〜ｎ
１８、インバータｉ１〜ｉ６から構成され、ＤＨ信号
（＝“Ｈ”）、クロック信号ＣＬＫ、位相差情報ディジ
タル信号ｄａｔａ１〜ｄａｔａ４、ｐｏｒ信号の各入力
信号に基づいて制御情報信号ｂｉｔ１〜ｂｉｔ４をＤ／
Ａ変換器１０ａに対して出力する。As shown in FIG. 5, the adjustment control section 56
Flip-flops d1 to D10, NAND gates n1 to n
18. It is composed of inverters i1 to i6. The control information signals bit1 to bit4 are D / D based on the input signals of the DH signal (= "H"), the clock signal CLK, the phase difference information digital signals data1 to data4, and the por signal.
Output to the A converter 10a.

【００２７】次に上述実施形態の作用について、図６を
参照して説明する。図６は、図５の各ノードＡ〜Ｉにお
ける波形図である。図６では、クロック信号ＣＬＫに基
づいてシフトレジスタのステータスが変化していき、ｄ
ａｔａ１＝ノードＡ＝ノードＢ， ｄａｔａ２＝ノード
Ｃ＝ノードＤｄａｔａ３＝ノードＥ＝ノードＦ， ｄａ
ｔａ４＝ノードＧ＝ノードＨの各条件が成立したとき、
同一周波数信号が３回入力したものとみなすことがで
き、そこで、ノードＩのステータスが変化し、出力のス
テータスはその後一定となる。Next, the operation of the above embodiment will be described with reference to FIG. FIG. 6 is a waveform diagram at each of the nodes A to I in FIG. In FIG. 6, the status of the shift register changes based on the clock signal CLK, and d
data1 = node A = node B, data2 = node C = node Ddata3 = node E = node F, da
When each condition of ta4 = node G = node H is satisfied,
It can be considered that the same frequency signal is input three times, where the status of the node I changes and the status of the output thereafter becomes constant.

【００２８】ディジタルＡＦＴ部１ａでは、単位時間ｔ
における入力パルス数をカウントすることによって周波
数分別を行う。そして、ターゲットとなる中間周波数を
ｆｐ、基準発振周波数をｆｘとする。ここで、中間周波
数ｆｐ及び基準発振周波数ｆｘをそれぞれ分周し、周波
数分別を行う場合、解像度をＢｒ、中間周波数ｆｐのカ
ウント数をＮｐとすると、ｆｐ／Ｂｒ≦Ｎｐを満たすこ
とが必要となる。一例として、日本向けＮＴＳＣの中間
周波数ｆｐ＝５８．７５ＭＨｚ、解像度Ｂｒ＜５０ｋＨ
ｚとし、Ｎｐ＝２npで表示できるとすると、２np＜ｆｐ
／Ｂｒ ＝５８．７５×１０6 ／５０×１０3 ＝１１７
５∴ｎｐ≧１１となる。In the digital AFT unit 1a, the unit time t
The frequency classification is performed by counting the number of input pulses at. The target intermediate frequency is fp, and the reference oscillation frequency is fx. Here, when dividing the intermediate frequency fp and the reference oscillation frequency fx, and performing frequency separation, it is necessary to satisfy fp / Br ≦ Np, where Br is the resolution and Np is the count number of the intermediate frequency fp. . As an example, the NTSC intermediate frequency fp for Japan is 58.75 MHz, and the resolution Br <50 kHz.
Assuming that z can be displayed by Np = 2np, 2np <fp
/Br=58.75×10 6/50 × 10 3 = 117
5∴np ≧ 11.

【００２９】ところで、ＡＦＴでは入力周波数ｆｐ’が
中間周波数ｆｐに対して一般的に最大２ＭＨｚのズレし
か生じないため、これ以上の周波数差は無視しても構わ
ない。すなわち、カウンタはオーバーフローしても差し
支えない。ここで、｜ｆｐ’−ｆｐ｜＜２ＭＨｚと仮定
すると、ｎｐ＝１１とした場合、Ｂｒ＝ｆｐ／２11 ＝
２８．７ｋＨｚとなり、入力周波数ｆｐ’をカウントす
るために必要なけた数をｎとすると、２８．７×１０3
ラ２n ≧２×１０6 ラ２ｎ≧８となる。By the way, in the AFT, the input frequency fp 'generally deviates only by a maximum of 2 MHz with respect to the intermediate frequency fp. Therefore, a frequency difference larger than 2 MHz may be ignored. That is, the counter may overflow. Here, assuming that | fp'-fp | <2 MHz, when np = 11, Br = fp / 211 =
Assuming that the number required for counting the input frequency fp 'is n, 28.7 kHz
La 2n ≧ 2 × 10 6 La 2n ≧ 8.

【００３０】次に、基準発振周波数ｆｘに対する分周比
Ｎｘの必要条件は、（Ｎｘ／ｆｘ）≧（１１７５／ｆ
ｐ）Ｎｘ≧（１１７５×ｆｘ／ｆｐ）＝１１７５×
（３．５７９５４５×１０6 ／５８．７５）×１０6 ＝
７２となる。ここで、Ｎｘ＝２nxとすると、Ｎｘ＝１２
８、ｎｘ＝７、ｔ＝１２８／ｆｘ＝３５．７５９μｓｅ
ｃとなり、この場合、実際のカウント数Ｎｐは、 Ｎｐ
＝Ｎｘ×ｆｐ／ｆｘ ＝１２８×（５８．７５×１０6
／３．５７９５４５×１０6 ）＝２１０１となり、Ｎｐ
＝２１０１のとき、入力周波数を考えると、ｆｐ＝（２
１０１／１２８）×ｆｘ ＝５８．７５５ＭＨｚ∴誤差
ｆｅ＝５ｋＨｚとなる。Next, the necessary condition of the dividing ratio Nx with respect to the reference oscillation frequency fx is (Nx / fx) ≧ (1175 / f
p) Nx ≧ (1175 × fx / fp) = 1175 ×
(3.579545 × 10 6 /58.75)×10 6 =
72. Here, if Nx = 2nx, Nx = 12
8, nx = 7, t = 128 / fx = 35.759 μse
c, in this case, the actual count number Np is Np
= Nx × fp / fx = 128 × (58.75 × 10 6
/3.579545×10 6) = 2101 and Np
= 2101, considering the input frequency, fp = (2
101/128) × fx = 58.755 MHz∴error fe = 5 kHz.

【００３１】今回２１０１回カウントした時点でカウン
タの最上位ビットが“１”→“０”になるものとする
と、８桁のダウンカウンタを使用した場合、ＡＦＴの応
答周波数レンジは、ｆｍｉｎ−ｆｐ＝−３．５７９５４
５ＭＨｚｆｍａｘ−ｆｐ＝３．５５ＭＨｚとなり、十分
な特性範囲にあることがわかる。Assuming that the most significant bit of the counter changes from “1” to “0” at the time of counting 2101 times, when an 8-digit down counter is used, the response frequency range of the AFT becomes fmin−fp = -3.579954
5 MHzfmax-fp = 3.55 MHz, which indicates that the characteristics are in a sufficient range.

【００３２】そして、調整制御部５６では、ＶＣＯ３３
のフリーラン周波数が安定したことを検知するためにデ
ィジタルＡＦＴ部１ａからの出力を一定周期毎に取り込
み、同一の信号をｎ回（＝３）続けて検出したとき、周
波数が安定したものと判断してラッチをかける。ラッチ
がかかると、レジスタは固定され、そのときに保持した
値をＤ／Ａ変換し、ＶＣＯ３３のフリーラン周波数がタ
ーゲット周波数に近づくように電圧制御器４０（電流
源）を補正する。その後、ＶＣＯ３３は、ＰＬＬ回路２
１の一部として動作し、ディジタルＡＦＴ部１ａは、本
来のＡＦＴ動作を開始する。The adjustment control unit 56 controls the VCO 33
The output from the digital AFT unit 1a is fetched at regular intervals in order to detect that the free-run frequency has stabilized, and when the same signal is detected n times (= 3) consecutively, it is determined that the frequency is stable. And latch. When the latch is applied, the register is fixed, the value held at that time is D / A converted, and the voltage controller 40 (current source) is corrected so that the free-run frequency of the VCO 33 approaches the target frequency. After that, the VCO 33 sets the PLL circuit 2
1, and the digital AFT unit 1a starts the original AFT operation.

【００３３】以上説明したように、本発明では、ＡＦＴ
回路にディジタルＡＦＴ回路を採用することにより、中
間周波数をこれに依存しない任意の基準周波数との比較
で調整可能としたため、無調整、高精度のディジタルＡ
ＦＴを得ることができる。そして、このディジタルＡＦ
Ｔ回路の一部を利用して、ＶＣＯ３３のフリーラン周波
数と基準周波数との周波数ズレを検出し、ＶＣＯ３３の
フリーラン周波数のトリミングを行うことにより、無調
整でＰＬＬ回路２１における定常位相誤差を軽減するこ
とができる。As described above, according to the present invention, AFT
The adoption of a digital AFT circuit in the circuit makes it possible to adjust the intermediate frequency by comparing it with an arbitrary reference frequency that does not depend on the intermediate frequency.
FT can be obtained. And this digital AF
A part of the T circuit is used to detect a frequency deviation between the free-run frequency of the VCO 33 and the reference frequency, and trim the free-run frequency of the VCO 33 to reduce the steady-state phase error in the PLL circuit 21 without adjustment. can do.

【００３４】なお、前述の実施形態では、ディジタルＡ
ＦＴ部１ａから出力される位相差情報として、８ビット
データ中の上位４ビットを用いているが、このビット数
は、求める精度により任意に設定可能であり、ＶＣＯ３
３または調整用のＤ／Ａ変換器１０ａの精度との兼ね合
いで決定すればよい。同様にして、比較器８ａにおける
比較回数も自由に設定可能である。In the above-described embodiment, the digital A
The upper 4 bits of the 8-bit data are used as the phase difference information output from the FT unit 1a. The number of bits can be set arbitrarily according to the required accuracy.
3 or the accuracy of the adjustment D / A converter 10a. Similarly, the number of comparisons in the comparator 8a can be freely set.

【００３５】また、前述の実施形態では、ＰＬＬ回路２
１及びＡＦＴ回路２２を共に備える装置として、ＴＶ受
像機を例に採り説明しているが、対応する装置として
は、TＶ受像機に限るものではなく、ＰＬＬ回路２１及
びＡＦＴ回路２２を共に備える装置であれば適用するこ
とが可能である。In the above embodiment, the PLL circuit 2
1 and the AFT circuit 22, a TV receiver is described as an example. However, the corresponding device is not limited to the TV receiver, and a device including both the PLL circuit 21 and the AFT circuit 22. If so, it is possible to apply.

【００３６】そして、本発明のディジタルＡＦＴ回路１
は、ＶＣＯ３３をコイルＬによって調整するタイプのＰ
ＬＬ回路２１にも適用することができる。また、不要放
射の悪影響を防止するために、不要放射の原因であるＬ
Ｃ時定数回路３３ａを取り除いた場合、電源電圧に対す
る依存性が生じやすくなるが、本発明のディジタルＡＦ
Ｔ回路１では、電源電圧に依存するＶＣＯであってもフ
リーラン周波数を自動調整することができる。The digital AFT circuit 1 of the present invention
Is a type of PCO in which the VCO 33 is adjusted by the coil L.
The present invention can also be applied to the LL circuit 21. Further, in order to prevent an adverse effect of the unnecessary radiation, L which is a cause of the unnecessary radiation is used.
If the C time constant circuit 33a is removed, dependency on the power supply voltage is likely to occur.
The T circuit 1 can automatically adjust the free-run frequency even for a VCO that depends on the power supply voltage.

【００３７】また、ディジタルＡＦＴ回路１内の基準周
波数は、リファレンスとなる高精度の周波数が得られる
ようになっていればよく、例えば、水晶発振器等を内蔵
するものや外部からの入力周波数に基づいて周波数比較
を行うように構成してもよい。The reference frequency in the digital AFT circuit 1 only needs to be such that a high-precision frequency serving as a reference can be obtained. For example, the reference frequency is based on a built-in crystal oscillator or the like and an external input frequency. May be configured to perform frequency comparison.

【００３８】[0038]

【発明の効果】本発明では、ディジタルＡＦＴ回路内の
周波数差抽出部によって抽出された周波数差情報に基づ
いてＰＬＬ回路内のＶＣＯのフリーラン周波数調整を自
動的に行うことで、電源電圧に対して依存性のあるＶＣ
Ｏであっても、高精度、かつ、無調整のフリーラン周波
数調整回路を得ることができ、ＰＬＬ回路における定常
位相誤差を軽減することができる。According to the present invention, the free-run frequency of the VCO in the PLL circuit is automatically adjusted based on the frequency difference information extracted by the frequency difference extraction unit in the digital AFT circuit, so that the power supply voltage can be reduced. And dependent VC
Even with O, a high-precision, unadjusted free-run frequency adjustment circuit can be obtained, and the steady-state phase error in the PLL circuit can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のディジタルＡＦＴ回路の原理説明図。FIG. 1 is a diagram illustrating the principle of a digital AFT circuit according to the present invention.

【図２】本発明のディジタルＡＦＴ回路の要部構成を示
すブロック示す図。FIG. 2 is a block diagram showing a main configuration of a digital AFT circuit according to the present invention.

【図３】図２におけるディジタルＡＦＴ部及び調整制御
部をそれぞれＬＳＩ化した場合の信号線の接続関係を示
す図。FIG. 3 is a diagram showing a connection relationship of signal lines when the digital AFT unit and the adjustment control unit in FIG. 2 are each formed into an LSI.

【図４】図３におけるディジタルＡＦＴ部の要部回路
図。FIG. 4 is a circuit diagram of a main part of a digital AFT unit in FIG. 3;

【図５】図３における調整制御部の要部回路図。FIG. 5 is a main part circuit diagram of an adjustment control unit in FIG. 3;

【図６】図５の各ノードにおける波形図。FIG. 6 is a waveform chart at each node in FIG. 5;

【図７】従来のＴＶ受像機の概略構成例を示すブロック
図。FIG. 7 is a block diagram showing a schematic configuration example of a conventional TV receiver.

【図８】図７におけるＰＬＬ回路及びＡＦＴ回路部分の
要部ブロック図。FIG. 8 is a main block diagram of a PLL circuit and an AFT circuit in FIG. 7;

【符号の説明】[Explanation of symbols]

１ ディジタル自動微同調回路（ディジタルＡＦＴ回
路） ２ 周波数比較器 ３ 周波数差抽出部 ４ 動作切替部 ＳＷ１〜ＳＷ４ スイッチ ５ 中継回路 ６ 調整回路 ５６ 調整制御部 ７ 情報保持部 ７ａ 第一レジスタ ７ｂ 第二レジスタ ７ｃ 設定部 ８ 判定部 ８ａ 比較器 ９ カウンタ部 ９ａ カウンタ １０ 出力回路 １０ａ Ｄ／Ａ変換器 １１ アンテナ １２ チューナ回路 １３ ＴＶリニア回路 １４ 音声回路 １５ 映像回路 １６ キー入力部 １７ チューニング制御回路 １８ チューナ １９ 中間周波増幅回路 ２０ 映像検波回路 ２１ ＰＬＬ回路 ２２ ＡＦＴ回路 ２３ 映像増幅回路 ２４ クロマ回路 ２５ 同期分離回路 ２６ 音声検波回路 ２７ 音声増幅回路 ３１ 位相比較器 ３２ フィルタ ３３ ＶＣＯ ３３ａ ＬＣ時定数回路 ３４ 位相シフト回路 ３５ 周波数比較器 ３６ 低域フィルタ ３７ 基準発振器 ４０ 電圧制御器REFERENCE SIGNS LIST 1 digital automatic fine tuning circuit (digital AFT circuit) 2 frequency comparator 3 frequency difference extraction unit 4 operation switching unit SW1 to SW4 switch 5 relay circuit 6 adjustment circuit 56 adjustment control unit 7 information holding unit 7a first register 7b second register 7c setting section 8 determination section 8a comparator 9 counter section 9a counter 10 output circuit 10a D / A converter 11 antenna 12 tuner circuit 13 TV linear circuit 14 audio circuit 15 video circuit 16 key input section 17 tuning control circuit 18 tuner 19 intermediate Frequency amplification circuit 20 Video detection circuit 21 PLL circuit 22 AFT circuit 23 Video amplification circuit 24 Chroma circuit 25 Synchronization separation circuit 26 Audio detection circuit 27 Audio amplification circuit 31 Phase comparator 32 Filter 33 VCO 33a LC time constant circuit 34 Phase shift circuit 3 Frequency comparator 36 low pass filter 37 reference oscillator 40 voltage controller

フロントページの続き (56)参考文献 特開 平９−18796（ＪＰ，Ａ) 特開 昭50−155115（ＪＰ，Ａ) 特開 平１−311778（ＪＰ，Ａ) 特開 昭63−178618（ＪＰ，Ａ) 特開 平６−153112（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03J 5/02 - 7/18 H04B 1/16 - 1/26 H04N 5/40 - 5/50 Continuation of front page (56) References JP-A-9-18796 (JP, A) JP-A-50-155115 (JP, A) JP-A-1-311778 (JP, A) JP-A-63-178618 (JP) , A) JP-A-6-153112 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H03J 5/02-7/18 H04B 1/16-1/26 H04N 5/40 -5/50

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 アンテナにより受信した信号を、チュニ
ング制御回路からのチュ−ニング信号に基づいてチュ−
ナにより中間周波信号に変換し、この中間周波信号を映
像検波回路に供給すると共に、前記中間周波信号を位相
比較器及び電圧制御発振器を含む位相同期ル−プに入力
して前記電圧制御発振器からの周波信号を前記映像検波
回路に入力し、また前記中間周波信号を周波数比較器に
入力してその周波数と基準周波数とを比較しその比較結
果に基づく信号を前記チュ−ニング制御部に出力するよ
うに構成したテレビ受像機であって、このテレビ受像機
の前記電圧制御発振器のフリ−ラン周波数を自動調整す
る回路において、 前記周波数比較器の比較結果に基づいて周波数差をディ
ジタルデ−タである周波数差情報として出力する周波数
差抽出部と、 前記電圧制御発振器の入力側に設けられ、前記周波数差
抽出部からの周波数差情報に応じて電圧制御発振器への
入力信号が制御される電圧制御器と、 前記位相同期ル−プの動作を停止させておき、前記電圧
制御発振器からの周波信号を周波数比較器に入力してそ
の周波数と基準周波数との周波数差情報に相当する信号
を前記周波数差抽出部を介して前記電圧制御器に入力し
これにより前記電圧制御発振器のフリ−ラン周波数を調
整する初期設定動作用ル−プを確立させる初期設定モ−
ドと、前記初期設定動作用ル−プの動作を停止させてお
き、前記位相同期ル−プを確立させかつ前記周波数比較
器には中間周波信号を入力して当該周波数比較器からの
信号を前記チュ−ニング制御回路に送る通常動作モ−ド
と、の間で動作モ−ドを切り替えるためのスイッチと、 前記周波数抽出部からの周波数差情報の数値が安定する
までは前記初期設定モ−ドを選択し、前記周波数差情報
の数値が安定したときには前記通常動作モ−ドを選択す
るように前記スイッチを切り替える手段と、を備えたこ
とを特徴とするディジタル自動微同調回路。 A signal received by an antenna is transmitted to a tuner.
Tuning based on the tuning signal from the tuning control circuit.
To convert it to an intermediate frequency signal,
The intermediate frequency signal is supplied to an image detection circuit,
Input to phase locked loop including comparator and voltage controlled oscillator
To detect the frequency signal from the voltage controlled oscillator
Circuit, and the intermediate frequency signal to a frequency comparator.
Input and compare that frequency with the reference frequency.
Output a signal based on the result to the tuning control unit.
The television receiver is configured as follows.
Automatically adjusts the free-run frequency of the voltage-controlled oscillator.
A frequency difference based on the comparison result of the frequency comparator.
Frequency output as frequency difference information which is digital data
A difference extracting unit , provided on an input side of the voltage controlled oscillator, wherein the frequency difference
According to the frequency difference information from the extraction unit,
The voltage controller whose input signal is controlled and the operation of the phase locked loop are stopped,
The frequency signal from the controlled oscillator is input to the frequency comparator and
Signal corresponding to the frequency difference information between the reference frequency and the reference frequency
Is input to the voltage controller via the frequency difference extracting unit.
This adjusts the free run frequency of the voltage controlled oscillator.
Initialization mode to establish an initial setting operation loop
And the operation of the initial setting operation loop are stopped.
Establishing the phase locked loop and comparing the frequency
Input the intermediate frequency signal to the
Normal operation mode for sending a signal to the tuning control circuit
And a switch for switching the operation mode between the first and second modes, and the value of the frequency difference information from the frequency extracting unit is stabilized.
Until the above, the initial setting mode is selected and the frequency difference information is selected.
When the numerical value of is stable, the normal operation mode is selected.
Means for switching the switch so that
And a digital automatic fine tuning circuit.