JP2003198874A - System clock generating circuit - Google Patents
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- Synchronisation In Digital Transmission Systems (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はシステムクロック生
成回路に関し、特にデジタル放送の送信側において、ト
ランスポートストリームに挿入するＰＣＲ（時刻情報）
のためのシステムクロックを生成するシステムクロック
生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system clock generation circuit, and in particular, a PCR (time information) to be inserted into a transport stream on the transmission side of digital broadcasting.
The present invention relates to a system clock generation circuit that generates a system clock for.
【０００２】[0002]
【従来の技術】デジタル放送においては、映像・音声な
どの各種信号をＭＰＥＧ方式のトランスポートストリー
ムとして伝送している。このトランスポートストリーム
には、受信側において映像・音声の再生に必要なシステ
ムクロックを生成するために、ＰＣＲ（Ｐｒｏｇｒａｍ
Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）と称する時刻情報
が挿入される。2. Description of the Related Art In digital broadcasting, various signals such as video and audio are transmitted as an MPEG transport stream. In this transport stream, a PCR (Program) is generated in order to generate a system clock necessary for reproducing video / audio on the receiving side.
Time information called Clock Reference is inserted.
【０００３】デジタル放送の送出側においては、映像信
号またはリファレンス同期信号に基づき２７ＭＨｚのシ
ステムクロックを生成し、このシステムクロックのカウ
ント値をＰＣＲ情報としてトランスポートストリームに
挿入している。このＰＣＲに狂いが生じると、受信側に
おいて映像・音声を正常に再生できなくなる。On the sending side of the digital broadcast, a 27 MHz system clock is generated based on the video signal or the reference synchronizing signal, and the count value of this system clock is inserted into the transport stream as PCR information. If this PCR is incorrect, the video / audio cannot be normally reproduced on the receiving side.
【０００４】放送用途では、リファレンス同期信号に基
づき電圧制御水晶発振器（ＶＣＸＯ）を制御してシステ
ムクロックを生成することが多いが、リファレンス同期
信号の信号断によりシステムクロックを正常に生成でき
なくなる。このような事態を回避するために、リファレ
ンス同期信号および映像信号をそれぞれ受け、リファレ
ンス同期信号の信号断となっても映像信号に基づきシス
テムクロックを継続して生成できるように構成したもの
がある。In broadcasting applications, a voltage-controlled crystal oscillator (VCXO) is often controlled based on a reference synchronization signal to generate a system clock, but the system clock cannot be normally generated due to the disconnection of the reference synchronization signal. In order to avoid such a situation, there is a configuration in which the system clock can be continuously generated based on the video signal even if the reference sync signal and the video signal are respectively received and the reference sync signal is disconnected.
【０００５】図７は従来のこの種のシステムクロック生
成回路の一例を示すブロック図である。FIG. 7 is a block diagram showing an example of a conventional system clock generating circuit of this type.
【０００６】ここでは、入力する映像信号Ｓ１０はＮＴ
ＳＣカラーテレビ信号であり、入力するリファレンス同
期信号Ｓ２０はブラックバースト信号（Ｂ．Ｂ）であ
り、これら入力信号に同期した周波数２７ＭＨｚのシス
テムクロックＳ４０を生成する場合の構成を示してい
る。なお、ブラックバースト信号（Ｂ．Ｂ）は黒レベル
のＮＴＳＣカラーテレビ信号である。Here, the input video signal S10 is NT
This is an SC color television signal, the input reference synchronization signal S20 is a black burst signal (BB), and the configuration is shown in the case of generating the system clock S40 of frequency 27 MHz synchronized with these input signals. The black burst signal (BB) is a black level NTSC color television signal.
【０００７】図７において、映像信号Ｓ１０に含まれる
カラーバースト信号の４倍の周波数（１４．３１８１８
ＭＨｚ）の信号Ｓ１０１を生成するＰＬＬ回路１１と、
信号Ｓ１０１を１／３５に分周して周波数４０９．０９
ｋＨｚの信号Ｓ１０２を出力する分周回路１２と、リフ
ァレンス同期信号Ｓ２０からカラーバースト信号の４倍
の周波数（１４．３１８１８ＭＨｚ）の信号Ｓ２０１を
生成するＰＬＬ回路１３と、信号Ｓ２０１を１／３５に
分周して周波数４０９．０９ｋＨｚの信号Ｓ２０２を出
力する分周回路１４と、リファレンス同期信号Ｓ２０の
有無を検出する信号検出回路１５と、信号検出回路１５
がリファレンス同期信号Ｓ２０の信号断を検出したとき
に信号Ｓ２０２から信号Ｓ１０２へ切替え選択する選択
回路１６と、２７ＭＨｚのシステムクロックＳ４０を発
生する電圧制御水晶発振器（ＶＣＸＯ）１７と、電圧制
御水晶発振器１７の出力を１／６６分周して周波数４０
９．０９ｋＨｚの信号Ｓ４０１を生成する分周回路１８
と、選択回路１６により選択された信号Ｓ３０と分周回
路１８の出力信号Ｓ４０１との位相を比較して位相差が
０となるように電圧制御水晶発振器１７の発振周波数を
制御する位相比較回路１９とを有している。In FIG. 7, the frequency (14.31818) which is four times as high as that of the color burst signal included in the video signal S10 is used.
A PLL circuit 11 for generating a signal S101 of MHz),
The frequency of the signal S101 is divided into 1/35 and the frequency is 409.09.
The frequency dividing circuit 12 that outputs the signal S102 of kHz, the PLL circuit 13 that generates the signal S201 having a frequency (14.31818 MHz) four times as high as the color burst signal from the reference synchronization signal S20, and the signal S201 is divided into 1/35. The frequency dividing circuit 14 that divides and outputs the signal S202 having a frequency of 409.09 kHz, the signal detecting circuit 15 that detects the presence or absence of the reference synchronization signal S20, and the signal detecting circuit 15
Selects a signal S202 to a signal S102 when the reference sync signal S20 detects a signal break, a voltage control crystal oscillator (VCXO) 17 for generating a 27 MHz system clock S40, and a voltage control crystal oscillator 17 Frequency is divided by 1/66
Frequency dividing circuit 18 for generating a signal S401 of 9.09 kHz
And a phase comparison circuit 19 for controlling the oscillation frequency of the voltage controlled crystal oscillator 17 so that the phase difference between the signal S30 selected by the selection circuit 16 and the output signal S401 of the frequency divider circuit 18 becomes zero. And have.
【０００８】ここで、システムクロックＳ４０の周波数
とカラーバースト信号の４倍の周波数とを最大公約数で
約した整数比は６６：３５となるので、分周回路１２，
１４の分周比を１／３５とし、分周回路１８の分周比を
１／６６としている。Here, since the integer ratio obtained by reducing the frequency of the system clock S40 and the frequency four times as high as the color burst signal by the greatest common divisor is 66:35, the frequency dividing circuit 12,
The frequency division ratio of 14 is 1/35, and the frequency division ratio of the frequency dividing circuit 18 is 1/66.
【０００９】このように構成することにより、リファレ
ンス同期信号の信号断が発生しても、映像信号のカラー
バースト信号から生成した同期基準の信号側に切り替え
ることにより、引き続き電圧制御水晶発振器（ＶＣＸ
Ｏ）１７を制御して２７ＭＨｚのシステムクロックＳ４
０を生成できる。With this configuration, even if the reference sync signal is disconnected, the voltage control crystal oscillator (VCX) continues by switching to the sync reference signal side generated from the color burst signal of the video signal.
O) 17 is controlled to control 27 MHz system clock S4
Can generate 0.
【００１０】[0010]
【発明が解決しようとする課題】しかし、上述した従来
例では、映像信号Ｓ１０から生成した分周出力信号Ｓ１
０２（４０９．０９ｋＨｚ）とリファレンス同期信号Ｓ
２０から生成した分周出力信号Ｓ２０２（４０９．０９
ｋＨｚ）の位相が一致していないので、リファレンス同
期信号Ｓ２０の信号断発生により選択回路１６において
映像信号側に切り替えたときに、選択回路１６の出力信
号Ｓ３０に不連続が生じ、位相比較回路１９において信
号Ｓ４０１との位相比較の結果が不一致となり、この位
相を一致させるために電圧制御水晶発振器１７の発振周
波数に変動を生じさせ、結果として電圧制御水晶発振器
１７の出力信号であるシステムクロックＳ４０の周波数
に不連続が生じるという問題点を有している。However, in the above-mentioned conventional example, the divided output signal S1 generated from the video signal S10 is generated.
02 (409.09 kHz) and the reference synchronization signal S
The frequency-divided output signal S202 (409.09
Since the phase of (kHz) does not match, the discontinuity occurs in the output signal S30 of the selection circuit 16 when switching to the video signal side in the selection circuit 16 due to the occurrence of the signal disconnection of the reference synchronization signal S20, and the phase comparison circuit 19 In the case where the result of the phase comparison with the signal S401 becomes inconsistent, the oscillation frequency of the voltage controlled crystal oscillator 17 fluctuates in order to match this phase, and as a result, the system clock S40 which is the output signal of the voltage controlled crystal oscillator 17 It has a problem that the frequency becomes discontinuous.
【００１１】本発明の目的は、リファレンス同期信号の
信号断が発生して映像信号側に切替えても、システムク
ロックの周波数に不連続を生じることなく安定してシス
テムクロックを生成できるシステムクロック生成回路を
提供することにある。An object of the present invention is to provide a system clock generation circuit capable of stably generating a system clock without causing discontinuity in the frequency of the system clock even if the reference sync signal is switched to the video signal side due to a signal disconnection. To provide.
【００１２】[0012]
【課題を解決するための手段】本発明の第１のシステム
クロック生成回路は、リファレンス同期信号および映像
信号をそれぞれ受け、リファレンス同期信号の有無に応
じて選択された一方の信号に基づき電圧制御発振器を制
御してシステムクロックを生成するシステムクロック生
成回路において、前記リファレンス同期信号に基づき動
作するＰＬＬ回路から抽出された信号をリセットパルス
に同期しつつ分周して第１の分周出力信号を生成する第
１の分周回路と、前記映像信号に基づき動作するＰＬＬ
回路から抽出された信号をリセットパルスに同期しつつ
分周して前記第１の分周出力信号と同一周波数の第２の
分周出力信号を生成する第２の分周回路と、前記リファ
レンス同期信号の有無を検出する信号検出回路と、この
信号検出回路が前記リファレンス同期信号の有を検出し
ているときは前記第１の分周出力信号を選択し、前記リ
ファレンス同期信号の無を検出しているときは前記第２
の分周出力信号を選択する選択回路と、前記電圧制御発
振器が出力するシステムクロックを分周して前記第１の
分周出力信号と同一周波数の第３の分周出力信号を生成
する第３の分周回路と、前記選択回路により選択された
分周出力信号と前記第３の分周出力信号との位相差が０
となるように前記電圧制御発振器を制御する位相比較回
路と、前記第３の分周出力信号に同期した前記リセット
パルスを生成して前記選択回路により選択されていない
分周出力信号の分周回路へ供給し分周動作タイミングを
前記第３の分周出力信号に同期するように制御する分周
制御手段とを備える。A first system clock generation circuit according to the present invention receives a reference synchronization signal and a video signal, respectively, and a voltage controlled oscillator based on one signal selected according to the presence or absence of the reference synchronization signal. In a system clock generation circuit that controls the frequency and generates a first divided output signal by dividing the signal extracted from the PLL circuit operating based on the reference synchronization signal in synchronization with the reset pulse. First frequency dividing circuit, and a PLL that operates based on the video signal
A second frequency division circuit for dividing a signal extracted from the circuit while synchronizing with a reset pulse to generate a second frequency division output signal having the same frequency as the first frequency division output signal; and the reference synchronization. A signal detection circuit that detects the presence or absence of a signal, and when the signal detection circuit detects the presence of the reference synchronization signal, selects the first divided output signal and detects the absence of the reference synchronization signal. When the second
A selection circuit for selecting the divided output signal of No. 3, and a third circuit for dividing the system clock output from the voltage controlled oscillator to generate a third divided output signal having the same frequency as the first divided output signal. Frequency dividing circuit, and the phase difference between the frequency dividing output signal selected by the selecting circuit and the third frequency dividing output signal is 0.
And a phase comparison circuit for controlling the voltage controlled oscillator, and a frequency dividing circuit for generating the reset pulse synchronized with the third frequency dividing output signal and for dividing the frequency dividing output signal not selected by the selecting circuit. And a frequency division control means for controlling the frequency division operation timing so as to be synchronized with the third frequency division output signal.
【００１３】前記分周制御手段は、前記第３の分周出力
信号に同期したパルスを生成するパルス生成回路と、前
記信号検出回路が前記リファレンス同期信号の有を示す
信号を出力しているときに前記パルスをリセットパルス
として前記第２の分周回路へ出力する第１のゲート回路
と、前記信号検出回路が前記リファレンス同期信号の無
を示す信号を出力しているときに前記パルスをリセット
パルスとして前記第１の分周回路へ出力する第２のゲー
ト回路とを有している。When the frequency division control means outputs a signal indicating the presence of the reference synchronization signal, the pulse generation circuit for generating a pulse synchronized with the third frequency division output signal and the signal detection circuit. A first gate circuit that outputs the pulse as a reset pulse to the second frequency dividing circuit, and a reset pulse that resets the pulse when the signal detection circuit outputs a signal indicating the absence of the reference synchronization signal. And a second gate circuit for outputting to the first frequency dividing circuit.
【００１４】上記第１のシステムクロック生成回路の構
成において、前記リファレンス同期信号がＮＴＳＣのブ
ラックバースト信号であり、前記映像信号がＮＴＳＣカ
ラーテレビ信号であり、前記システムクロックの周波数
は２７ＭＨｚである場合、前記第１および第２の分周回
路はカラーバースト信号の４倍の周波数（１４．３１８
１８ＭＨｚ）の信号を１／３５に分周して４０９．０９
ｋＨｚの前記第１および第２の分周出力信号を出力し、
前記第３の分周回路は前記システムクロックを１／６６
に分周して４０９．０９ｋＨｚの第３の分周出力信号を
生成する。In the configuration of the first system clock generation circuit, when the reference synchronization signal is an NTSC black burst signal, the video signal is an NTSC color television signal, and the system clock frequency is 27 MHz, The first and second frequency dividing circuits have a frequency (14.318) four times as high as that of the color burst signal.
(18 MHz) signal is divided into 1/35 to 409.09
outputting the first and second divided output signals of kHz,
The third frequency divider circuit divides the system clock by 1/66.
To generate a third divided output signal of 409.09 kHz.
【００１５】また、前記リファレンス同期信号がＮＴＳ
Ｃのブラックバースト信号であり、前記映像信号がＤ１
シリアル信号であり、前記システムクロックの周波数は
２７ＭＨｚである場合、前記第１の分周回路はカラーバ
ースト信号の４倍の周波数（１４．３１８１８ＭＨｚ）
の信号を１／３５に分周して４０９．０９ｋＨｚの前記
第１分周出力信号を出力し、前記第２の分周回路は前記
Ｄ１シリアル信号から抽出された２７ＭＨｚの信号を１
／６６に分周して４０９．０９ｋＨｚの前記第２の分周
出力信号を出力し、前記第３の分周回路は前記システム
クロックを１／６６に分周して４０９．０９ｋＨｚの第
３の分周出力信号を生成する。The reference synchronization signal is NTS.
C is a black burst signal, and the video signal is D1.
If it is a serial signal and the frequency of the system clock is 27 MHz, the first frequency dividing circuit has a frequency four times that of the color burst signal (14.31818 MHz).
Signal is divided into 1/35 to output the first divided output signal of 409.09 kHz, and the second divider circuit outputs the 27 MHz signal extracted from the D1 serial signal to 1
/ 66 to output the second frequency division output signal of 409.09 kHz, and the third frequency division circuit divides the system clock into 1/66 to generate the third frequency of 409.09 kHz. Generate a divided output signal.
【００１６】本発明の第２のシステムクロック生成回路
は、リファレンス同期信号および映像信号をそれぞれ受
け、リファレンス同期信号の有無に応じて一方の信号に
基づき電圧制御発振器を制御してシステムクロックを生
成するシステムクロック生成回路において、前記リファ
レンス同期信号に基づき動作するＰＬＬ回路から抽出さ
れた信号を第１のリセットパルスに同期しつつ分周して
第１の分周出力信号を生成する第１の分周回路と、前記
映像信号に基づき動作するＰＬＬ回路から抽出された信
号を第２のリセットパルスに同期しつつ分周して第２の
分周出力信号を生成する第２の分周回路と、前記リファ
レンス同期信号の有無を検出する信号検出回路と、この
信号検出回路が前記リファレンス同期信号の有を検出し
ているときは前記第１の分周出力信号を選択し前記リフ
ァレンス同期信号の無を検出しているときは前記第２の
分周出力信号を選択する第１の選択回路と、前記電圧制
御発振器が出力するシステムクロックを分周して前記第
１の分周出力信号と同一周波数の第３の分周出力信号を
生成する第３の分周回路と、前記電圧制御発振器が出力
するシステムクロックを分周して前記第２の分周出力信
号と同一周波数の第４の分周出力信号を生成する第４の
分周回路と、前記信号検出回路が前記リファレンス同期
信号の有を検出しているときは前記第３の分周出力信号
を選択し前記リファレンス同期信号の無を検出している
ときは前記第４の分周出力信号を選択する第２の選択回
路と、前記第１の選択回路により選択された分周出力信
号と前記第２の選択回路により選択された分周出力信号
との位相差が０となるように前記電圧制御発振器を制御
する位相比較回路と、前記第３および第４の分周出力信
号を受けて前記第１および第２のリセットパルスを生成
して前記第１の選択回路により選択されていない分周出
力信号の分周回路へ供給し分周動作タイミングを前記第
２の選択回路により選択されていない分周出力信号に同
期するように制御する分周制御手段とを備える。The second system clock generating circuit of the present invention receives the reference synchronizing signal and the video signal, respectively, and controls the voltage controlled oscillator based on one of the signals depending on the presence or absence of the reference synchronizing signal to generate the system clock. In a system clock generation circuit, a first frequency divider that generates a first frequency-divided output signal by frequency-dividing a signal extracted from a PLL circuit that operates based on the reference synchronization signal in synchronization with a first reset pulse. A circuit, a second frequency dividing circuit that generates a second frequency-divided output signal by frequency-dividing the signal extracted from the PLL circuit that operates based on the video signal, in synchronization with a second reset pulse, and A signal detection circuit for detecting the presence or absence of a reference synchronization signal, and when the signal detection circuit detects the presence of the reference synchronization signal, A first selection circuit for selecting the frequency-divided output signal of 1 and selecting the second frequency-divided output signal when the absence of the reference synchronization signal is detected, and a system clock output by the voltage controlled oscillator. A third frequency divider circuit that divides the frequency to generate a third frequency-divided output signal having the same frequency as the first frequency-divided output signal; A fourth frequency dividing circuit for generating a fourth frequency dividing output signal having the same frequency as the frequency dividing output signal of No. 2, and the third frequency dividing circuit when the signal detecting circuit detects the presence of the reference synchronizing signal. A second selection circuit for selecting the frequency division output signal and selecting the fourth frequency division output signal when the absence of the reference synchronization signal is detected, and the frequency division selected by the first selection circuit. Select by output signal and the second selection circuit A phase comparison circuit for controlling the voltage controlled oscillator so that the phase difference with the divided frequency-divided output signal becomes zero; and the first and second resets receiving the third and fourth frequency-divided output signals. A pulse is generated and supplied to the frequency dividing circuit for the frequency division output signal not selected by the first selection circuit, and the frequency division operation timing is synchronized with the frequency division output signal not selected by the second selection circuit. And a frequency division control means for controlling as described above.
【００１７】前記分周制御手段は、前記第３の分周出力
信号に同期した第１のパルスを生成する第１のパルス生
成回路と、前記第４の分周出力信号に同期した第２のパ
ルスを生成する第２のパルス生成回路と、前記信号検出
回路が前記リファレンス同期信号の有を示す信号を出力
しているときに前記第２のパルスを第２のリセットパル
スとして前記第２の分周回路へ出力する第１のゲート回
路と、前記信号検出回路が前記リファレンス同期信号の
無を示す信号を出力しているときに前記第１のパルスを
第２のリセットパルスとして前記第１の分周回路へ出力
する第２のゲート回路とを有している。The frequency division control means includes a first pulse generation circuit for generating a first pulse in synchronization with the third frequency division output signal, and a second pulse generation circuit in synchronization with the fourth frequency division output signal. A second pulse generation circuit that generates a pulse, and the second pulse that is the second reset pulse when the signal detection circuit is outputting a signal indicating the presence of the reference synchronization signal. A first gate circuit for outputting to the frequency circuit and the first pulse as a second reset pulse when the signal detection circuit outputs a signal indicating the absence of the reference synchronization signal. A second gate circuit for outputting to the frequency circuit.
【００１８】上記第２のシステムクロック生成回路の構
成において、前記リファレンス同期信号がＮＴＳＣのブ
ラックバースト信号であり、前記映像信号が高精細テレ
ビ信号（ＨＤ）のＳＤＩ信号であり、前記システムクロ
ックの周波数は２７ＭＨｚである場合、前記第１の分周
回路はカラーバースト信号の４倍の周波数（１４．３１
８１８ＭＨｚ）の信号を１／３５に分周して４０９．０
９ｋＨｚの前記第１分周出力信号を出力し、前記第２の
分周回路は前記ＨＤ−ＳＤＩ信号から抽出された７４．
１７５８２４ＭＨｚの信号を１／２５０に分周して２９
６．７０４ｋＨｚの前記第２の分周出力信号を出力し、
前記第３の分周回路は前記システムクロックを１／６６
に分周して４０９．０９ｋＨｚの第３の分周出力信号を
出力し、前記第４の分周回路は前記システムクロックを
１／９１に分周して２９６．７０４ｋＨｚの第４の分周
出力信号を出力する。In the configuration of the second system clock generation circuit, the reference synchronization signal is an NTSC black burst signal, the video signal is a high definition television signal (HD) SDI signal, and the frequency of the system clock. Is 27 MHz, the first frequency divider circuit has four times the frequency (14.31) of the color burst signal.
818 MHz) signal is divided into 1/35 to 409.0
The first frequency division output signal of 9 kHz is output, and the second frequency division circuit outputs 74.
Divide the 175824MHz signal by 1/250 to 29
Outputting the second frequency-divided output signal of 6.704 kHz,
The third frequency divider circuit divides the system clock by 1/66.
To output a third frequency division output signal of 409.09 kHz, and the fourth frequency division circuit divides the system clock into 1/91 to output a fourth frequency division output of 296.704 kHz. Output a signal.
【００１９】また、前記リファレンス同期信号が高精細
テレビ信号（ＨＤ）の同期信号であり、前記映像信号が
高精細テレビ信号（ＨＤ）のＳＤＩ信号であり、前記シ
ステムクロックの周波数は２７ＭＨｚである場合、前記
第１の分周回路は前記高精細テレビ信号（ＨＤ）の水平
同期信号に同期した周波数３３．７１６ｋＨｚの信号を
１／５に分周して６．７４３ｋＨｚの前記第１分周出力
信号を出力し、前記第２の分周回路は前記ＨＤ−ＳＤＩ
信号から抽出された７４．１７５８２４ＭＨｚの信号を
１／２５０に分周して２９６．７０４ｋＨｚの前記第２
の分周出力信号を出力し、前記第３の分周回路は前記シ
ステムクロックを１／４００４に分周して６．７４３ｋ
Ｈｚの第３の分周出力信号を出力し、前記第４の分周回
路は前記システムクロックを１／９１に分周して２９
６．７０４ｋＨｚの第４の分周出力信号を出力する。When the reference synchronizing signal is a synchronizing signal of a high definition television signal (HD), the video signal is an SDI signal of a high definition television signal (HD), and the frequency of the system clock is 27 MHz. The first frequency dividing circuit divides a signal of a frequency of 33.716 kHz synchronized with a horizontal synchronizing signal of the high definition television signal (HD) into ⅕ to divide the first frequency dividing output signal of 6.743 kHz. And the second frequency divider circuit outputs the HD-SDI
The 74.175824 MHz signal extracted from the signal is divided into 1/250 to divide the second signal of 296.704 kHz.
Of the frequency division output signal, and the third frequency division circuit divides the system clock by 1/4004 to obtain 6.743k.
A third frequency division output signal of Hz is output, and the fourth frequency division circuit divides the system clock by 1/91 to 29
The fourth frequency-divided output signal of 6.704 kHz is output.
【００２０】[0020]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００２１】図１は本発明の第１の実施形態を示すブロ
ック図である。ここで、入力する映像信号Ｓ１０はＮＴ
ＳＣカラーテレビ信号であり、入力するリファレンス同
期信号Ｓ２０はブラックバースト信号（Ｂ．Ｂ）であ
り、これら入力信号に同期した周波数２７ＭＨｚのシス
テムクロックＳ４０を生成する場合の構成を示してい
る。FIG. 1 is a block diagram showing a first embodiment of the present invention. Here, the input video signal S10 is NT
This is an SC color television signal, the input reference synchronization signal S20 is a black burst signal (BB), and the configuration is shown in the case of generating the system clock S40 of frequency 27 MHz synchronized with these input signals.
【００２２】通常はリファレンス同期信号Ｓ２０に基づ
き電圧制御水晶発振器（ＶＣＸＯ）１７を制御してシス
テムクロックＳ４０を生成し、リファレンス同期信号の
信号断が発生したときには映像信号Ｓ１０に基づき電圧
制御水晶発振器（ＶＣＸＯ）１７を制御してシステムク
ロックＳ４０を継続して生成するように構成している。Normally, the voltage-controlled crystal oscillator (VCXO) 17 is controlled based on the reference synchronization signal S20 to generate the system clock S40, and when the reference synchronization signal is disconnected, the voltage-controlled crystal oscillator (VC) is generated based on the video signal S10. The VCXO) 17 is controlled to continuously generate the system clock S40.
【００２３】なお、電圧制御水晶発振器（ＶＣＸＯ）に
限定する必要はなく、電圧制御可能なセラミック発振器
や半導体発振器であってもよい。The voltage controlled crystal oscillator (VCXO) is not limited to the voltage controlled ceramic oscillator or semiconductor oscillator.
【００２４】図１において、入力する映像信号（ＮＴＳ
Ｃカラーテレビ信号）Ｓ１０に含まれるカラーバースト
信号の４倍の周波数（１４．３１８１８ＭＨｚ）の信号
Ｓ１０１を生成するＰＬＬ回路１１と、信号Ｓ１０１を
１／３５に分周して周波数４０９．０９ｋＨｚの分周出
力信号Ｓ１０２を出力する分周回路１２と、リファレン
ス同期信号（ブラックバースト信号）Ｓ２０に含まれる
カラーバースト信号の４倍の周波数（１４．３１８１８
ＭＨｚ）の信号Ｓ２０１を生成するＰＬＬ回路１３と、
信号Ｓ２０１を１／３５に分周して周波数４０９．０９
ｋＨｚの分周出力信号Ｓ２０２を出力する分周回路１４
と、リファレンス同期信号Ｓ２０の有無を検出する信号
検出回路１５と、信号検出回路１５の検出結果に応じて
分周出力信号Ｓ１０２または分周出力信号Ｓ２０２のい
ずれか一方を選択する選択回路１６と、２７ＭＨｚのシ
ステムクロックＳ４０を発生する電圧制御水晶発振器
（ＶＣＸＯ）１７と、電圧制御水晶発振器（ＶＣＸＯ）
１７の出力を１／６６分周して周波数４０９．０９ｋＨ
ｚの分周出力信号Ｓ４０１を生成する分周回路１８と、
選択回路１６により選択された分周出力信号Ｓ３０と分
周回路１８の分周出力信号Ｓ４０１との位相を比較して
位相差が０となるように電圧制御水晶発振器（ＶＣＸ
Ｏ）１７の発振周波数を制御する位相比較回路１９と、
選択回路１６により選択されていない信号側の分周回路
の動作タイミングを分周出力信号Ｓ４０１に同期するよ
うに制御する分周制御回路２０とを備えている。In FIG. 1, an input video signal (NTS
C color television signal) A PLL circuit 11 for generating a signal S101 having a frequency (14.31818 MHz) four times as high as that of a color burst signal included in S10, and a signal having a frequency of 409.09 kHz divided by 1/35. The frequency divider circuit 12 that outputs the frequency output signal S102 and a frequency four times as high as the color burst signal included in the reference synchronization signal (black burst signal) S20 (14.31818).
A PLL circuit 13 for generating a signal S201 of MHz),
The frequency of the signal S201 is divided into 1/35 and the frequency is 409.009.
Frequency dividing circuit 14 for outputting frequency output signal S202 of kHz
A signal detection circuit 15 for detecting the presence or absence of the reference synchronization signal S20, and a selection circuit 16 for selecting either the frequency division output signal S102 or the frequency division output signal S202 according to the detection result of the signal detection circuit 15. Voltage controlled crystal oscillator (VCXO) 17 for generating a system clock S40 of 27 MHz, and voltage controlled crystal oscillator (VCXO)
The output of 17 is divided by 1/66 and the frequency is 409.09 kHz.
a frequency dividing circuit 18 for generating a frequency-divided output signal S401 of z;
The phase of the frequency-divided output signal S30 selected by the selection circuit 16 and the frequency-divided output signal S401 of the frequency-dividing circuit 18 are compared to each other so that the phase difference becomes zero.
O) a phase comparison circuit 19 for controlling the oscillation frequency of 17,
The frequency division control circuit 20 controls the operation timing of the frequency division circuit on the signal side not selected by the selection circuit 16 so as to be synchronized with the frequency division output signal S401.
【００２５】分周回路１２，１４はそれぞれリセット端
子を有し、分周制御回路２０から供給されるリセットパ
ルスＰ１，Ｐ２に応じて分周タイミングを制御されて分
周動作を行う。The frequency dividing circuits 12 and 14 each have a reset terminal, and the frequency dividing timing is controlled according to the reset pulses P1 and P2 supplied from the frequency dividing control circuit 20 to perform the frequency dividing operation.
【００２６】分周制御回路２０は、信号検出回路１５か
らの検出結果を示す信号Ｓ５および分周回路１８の出力
信号Ｓ４０１に基づきリセットパルスＰ１，Ｐ２を生成
して分周回路１２，１４へそれぞれ送出する。The frequency division control circuit 20 generates reset pulses P1 and P2 based on the signal S5 indicating the detection result from the signal detection circuit 15 and the output signal S401 of the frequency division circuit 18, and supplies them to the frequency division circuits 12 and 14, respectively. Send out.
【００２７】すなわち、分周制御回路２０は、図１に示
したように、分周出力信号Ｓ４０１に同期したパルスＰ
３を生成するパルス生成回路２０１と、信号検出回路１
５の検出結果を示す信号Ｓ５とパルスＰ３との論理積を
リセットパルスＰ１として分周回路１２へ出力するゲー
ト回路２０２と、信号Ｓ５の極性を反転させる反転回路
２０３と、反転回路２０３の出力信号とパルスＰ３との
論理積をリセットパルスＰ２として分周回路１４へ出力
するゲート回路２０４とを有している。That is, as shown in FIG. 1, the frequency division control circuit 20 outputs the pulse P synchronized with the frequency division output signal S401.
Pulse generation circuit 201 for generating 3 and signal detection circuit 1
5, a gate circuit 202 that outputs a logical product of a signal S5 indicating the detection result of 5 and a pulse P3 to the frequency dividing circuit 12 as a reset pulse P1, an inverting circuit 203 that inverts the polarity of the signal S5, and an output signal of the inverting circuit 203 The gate circuit 204 outputs a logical product of the pulse P3 and the pulse P3 to the frequency dividing circuit 14 as a reset pulse P2.
【００２８】図２は動作を示すタイミングチャートであ
る。FIG. 2 is a timing chart showing the operation.
【００２９】ここでは、リファレンス同期信号Ｓ２０が
有るとき、信号検出回路１５は「Ｈ」レベルの信号Ｓ５
を出力し、リファレンス同期信号Ｓ２０が無いときは
「Ｌ」レベルの信号Ｓ５を出力するものとしている。そ
して選択回路１６は、信号Ｓ５が「Ｈ」レベルのとき、
つまりリファレンス同期信号Ｓ２０が有るときはリファ
レンス同期信号側の分周出力信号Ｓ２０２を選択して信
号Ｓ３０として出力する。また、信号Ｓ５が「Ｌ」レベ
ルのとき、つまりリファレンス同期信号Ｓ２０が無いと
きは、映像信号側の分周出力信号Ｓ１０２を選択して信
号Ｓ３０として出力する。Here, when the reference synchronization signal S20 is present, the signal detection circuit 15 outputs the "H" level signal S5.
Is output, and when there is no reference synchronization signal S20, an "L" level signal S5 is output. When the signal S5 is at "H" level, the selection circuit 16
That is, when the reference synchronization signal S20 is present, the divided output signal S202 on the reference synchronization signal side is selected and output as the signal S30. Further, when the signal S5 is at the "L" level, that is, when the reference synchronization signal S20 is not present, the frequency division output signal S102 on the video signal side is selected and output as the signal S30.
【００３０】分周制御回路２０のパルス生成回路２０１
は、電圧制御水晶発振器（ＶＣＸＯ）１７の出力の分周
出力信号Ｓ４０１の立下りエッジを検出してパルスＰ３
を生成する。Pulse generation circuit 201 of frequency division control circuit 20
Detects the falling edge of the frequency-divided output signal S401 of the output of the voltage controlled crystal oscillator (VCXO) 17 and outputs the pulse P3.
To generate.
【００３１】リファレンス同期信号Ｓ２０が有るとき、
分周制御回路２０のゲート回路２０２は、一方の入力端
子に「Ｈ」レベルの信号Ｓ５を受けるので、他方の入力
端子に入力するパルスＰ３をリセットパルスＰ１として
分周回路１２へ出力する。このときゲート回路２０４
は、反転回路２０３を介して「Ｌ」レベルの信号Ｓ５を
受けるのでリセットパルスＰ２を出力しない。When there is the reference synchronization signal S20,
Since the gate circuit 202 of the frequency division control circuit 20 receives the signal S5 of "H" level at one input terminal, it outputs the pulse P3 input to the other input terminal to the frequency dividing circuit 12 as the reset pulse P1. At this time, the gate circuit 204
Receives the signal S5 of "L" level via the inverting circuit 203, and does not output the reset pulse P2.
【００３２】ところで、リファレンス同期信号Ｓ２０が
有るとき、電圧制御水晶発振器（ＶＣＸＯ）１７の出力
の分周出力信号Ｓ４０１とリファレンス同期信号側の分
周出力信号Ｓ２０２は同期している。When the reference synchronization signal S20 is present, the frequency division output signal S401 output from the voltage controlled crystal oscillator (VCXO) 17 and the frequency division output signal S202 on the reference synchronization signal side are synchronized.
【００３３】そして、分周回路１２はリセットパルスＰ
１に応じて分周動作を行うので、映像信号側の分周回路
１２の分周出力信号Ｓ１０２とリファレンス同期信号側
の分周回路１４の分周出力信号Ｓ２０２とは位相が揃っ
ている。Then, the frequency dividing circuit 12 outputs the reset pulse P
Since the frequency dividing operation is performed according to 1, the frequency division output signal S102 of the frequency dividing circuit 12 on the video signal side and the frequency division output signal S202 of the frequency dividing circuit 14 on the reference synchronization signal side are in phase.
【００３４】いま、リファレンス同期信号Ｓ２０が信号
断となったとき、選択回路１６は分周出力信号Ｓ２０２
から分周出力信号Ｓ１０２に切替えて選択する。このと
き、分周出力信号Ｓ１０２と分周出力信号Ｓ２０２とは
位相が揃っているので、不連続が生じることなく電圧制
御水晶発振器（ＶＣＸＯ）１７を制御して継続してシス
テムクロックを生成できる。When the reference synchronization signal S20 is disconnected, the selection circuit 16 outputs the frequency division output signal S202.
To the divided output signal S102 for selection. At this time, since the frequency-divided output signal S102 and the frequency-divided output signal S202 have the same phase, the voltage-controlled crystal oscillator (VCXO) 17 can be controlled and the system clock can be continuously generated without causing discontinuity.
【００３５】また、リファレンス同期信号Ｓ２０が信号
断となったとき、分周制御回路２０のゲート回路２０２
は「Ｌ」レベルの信号Ｓ５を受けてリセットパルスＰ１
の出力を停止し、ゲート回路２０４は反転回路２０３を
介して「Ｈ」レベルの信号Ｓ５を受けてパルスＰ３をリ
セットパルスＰ２として分周回路１４へ出力する。Further, when the reference synchronization signal S20 is disconnected, the gate circuit 202 of the frequency division control circuit 20.
Receives the signal S5 of "L" level and receives the reset pulse P1.
, And the gate circuit 204 receives the “H” level signal S5 via the inverting circuit 203 and outputs the pulse P3 to the frequency dividing circuit 14 as the reset pulse P2.
【００３６】ところで、リファレンス同期信号Ｓ２０が
信号断となっても、ＰＬＬ回路１３の電圧制御発振器は
フリーラン状態で信号Ｓ２０１を生成して分周回路１４
へ供給し、分周回路１４はリセットパルスＰ２に応じて
信号Ｓ２０１の分周動作を行う。By the way, even if the reference synchronizing signal S20 is disconnected, the voltage controlled oscillator of the PLL circuit 13 generates the signal S201 in the free-run state to generate the frequency dividing circuit 14.
The frequency dividing circuit 14 divides the signal S201 according to the reset pulse P2.
【００３７】その後、リファレンス同期信号Ｓ２０が復
旧したとき、選択回路１６は分周出力信号Ｓ２０２を選
択するが、分周回路１４はリセットパルスＰ２に応じて
分周動作を行っており、このとき、映像信号側の分周回
路１２の分周出力信号Ｓ１０２とリファレンス同期信号
側の分周回路１４の分周出力信号Ｓ２０２とは位相が揃
った状態となっているので、不連続が生じることなく電
圧制御水晶発振器（ＶＣＸＯ）１７を制御して継続して
２７ＭＨｚのシステムクロックＳ４０を生成できる。After that, when the reference synchronization signal S20 is restored, the selection circuit 16 selects the frequency division output signal S202, but the frequency division circuit 14 performs the frequency division operation according to the reset pulse P2. At this time, Since the frequency-divided output signal S102 of the frequency-dividing circuit 12 on the video signal side and the frequency-divided output signal S202 of the frequency-dividing circuit 14 on the reference synchronization signal side are in phase with each other, a voltage is generated without discontinuity The controlled crystal oscillator (VCXO) 17 can be controlled to continuously generate the 27 MHz system clock S40.
【００３８】図３は本発明の第２の実施形態を示すブロ
ック図である。FIG. 3 is a block diagram showing a second embodiment of the present invention.
【００３９】図１に示した第１の実施形態との相違点
は、入力する映像信号Ｓ１１がＤ１シリアル信号になっ
ている点である。図１と同じ構成要素には同一符号を付
してある。The difference from the first embodiment shown in FIG. 1 is that the input video signal S11 is a D1 serial signal. The same components as those in FIG. 1 are designated by the same reference numerals.
【００４０】ここで、入力する映像信号Ｓ１１はＤ１シ
リアル信号であり、入力するリファレンス同期信号Ｓ２
０はブラックバースト信号（Ｂ．Ｂ）であり、これら入
力信号に同期した周波数２７ＭＨｚのシステムクロック
Ｓ４０を生成する場合の構成を示している。Here, the input video signal S11 is the D1 serial signal, and the input reference synchronization signal S2.
0 is a black burst signal (BB), and shows a configuration in the case of generating a system clock S40 having a frequency of 27 MHz in synchronization with these input signals.
【００４１】Ｄ１シリアル信号とは、ＳＭＰＴＥ−２５
９Ｍ（ＳＭＰＴＥ：Ｓｏｃｉｅｔｙｏｆ Ｍｏｔｉｏｎ
Ｐｉｃｔｕｒｅ ａｎｄ Ｔｅｌｅｖｉｓｉｏｎ Ｅ
ｎｇｉｎｅｅｒｓ）に規定されたデータ伝送レート２７
０Ｍｂ／ｓのＮＴＳＣのコンポーネントデジタルテレビ
ジョン信号である。The D1 serial signal means SMPTE-25.
9M (SMPTE: Society of Motion)
Picture and Television E
data transmission rate 27 defined in
It is a 0 Mb / s NTSC component digital television signal.
【００４２】このＤ１シリアル信号から同期基準となる
信号を生成するために、受信回路（ＲＥＣ）２１および
分周回路２２を設けている。A receiving circuit (REC) 21 and a frequency dividing circuit 22 are provided to generate a signal serving as a synchronization reference from the D1 serial signal.
【００４３】受信回路（ＲＥＣ）２１は、入力映像信号
（Ｄ１シリアル信号）Ｓ１１のサンプリング周波数であ
る２７ＭＨｚの信号Ｓ１１１を出力し、分周回路２２
は、信号Ｓ１１１を１／６６に分周して周波数４０９．
０９ｋＨｚの信号Ｓ１１２を選択回路１６へ出力する。The receiving circuit (REC) 21 outputs a signal S111 of 27 MHz which is the sampling frequency of the input video signal (D1 serial signal) S11, and the frequency dividing circuit 22.
Divides the signal S111 into 1/66 and frequency 409.
A 09 kHz signal S112 is output to the selection circuit 16.
【００４４】そして、図１に示した第１の実施形態と同
様に動作することにより、リファレンス同期信号Ｓ２０
が信号断になっても、選択回路１６は分周出力信号Ｓ２
０２から分周出力信号Ｓ１１２に切替えて選択すること
により、不連続が生じることなく電圧制御水晶発振器
（ＶＣＸＯ）１７を制御して継続して２７ＭＨｚのシス
テムクロックＳ４０を生成できる。Then, by operating in the same manner as in the first embodiment shown in FIG. 1, the reference synchronization signal S20
Even if the signal is cut off, the selection circuit 16 outputs the divided output signal S2.
By switching from 02 to the divided output signal S112 and selecting it, the voltage controlled crystal oscillator (VCXO) 17 can be controlled and the system clock S40 of 27 MHz can be continuously generated without causing discontinuity.
【００４５】図４は本発明の第３の実施形態を示すブロ
ック図である。FIG. 4 is a block diagram showing a third embodiment of the present invention.
【００４６】図１に示した第１の実施形態との相違点
は、入力する映像信号Ｓ１２がＨＤ−ＳＤＩ信号になっ
ている点である。なお、図１と同じ構成要素には同一符
号を付してある。The difference from the first embodiment shown in FIG. 1 is that the input video signal S12 is an HD-SDI signal. The same components as those in FIG. 1 are designated by the same reference numerals.
【００４７】すなわち、入力する映像信号Ｓ１２はＨＤ
−ＳＤＩ信号であり、入力するリファレンス同期信号Ｓ
２０はブラックバースト信号（Ｂ．Ｂ）であり、これら
入力信号に同期した周波数２７ＭＨｚのシステムクロッ
クＳ４０を生成する場合の構成を示している。That is, the input video signal S12 is HD
-SDI signal, and the input reference synchronization signal S
Reference numeral 20 denotes a black burst signal (BB), which shows a configuration for generating a system clock S40 having a frequency of 27 MHz in synchronization with these input signals.
【００４８】ＨＤ−ＳＤＩ信号は、高精細テレビ信号
（ＨＤ）のＳＤＩ信号（ＳＤＩ：Ｓｅｒｉａｌ Ｄｉｇ
ｉｔａｌ Ｉｎｔｅｒｆａｃｅ）であり、データ伝送レ
ート１４８３．５Ｍｂｐｓのシリアルデータ信号であ
る。The HD-SDI signal is an SDI signal (SDI: Serial Dig) of a high definition television signal (HD).
It is a serial data signal having a data transmission rate of 1483.5 Mbps.
【００４９】このＨＤ−ＳＤＩ信号Ｓ１２から同期基準
とする信号を生成するために、受信回路（ＲＥＣ）３１
および分周回路３２を設けている。In order to generate a signal serving as a synchronization reference from the HD-SDI signal S12, the receiving circuit (REC) 31
And a frequency dividing circuit 32.
【００５０】受信回路（ＲＥＣ）３１は、入力するＨＤ
−ＳＤＩ信号Ｓ１２のデータ伝送レート（１４８３．５
Ｍｂｐｓ）を１／２０としたサンプリング周波数７４．
１７５８２４ＭＨｚの信号Ｓ１２１を出力する。分周回
路３２は、信号Ｓ１２１を１／２５０に分周して周波数
２９６．７０４ｋＨｚの分周出力信号Ｓ１２２を選択回
路１６へ出力する。The receiving circuit (REC) 31 inputs an HD
-Data transmission rate of SDI signal S12 (1483.5
Mbps) 1/20 sampling frequency 74.
The signal S121 of 175824 MHz is output. The frequency dividing circuit 32 frequency-divides the signal S121 into 1/250 and outputs a frequency-divided output signal S122 having a frequency of 296.704 kHz to the selection circuit 16.
【００５１】一方、リファレンス同期信号（Ｂ．Ｂ）Ｓ
２０は、第１の実施形態と同様に、ＰＬＬ回路１３およ
び分周回路１４により周波数４０９．０９ｋＨｚの分周
出力信号Ｓ２０２として選択回路１６へ出力される。On the other hand, the reference synchronization signal (BB) S
20 is output to the selection circuit 16 as the frequency division output signal S202 having a frequency of 409.09 kHz by the PLL circuit 13 and the frequency division circuit 14 as in the first embodiment.
【００５２】本実施形態の場合、電圧制御水晶発振器
（ＶＣＸＯ）１７の同期基準とする分周出力信号Ｓ１２
２（２９６．７０４ｋＨｚ）およびＳ２０２（４０９．
０９ｋＨｚ）の周波数が異なっている。In the case of this embodiment, the frequency-divided output signal S12 serving as the synchronization reference of the voltage controlled crystal oscillator (VCXO) 17 is used.
2 (296.704 kHz) and S202 (409.
(09 kHz) is different.
【００５３】このため、電圧制御水晶発振器（ＶＣＸ
Ｏ）１７の出力信号を１／６６に分周して周波数４０
９．０９ｋＨｚの分周出力信号Ｓ４０１を生成する分周
回路１８、および電圧制御水晶発振器（ＶＣＸＯ）１７
の出力信号を１／９１に分周して周波数２９６．７０４
ｋＨｚの分周出力信号Ｓ４０２を生成する分周回路３３
を設けている。Therefore, the voltage controlled crystal oscillator (VCX
O) 17 output signal is divided into 1/66 and frequency 40
The frequency dividing circuit 18 for generating the frequency divided output signal S401 of 9.09 kHz, and the voltage controlled crystal oscillator (VCXO) 17
Output signal is divided into 1/91 and frequency is 296.704.
Frequency dividing circuit 33 for generating frequency divided output signal S402 of kHz
Is provided.
【００５４】なお、電圧制御水晶発振器（ＶＣＸＯ）１
７の出力周波数２７ＭＨｚと、ＨＤ−ＳＤＩ信号の受信
回路（ＲＥＣ）３１の出力周波数７４．１７５８２４Ｍ
Ｈｚとを最大公約数で約した整数比は９１：２５０とな
るので、分周回路３２、３３はこの値に基づき分周して
いる。The voltage controlled crystal oscillator (VCXO) 1
7 output frequency 27 MHz and HD-SDI signal receiving circuit (REC) 31 output frequency 74.175824M
Since the integer ratio obtained by approximating Hz with the greatest common divisor is 91: 250, the frequency dividing circuits 32 and 33 perform frequency division based on this value.
【００５５】更に、リファレンス同期信号Ｓ２０の有無
に応じて同期基準となる分周出力信号Ｓ１２２またはＳ
２０２を選択する選択回路１６の他に、電圧制御水晶発
振器（ＶＣＸＯ）１７出力の分周出力信号Ｓ４０１また
はＳ４０２を選択する選択回路３４を設けている。Further, the divided output signal S122 or S, which serves as a synchronization reference, depending on the presence or absence of the reference synchronization signal S20.
In addition to the selection circuit 16 that selects 202, a selection circuit 34 that selects the divided output signal S401 or S402 of the voltage controlled crystal oscillator (VCXO) 17 output is provided.
【００５６】ここで、リファレンス同期信号Ｓ２０が有
るとき、つまり信号検出回路１５の出力信号Ｓ５が
「Ｈ」レベルのとき、選択回路１６はリファレンス同期
信号側の分周出力信号Ｓ２０２（周波数４０９．０９ｋ
Ｈｚ）を選択し、選択回路３４は電圧制御水晶発振器側
の分周出力信号Ｓ４０１（周波数４０９．０９ｋＨｚ）
を選択する。また、リファレンス同期信号Ｓ２０が無い
とき、つまり信号検出回路１５の出力信号Ｓ５が「Ｌ」
レベルのとき、選択回路１６は映像信号側の分周出力信
号Ｓ１２２（周波数２９６．７０４ｋＨｚ）を選択し、
選択回路３４は電圧制御水晶発振器側の分周出力信号Ｓ
４０２（周波数２９６．７０４ｋＨｚ）を選択する。Here, when there is the reference synchronization signal S20, that is, when the output signal S5 of the signal detection circuit 15 is at the "H" level, the selection circuit 16 causes the frequency division output signal S202 (frequency 409.09k) on the reference synchronization signal side.
Hz), and the selection circuit 34 selects the frequency-divided crystal oscillator side divided output signal S401 (frequency 409.09 kHz).
Select. Further, when there is no reference synchronization signal S20, that is, the output signal S5 of the signal detection circuit 15 is "L".
At the level, the selection circuit 16 selects the divided output signal S122 (frequency 296.704 kHz) on the video signal side,
The selection circuit 34 is a frequency-divided output signal S on the crystal controlled oscillator side.
Select 402 (frequency 296.704 kHz).
【００５７】また更に、分周回路１４，３２へリセット
パルスＰ２，Ｐ６をそれぞれ送出して分周タイミングを
制御する分周制御回路３５は、図４に示したように、分
周出力信号Ｓ４０１に同期したパルスＰ３を生成するパ
ルス生成回路２０１と、分周出力信号Ｓ４０２に同期し
たパルスＰ４を生成するパルス生成回路３５１と、信号
検出回路１５の検出結果を示す信号Ｓ５とパルスＰ４と
の論理積をリセットパルスＰ６として分周回路３２へ出
力するゲート回路２０２と、信号Ｓ５の極性を反転させ
る反転回路２０３と、反転回路２０３の出力信号とパル
スＰ３との論理積をリセットパルスＰ２として分周回路
１４へ出力するゲート回路２０４とを有している。Furthermore, the frequency division control circuit 35, which sends reset pulses P2 and P6 to the frequency division circuits 14 and 32 to control the frequency division timing, outputs the frequency division output signal S401 as shown in FIG. A logical product of the pulse generation circuit 201 that generates the synchronized pulse P3, the pulse generation circuit 351 that generates the pulse P4 synchronized with the frequency division output signal S402, and the signal S5 indicating the detection result of the signal detection circuit 15 and the pulse P4. Is output to the frequency dividing circuit 32 as a reset pulse P6, an inverting circuit 203 for inverting the polarity of the signal S5, and a logical product of the output signal of the inverting circuit 203 and the pulse P3 is used as a reset pulse P2. 14 and a gate circuit 204 for outputting to 14
【００５８】図５は動作を示すタイミングチャートであ
る。FIG. 5 is a timing chart showing the operation.
【００５９】リファレンス同期信号Ｓ２０が有るとき、
選択回路１６はリファレンス同期信号側の分周出力信号
Ｓ２０２（周波数４０９．０９ｋＨｚ）を選択して信号
Ｓ３２として位相比較回路１９へ出力し、選択回路３４
は分周出力信号Ｓ４０１（周波数４０９．０９ｋＨｚ）
を選択して信号Ｓ３３として位相比較回路１９へ出力す
る。そして、位相比較回路１９は電圧制御水晶発振器
（ＶＣＸＯ）１７の出力がリファレンス同期信号側の分
周出力信号Ｓ２０２（周波数４０９．０９ｋＨｚ）に同
期するように制御する。When the reference synchronization signal S20 is present,
The selection circuit 16 selects the divided output signal S202 (frequency 409.09 kHz) on the reference synchronization signal side and outputs it as the signal S32 to the phase comparison circuit 19, and the selection circuit 34
Is the frequency division output signal S401 (frequency 409.09 kHz)
Is output to the phase comparison circuit 19 as a signal S33. Then, the phase comparison circuit 19 controls so that the output of the voltage controlled crystal oscillator (VCXO) 17 is synchronized with the frequency division output signal S202 (frequency 409.09 kHz) on the reference synchronization signal side.
【００６０】ところで、分周制御回路３５は、リファレ
ンス同期信号Ｓ２０が有るとき、ゲート回路２０２の入
力端子に「Ｈ」レベルの信号Ｓ５を受けるので、入力す
るパルスＰ４（周波数２９６．７０４ｋＨｚ）をリセッ
トパルスＰ６として映像信号側の分周回路３２へ出力す
る。このときゲート回路２０４は反転回路２０３を介し
て「Ｌ」レベルの信号Ｓ５を受けるので、リセットパル
スＰ２をリファレンス同期信号側の分周回路３２へ出力
しない。When the reference synchronizing signal S20 is present, the frequency dividing control circuit 35 receives the "H" level signal S5 at the input terminal of the gate circuit 202, and therefore resets the input pulse P4 (frequency 296.704 kHz). The pulse P6 is output to the frequency dividing circuit 32 on the video signal side. At this time, the gate circuit 204 receives the “L” level signal S5 via the inverting circuit 203, and therefore does not output the reset pulse P2 to the frequency dividing circuit 32 on the reference synchronization signal side.
【００６１】リセットパルスＰ６は分周出力信号Ｓ４０
２（周波数２９６．７０４ｋＨｚ）に同期しており、分
周回路３２はリセットパルスＰ６に応じて分周動作を行
うので、映像信号側の分周出力信号Ｓ１２２（周波数２
９６．７０４ｋＨｚ）と電圧制御水晶発振器側の分周出
力信号Ｓ４０２（周波数２９６．７０４ｋＨｚ）は同期
する。The reset pulse P6 is the divided output signal S40.
2 (frequency 296.704 kHz) and the frequency dividing circuit 32 performs a frequency dividing operation according to the reset pulse P6. Therefore, the frequency dividing output signal S122 (frequency 2
96.704 kHz) and the frequency-divided crystal oscillator side divided output signal S402 (frequency 296.704 kHz) are synchronized.
【００６２】いま、リファレンス同期信号Ｓ２０が信号
断となったとき、選択回路１６は分周出力信号Ｓ２０２
から分周出力信号Ｓ１２２（周波数２９６．７０４ｋＨ
ｚ）に切替え、選択回路３４は分周出力信号Ｓ４０１か
ら分周出力信号Ｓ４０２（周波数２９６．７０４ｋＨ
ｚ）に切替えて位相比較回路１９へそれぞれ出力する。
そして、位相比較回路１９は電圧制御水晶発振器（ＶＣ
ＸＯ）１７の出力が映像信号側の分周出力信号Ｓ１２２
（周波数２９６．７０４ｋＨｚ）に同期するように制御
する。When the reference synchronization signal S20 is disconnected, the selection circuit 16 outputs the frequency division output signal S202.
From the divided output signal S122 (frequency 296.704 kHz
z), and the selection circuit 34 changes the frequency division output signal S401 to the frequency division output signal S402 (frequency 296.704 kHz).
z) and output them to the phase comparison circuit 19, respectively.
Then, the phase comparison circuit 19 uses a voltage controlled crystal oscillator (VC
XO) 17 output is the frequency-divided output signal S122 on the video signal side.
The frequency is controlled to be synchronized with 296.704 kHz.
【００６３】ここで、選択回路１６がリファレンス同期
信号側の分周出力信号Ｓ２０２（周波数４０９．０９ｋ
Ｈｚ）から映像信号側の分周出力信号Ｓ１２２（周波数
２９６．７０４ｋＨｚ）に切替えるとき、同時に選択回
路３４が分周出力信号Ｓ４０１（周波数４０９．０９ｋ
Ｈｚ）から分周出力信号Ｓ４０２（周波数２９６．７０
４ｋＨｚ）に切替えるので、位相比較回路１９での位相
比較結果は一致を示し、電圧制御水晶発振器（ＶＣＸ
Ｏ）１７に対して突発的な変動制御をすることなく継続
してシステムクロックＳ４０を生成できる。Here, the selection circuit 16 outputs the frequency division output signal S202 (frequency 409.09k) on the reference synchronization signal side.
Hz) to the frequency-divided output signal S122 (frequency 296.704 kHz) on the video signal side, the selection circuit 34 simultaneously causes the frequency-divided output signal S401 (frequency 409.09 k).
Hz) to the divided output signal S402 (frequency 296.70).
4 kHz), the phase comparison result in the phase comparison circuit 19 indicates coincidence, and the voltage controlled crystal oscillator (VCX
O) 17 can continuously generate the system clock S40 without performing sudden change control.
【００６４】また、リファレンス同期信号Ｓ２０が信号
断となったとき、分周制御回路３５のゲート回路２０２
は「Ｌ」レベルの信号Ｓ５を受けてリセットパルスＰ６
の出力を停止し、一方、ゲート回路２０４は反転回路２
０３を介して「Ｈ」レベルの信号Ｓ５を受けてパルスＰ
３をリセットパルスＰ２として分周回路１４へ出力す
る。Further, when the reference synchronization signal S20 is disconnected, the gate circuit 202 of the frequency division control circuit 35.
Receives a signal S5 of "L" level and receives a reset pulse P6
Output of the inverting circuit 2
A pulse P is received by receiving the signal S5 of "H" level via 03.
3 is output to the frequency dividing circuit 14 as a reset pulse P2.
【００６５】ところで、リファレンス同期信号Ｓ２０が
信号断となっても、ＰＬＬ回路１３の電圧制御発振器が
フリーラン状態で信号Ｓ２０１を生成して分周回路１４
へ供給し、分周回路１４はリセットパルスＰ２に応じて
信号Ｓ２０１の分周動作を行う。By the way, even if the reference synchronization signal S20 is disconnected, the voltage control oscillator of the PLL circuit 13 generates the signal S201 in the free-run state to generate the frequency dividing circuit 14.
The frequency dividing circuit 14 divides the signal S201 according to the reset pulse P2.
【００６６】その後、リファレンス同期信号Ｓ２０が復
旧したとき、選択回路１６がリファレンス同期信号側の
分周出力信号Ｓ２０２（周波数４０９．０９ｋＨｚ）を
選択し、同時に選択回路３４が分周出力信号Ｓ４０１
（周波数４０９．０９ｋＨｚ）を選択するので、位相比
較回路１９での位相比較結果は一致を示し、電圧制御水
晶発振器（ＶＣＸＯ）１７に対して突発的な変動制御を
することなく継続して２７ＭＨｚのシステムクロックＳ
４０を生成できる。After that, when the reference synchronization signal S20 is restored, the selection circuit 16 selects the frequency division output signal S202 (frequency 409.09 kHz) on the reference synchronization signal side, and at the same time, the selection circuit 34 frequency division output signal S401.
Since the frequency (409.09 kHz) is selected, the phase comparison result in the phase comparison circuit 19 shows coincidence, and the voltage control crystal oscillator (VCXO) 17 is continuously operated at 27 MHz without sudden change control. System clock S
40 can be generated.
【００６７】図６は本発明の第４の実施形態を示すブロ
ック図である。FIG. 6 is a block diagram showing a fourth embodiment of the present invention.
【００６８】図４に示した第３の実施形態との相違点
は、入力するリファレンス同期信号Ｓ２１がＨＤテレビ
信号の同期信号（ＳＹＮＣ）になっている点である。な
お、図４と同じ構成要素には同一符号を付してある。The difference from the third embodiment shown in FIG. 4 is that the input reference synchronizing signal S21 is the synchronizing signal (SYNC) of the HD television signal. The same components as those in FIG. 4 are designated by the same reference numerals.
【００６９】ＨＤテレビ信号の同期信号（ＳＹＮＣ）
は、水平同期信号が周波数３３．７１６ｋＨｚの三値Ｓ
ＹＮＣ信号である。HD TV signal sync signal (SYNC)
Is a three-valued S signal whose horizontal sync signal has a frequency of 33.716 kHz.
This is the YNC signal.
【００７０】この同期信号（ＳＹＮＣ）から同期基準と
なる信号を生成するために、ＰＬＬ回路４１および分周
回路４２を設けている。A PLL circuit 41 and a frequency dividing circuit 42 are provided to generate a signal serving as a synchronization reference from the synchronization signal (SYNC).
【００７１】ＰＬＬ回路４１は、入力する同期信号（Ｓ
ＹＮＣ）Ｓ２１の水平同期信号に同期した周波数３３．
７１６ｋＨｚの信号Ｓ２１１を出力する。分周回路４２
は、信号Ｓ２１１を１／５に分周して周波数６．７４３
ｋＨｚの分周出力信号Ｓ２１２を選択回路１６へ出力す
る。The PLL circuit 41 receives the synchronizing signal (S
YNC) Frequency 33. synchronized with the horizontal sync signal of S21.
The signal S211 of 716 kHz is output. Divider circuit 42
Divides the signal S211 into ⅕ and divides the frequency by 6.743.
The frequency-divided output signal S212 of kHz is output to the selection circuit 16.
【００７２】本実施形態の場合も第３の実施形態と同様
に、電圧制御水晶発振器（ＶＣＸＯ）１７の同期基準と
する分周出力信号Ｓ１２２（２９６．７０４ｋＨｚ）お
よびＳ２１２（６．７４３ｋＨｚ）の周波数が異なって
いる。Also in the case of the present embodiment, as in the third embodiment, the frequency of the divided output signals S122 (296.704 kHz) and S212 (6.743 kHz) used as the synchronization reference of the voltage controlled crystal oscillator (VCXO) 17. Are different.
【００７３】このため、電圧制御水晶発振器（ＶＣＸ
Ｏ）１７の出力信号を１／９１分周して周波数２９６．
７０４ｋＨｚの分周出力信号Ｓ４０２を生成する分周回
路３３、および電圧制御水晶発振器（ＶＣＸＯ）１７の
出力信号を１／４００４分周して周波数６．７４３ｋＨ
ｚの分周出力信号Ｓ４０３を生成する分周回路４３を設
けている。Therefore, the voltage controlled crystal oscillator (VCX
O) 17 output signal is divided by 1/91 and frequency 296.
The frequency divider circuit 33 that generates the frequency-divided output signal S402 of 704 kHz and the output signal of the voltage-controlled crystal oscillator (VCXO) 17 are frequency-divided by 1/4004 to give a frequency of 6.743 kHz.
A frequency dividing circuit 43 for generating a frequency-divided output signal S403 of z is provided.
【００７４】なお、電圧制御水晶発振器（ＶＣＸＯ）１
７の出力周波数２７ＭＨｚと、ＰＬＬ回路４１の出力信
号Ｓ２１１の周波数３３．７１６ｋＨｚとを最大公約数
で約した整数比は４００４：５となるので、分周回路４
２、４３はこの値に基づき分周している。The voltage controlled crystal oscillator (VCXO) 1
7 and the frequency 33.716 kHz of the output signal S211 of the PLL circuit 41 are reduced by the greatest common divisor to obtain an integer ratio of 4004: 5.
Numbers 2 and 43 divide based on this value.
【００７５】また、分周制御回路４４は、図６に示した
ように、分周出力信号Ｓ４０２（２９６．７０４ｋＨ
ｚ）に同期したパルスＰ４を生成するパルス生成回路３
５１と、分周出力信号Ｓ４０３（６．７４３ｋＨｚ）に
同期したパルスＰ７を生成するパルス生成回路４４１
と、信号検出結果を示す信号Ｓ５とパルスＰ４との論理
積をリセットパルスＰ６として分周回路３２へ出力する
ゲート回路２０２と、信号Ｓ５の極性を反転させる反転
回路２０３と、反転回路２０３の出力信号とパルスＰ７
との論理積をリセットパルスＰ８として分周回路４２へ
出力するゲート回路２０４とを有している。Further, the frequency division control circuit 44, as shown in FIG. 6, outputs the frequency division output signal S402 (296.704 kHz).
pulse generation circuit 3 for generating a pulse P4 synchronized with z)
51 and a pulse generation circuit 441 that generates a pulse P7 synchronized with the frequency-divided output signal S403 (6.743 kHz).
And a gate circuit 202 that outputs a logical product of the signal S5 indicating the signal detection result and the pulse P4 to the frequency dividing circuit 32 as a reset pulse P6, an inverting circuit 203 that inverts the polarity of the signal S5, and an output of the inverting circuit 203. Signal and pulse P7
And a gate circuit 204 for outputting the logical product of the above and the reset pulse P8 to the frequency dividing circuit 42.
【００７６】次に動作を説明する。Next, the operation will be described.
【００７７】リファレンス同期信号Ｓ２０が有るとき、
選択回路１６はリファレンス同期信号側の分周出力信号
Ｓ２１２（周波数６．７４３ｋＨｚ）を選択し、選択回
路３４は分周出力信号Ｓ４０３（周波数６．７４３ｋＨ
ｚ）を選択して位相比較回路１９へそれぞれ出力する。
そして、位相比較回路１９は電圧制御水晶発振器（ＶＣ
ＸＯ）１７の出力がリファレンス同期信号側の分周出力
信号Ｓ２１２に同期するように制御する。When the reference synchronization signal S20 is present,
The selection circuit 16 selects the divided output signal S212 (frequency 6.743 kHz) on the reference synchronization signal side, and the selection circuit 34 selects the divided output signal S403 (frequency 6.743 kHz).
z) are selected and output to the phase comparison circuit 19, respectively.
Then, the phase comparison circuit 19 uses a voltage controlled crystal oscillator (VC
The output of (XO) 17 is controlled so as to be synchronized with the divided output signal S212 on the reference synchronization signal side.
【００７８】一方、分周制御回路４４は、リファレンス
同期信号Ｓ２０が有るとき、ゲート回路２０２の入力端
子に「Ｈ」レベルの信号Ｓ５を受けるので、入力するパ
ルスＰ４をリセットパルスＰ６として映像信号側の分周
回路３２へ出力する。このときゲート回路２０４は反転
回路２０３を介して「Ｌ」レベルの信号Ｓ５を受けるの
で、リセットパルスＰ８を出力しない。On the other hand, since the frequency division control circuit 44 receives the signal S5 of "H" level at the input terminal of the gate circuit 202 when the reference synchronization signal S20 is present, the input pulse P4 is used as the reset pulse P6 on the video signal side. To the frequency dividing circuit 32. At this time, the gate circuit 204 receives the “L” level signal S5 via the inverting circuit 203, and therefore does not output the reset pulse P8.
【００７９】このリセットパルスＰ６は、分周出力信号
Ｓ４０２（周波数２９６．７０４ｋＨｚ）に同期してお
り、分周回路３２はリセットパルスＰ６に応じて分周動
作を行うので、映像信号側の分周出力信号Ｓ１２２（周
波数２９６．７０４ｋＨｚ）と分周回路３３の分周出力
信号Ｓ４０２（周波数２９６．７０４ｋＨｚ）は同期す
る。The reset pulse P6 is synchronized with the frequency-divided output signal S402 (frequency 296.704 kHz), and the frequency dividing circuit 32 performs the frequency dividing operation according to the reset pulse P6. The output signal S122 (frequency 296.704 kHz) and the frequency-divided output signal S402 (frequency 296.704 kHz) of the frequency dividing circuit 33 are synchronized.
【００８０】いま、リファレンス同期信号Ｓ２１が信号
断となったとき、選択回路１６は分周出力信号Ｓ２１２
から分周出力信号Ｓ１２２（周波数２９６．７０４ｋＨ
ｚ）に切替え、選択回路３４は分周出力信号Ｓ４０３か
ら分周出力信号Ｓ４０２（周波数２９６．７０４ｋＨ
ｚ）に切替えて位相比較回路１９へそれぞれ出力する。
位相比較回路１９は電圧制御水晶発振器（ＶＣＸＯ）１
７の出力が映像信号側の分周出力信号Ｓ１２２（周波数
２９６．７０４ｋＨｚ）に同期するように制御する。When the reference sync signal S21 is disconnected, the selection circuit 16 outputs the frequency division output signal S212.
From the divided output signal S122 (frequency 296.704 kHz
z), and the selection circuit 34 changes the frequency division output signal S403 to the frequency division output signal S402 (frequency 296.704 kHz).
z) and output them to the phase comparison circuit 19, respectively.
The phase comparison circuit 19 is a voltage controlled crystal oscillator (VCXO) 1
The output of 7 is controlled so as to be synchronized with the frequency-divided output signal S122 (frequency 296.704 kHz) on the video signal side.
【００８１】ここで、選択回路１６がリファレンス同期
信号側の分周出力信号Ｓ２１２（周波数６．７４３ｋＨ
ｚ）から映像信号側の分周出力信号Ｓ１２２（周波数２
９６．７０４ｋＨｚ）に切替えたとき、同時に選択回路
３４が分周出力信号Ｓ４０３（周波数６．７４３ｋＨ
ｚ）から分周出力信号Ｓ４０２（周波数２９６．７０４
ｋＨｚ）に切替えるので、位相比較回路１９での位相比
較結果は一致を示し、電圧制御水晶発振器（ＶＣＸＯ）
１７に対して突発的な変動制御をすることなく継続して
システムクロックＳ４０を生成できる。Here, the selection circuit 16 outputs the frequency division output signal S212 (frequency 6.743 kHz) on the reference synchronization signal side.
z) from the video signal side divided output signal S122 (frequency 2
96.704 kHz), the selection circuit 34 simultaneously outputs the frequency division output signal S403 (frequency 6.743 kHz).
z) from the divided output signal S402 (frequency 296.704).
Since the phase comparison result in the phase comparison circuit 19 indicates coincidence, the voltage controlled crystal oscillator (VCXO)
It is possible to continuously generate the system clock S40 without performing sudden change control on 17.
【００８２】また、リファレンス同期信号Ｓ２０が信号
断となったとき、分周制御回路４４のゲート回路２０２
は「Ｌ」レベルの信号Ｓ５を受けてリセットパルスＰ６
の出力を停止し、一方、ゲート回路２０４は反転回路２
０３を介して「Ｈ」レベルの信号Ｓ５を受けてパルスＰ
７をリセットパルスＰ８として分周回路４２へ出力す
る。Further, when the reference synchronization signal S20 is disconnected, the gate circuit 202 of the frequency division control circuit 44.
Receives a signal S5 of "L" level and receives a reset pulse P6
Output of the inverting circuit 2
A pulse P is received by receiving the signal S5 of "H" level via 03.
7 is output to the frequency dividing circuit 42 as a reset pulse P8.
【００８３】ところで、リファレンス同期信号Ｓ２０が
信号断となっても、ＰＬＬ回路４１の電圧制御発振器が
フリーラン状態で信号Ｓ２１１を生成して分周回路４２
へ供給し、分周回路４２はリセットパルスＰ８に制御さ
れて信号Ｓ２１１の分周動作を行う。リセットパルスＰ
８は分周出力信号Ｓ４０３（周波数６．７４３ｋＨｚ）
に同期しているので、分周回路４２の分周出力信号Ｓ２
１２（周波数６．７４３ｋＨｚ）と分周回路４３の分周
出力信号Ｓ４０３（周波数６．７４３ｋＨｚ）は同期す
る。By the way, even if the reference synchronization signal S20 is disconnected, the voltage controlled oscillator of the PLL circuit 41 generates the signal S211 in the free-run state to generate the frequency dividing circuit 42.
The frequency dividing circuit 42 is controlled by the reset pulse P8 to perform the frequency dividing operation of the signal S211. Reset pulse P
8 is the frequency division output signal S403 (frequency 6.743 kHz)
Since the frequency division output signal S2 of the frequency division circuit 42 is synchronized with
12 (frequency 6.743 kHz) and the frequency division output signal S403 (frequency 6.743 kHz) of the frequency dividing circuit 43 are synchronized.
【００８４】その後、リファレンス同期信号Ｓ２０が復
旧したとき、選択回路１６がリファレンス同期信号側の
分周出力信号Ｓ２１２（周波数６．７４３ｋＨｚ）を選
択すると同時に、選択回路３４が分周出力信号Ｓ４０３
（周波数６．７４３ｋＨｚ）を選択するので、位相比較
回路１９での位相比較結果は一致を示し、電圧制御水晶
発振器（ＶＣＸＯ）１７に対して突発的な変動制御をす
ることなく継続して２７ＭＨｚのシステムクロックＳ４
０を生成できる。After that, when the reference synchronizing signal S20 is restored, the selecting circuit 16 selects the divided output signal S212 (frequency 6.743 kHz) on the reference synchronizing signal side, and at the same time, the selecting circuit 34 divides the output signal S403.
Since (frequency 6.743 kHz) is selected, the phase comparison result in the phase comparison circuit 19 shows coincidence, and the voltage controlled crystal oscillator (VCXO) 17 continues to be operated at 27 MHz without sudden change control. System clock S4
Can generate 0.
【００８５】[0085]
【発明の効果】以上説明したように本発明によれば、リ
ファレンス同期信号および映像信号をそれぞれ受けて同
期基準となる分周出力信号を生成し、リファレンス同期
信号の有無に応じて選択された一方の分周出力信号と電
圧制御水晶発振器により生成されるシステムクロックの
分周出力信号との位相差が０となるように電圧制御水晶
発振器を制御するシステムクロック生成回路において、
リファレンス同期信号および映像信号から生成される分
周出力信号がシステムクロックの分周出力信号に同期す
るように分周タイミングを制御することにより、リファ
レンス同期信号の信号断が発生しても、システムクロッ
クの周波数に不連続が生じることなく安定してシステム
クロックを生成できる。As described above, according to the present invention, the reference sync signal and the video signal are respectively received to generate a frequency division output signal as a synchronization reference, and one of them is selected according to the presence or absence of the reference sync signal. In the system clock generation circuit for controlling the voltage-controlled crystal oscillator so that the phase difference between the frequency-divided output signal and the frequency-divided output signal of the system clock generated by the voltage-controlled crystal oscillator becomes 0,
By controlling the division timing so that the divided output signal generated from the reference sync signal and video signal is synchronized with the divided output signal of the system clock, even if the reference clock signal is disconnected, the system clock The system clock can be generated stably without discontinuity in the frequency of.
【図１】本発明の第１の実施形態を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１示した第１の実施形態の動作を示すタイミ
ングチャートである。FIG. 2 is a timing chart showing the operation of the first embodiment shown in FIG.
【図３】本発明の第２の実施形態を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.
【図４】本発明の第３の実施形態を示すブロック図であ
る。FIG. 4 is a block diagram showing a third embodiment of the present invention.
【図５】図４示した第３の実施形態の動作を示すタイミ
ングチャートである。5 is a timing chart showing an operation of the third exemplary embodiment shown in FIG.
【図６】本発明の第４の実施形態を示すブロック図であ
る。FIG. 6 is a block diagram showing a fourth embodiment of the present invention.
【図７】従来例を示すブロック図である。FIG. 7 is a block diagram showing a conventional example.
１１，１３，４１ ＰＬＬ回路
１２，１４，１８，２２，３２，３３，４２，４３
分周回路
２１，３１ 受信回路（ＲＥＣ）
１５ 信号検出回路
１６，３４ 選択回路
１７ 電圧制御水晶発振器（ＶＣＸＯ）
１９ 位相比較回路11, 13, 41 PLL circuits 12, 14, 18, 22, 32, 33, 42, 43
Dividing circuit 21, 31 Reception circuit (REC) 15 Signal detection circuit 16, 34 Selection circuit 17 Voltage controlled crystal oscillator (VCXO) 19 Phase comparison circuit
フロントページの続き Ｆターム(参考） 5C020 AA02 AA03 AA40 CA13 5J106 AA04 BB04 CC01 CC24 CC52 CC53 DD09 EE06 FF01 FF06 GG09 GG18 KK18 5K028 AA01 KK01 KK32 MM12 MM16 NN32 5K047 AA05 CC01 DD02 GG02 GG07 GG09 GG11 MM46 MM50 MM55Continued front page F-term (reference) 5C020 AA02 AA03 AA40 CA13 5J106 AA04 BB04 CC01 CC24 CC52 CC53 DD09 EE06 FF01 FF06 GG09 GG18 KK18 5K028 AA01 KK01 KK32 MM12 MM16 NN32 5K047 AA05 CC01 DD02 GG02 GG07 GG09 GG11 MM46 MM50 MM55
Claims (8)
それぞれ受け、リファレンス同期信号の有無に応じて選
択された一方の信号に基づき電圧制御発振器を制御して
システムクロックを生成するシステムクロック生成回路
において、 前記リファレンス同期信号に基づき動作するＰＬＬ回路
から抽出された信号をリセットパルスに同期しつつ分周
して第１の分周出力信号を生成する第１の分周回路と、
前記映像信号に基づき動作するＰＬＬ回路から抽出され
た信号をリセットパルスに同期しつつ分周して前記第１
の分周出力信号と同一周波数の第２の分周出力信号を生
成する第２の分周回路と、前記リファレンス同期信号の
有無を検出する信号検出回路と、この信号検出回路が前
記リファレンス同期信号の有を検出しているときは前記
第１の分周出力信号を選択し、前記リファレンス同期信
号の無を検出しているときは前記第２の分周出力信号を
選択する選択回路と、前記電圧制御発振器が出力するシ
ステムクロックを分周して前記第１の分周出力信号と同
一周波数の第３の分周出力信号を生成する第３の分周回
路と、前記選択回路により選択された分周出力信号と前
記第３の分周出力信号との位相差が０となるように前記
電圧制御発振器を制御する位相比較回路と、前記第３の
分周出力信号に同期した前記リセットパルスを生成して
前記選択回路により選択されていない分周出力信号の分
周回路へ供給し分周動作タイミングを前記第３の分周出
力信号に同期するように制御する分周制御手段とを備え
ていることを特徴とするシステムクロック生成回路。1. A system clock generation circuit for receiving a reference synchronization signal and a video signal, respectively, and controlling a voltage controlled oscillator based on one of the signals selected according to the presence or absence of the reference synchronization signal to generate a system clock. A first frequency divider circuit that generates a first frequency-divided output signal by frequency-dividing a signal extracted from a PLL circuit that operates based on a reference synchronization signal in synchronization with a reset pulse;
The signal extracted from the PLL circuit that operates based on the video signal is frequency-divided in synchronization with a reset pulse, and the first signal is generated.
A second frequency division circuit for generating a second frequency division output signal having the same frequency as the frequency division output signal, a signal detection circuit for detecting the presence or absence of the reference synchronization signal, and the signal detection circuit for the reference synchronization signal. A selection circuit for selecting the first frequency-divided output signal when detecting the presence of the signal, and selecting the second frequency-divided output signal when detecting the absence of the reference synchronization signal; A third frequency dividing circuit that divides the system clock output from the voltage controlled oscillator to generate a third frequency dividing output signal having the same frequency as the first frequency dividing output signal, and is selected by the selecting circuit. A phase comparison circuit that controls the voltage controlled oscillator so that the phase difference between the frequency-divided output signal and the third frequency-divided output signal becomes 0, and the reset pulse synchronized with the third frequency-divided output signal. Generated by the selection circuit A frequency division control means for supplying a frequency division output signal which is not selected to a frequency division circuit and controlling a frequency division operation timing so as to be synchronized with the third frequency division output signal. Clock generation circuit.
力信号に同期したパルスを生成するパルス生成回路と、
前記信号検出回路が前記リファレンス同期信号の有を示
す信号を出力しているときに前記パルスをリセットパル
スとして前記第２の分周回路へ出力する第１のゲート回
路と、前記信号検出回路が前記リファレンス同期信号の
無を示す信号を出力しているときに前記パルスをリセッ
トパルスとして前記第１の分周回路へ出力する第２のゲ
ート回路とを有していることを特徴とする請求項１記載
のシステムクロック生成回路。2. The frequency division control means includes a pulse generation circuit for generating a pulse synchronized with the third frequency division output signal,
A first gate circuit that outputs the pulse to the second frequency divider circuit as a reset pulse when the signal detection circuit outputs a signal indicating the presence of the reference synchronization signal; and the signal detection circuit, 2. A second gate circuit which outputs the pulse as a reset pulse to the first frequency dividing circuit when outputting a signal indicating the absence of the reference synchronization signal. The system clock generation circuit described.
それぞれ受け、リファレンス同期信号の有無に応じて一
方の信号に基づき電圧制御発振器を制御してシステムク
ロックを生成するシステムクロック生成回路において、 前記リファレンス同期信号に基づき動作するＰＬＬ回路
から抽出された信号を第１のリセットパルスに同期しつ
つ分周して第１の分周出力信号を生成する第１の分周回
路と、前記映像信号に基づき動作するＰＬＬ回路から抽
出された信号を第２のリセットパルスに同期しつつ分周
して第２の分周出力信号を生成する第２の分周回路と、
前記リファレンス同期信号の有無を検出する信号検出回
路と、この信号検出回路が前記リファレンス同期信号の
有を検出しているときは前記第１の分周出力信号を選択
し前記リファレンス同期信号の無を検出しているときは
前記第２の分周出力信号を選択する第１の選択回路と、
前記電圧制御発振器が出力するシステムクロックを分周
して前記第１の分周出力信号と同一周波数の第３の分周
出力信号を生成する第３の分周回路と、前記電圧制御発
振器が出力するシステムクロックを分周して前記第２の
分周出力信号と同一周波数の第４の分周出力信号を生成
する第４の分周回路と、前記信号検出回路が前記リファ
レンス同期信号の有を検出しているときは前記第３の分
周出力信号を選択し前記リファレンス同期信号の無を検
出しているときは前記第４の分周出力信号を選択する第
２の選択回路と、前記第１の選択回路により選択された
分周出力信号と前記第２の選択回路により選択された分
周出力信号との位相差が０となるように前記電圧制御発
振器を制御する位相比較回路と、前記第３および第４の
分周出力信号を受けて前記第１および第２のリセットパ
ルスを生成して前記第１の選択回路により選択されてい
ない分周出力信号の分周回路へ供給し分周動作タイミン
グを前記第２の選択回路により選択されていない分周出
力信号に同期するように制御する分周制御手段とを備え
ていることを特徴とするシステムクロック生成回路。3. A system clock generation circuit that receives a reference synchronization signal and a video signal, and controls a voltage-controlled oscillator based on one of the signals depending on the presence or absence of the reference synchronization signal to generate a system clock, wherein the reference synchronization signal A first frequency dividing circuit that generates a first frequency-divided output signal by frequency-dividing a signal extracted from a PLL circuit that operates based on the first reset pulse; and operates based on the video signal. A second frequency dividing circuit for generating a second frequency-divided output signal by frequency-dividing the signal extracted from the PLL circuit in synchronization with the second reset pulse;
A signal detection circuit for detecting the presence or absence of the reference synchronization signal, and when the signal detection circuit detects the presence of the reference synchronization signal, selects the first frequency division output signal to turn off the reference synchronization signal. A first selection circuit for selecting the second frequency-divided output signal when detecting;
A third frequency divider circuit that generates a third frequency-divided output signal having the same frequency as the first frequency-divided output signal by frequency-dividing the system clock output from the voltage-controlled oscillator, and the voltage-controlled oscillator outputs A fourth frequency dividing circuit for dividing the system clock to generate a fourth frequency dividing output signal having the same frequency as the second frequency dividing output signal, and the signal detecting circuit is provided with the reference synchronizing signal. A second selection circuit for selecting the third frequency-divided output signal when detecting, and a fourth frequency-divided output signal for detecting the absence of the reference synchronization signal; A phase comparison circuit for controlling the voltage controlled oscillator so that the phase difference between the frequency-divided output signal selected by the first selection circuit and the frequency-divided output signal selected by the second selection circuit becomes zero; Receives the third and fourth frequency division output signals Generate the first and second reset pulses and supply them to the frequency dividing circuit for the frequency-divided output signal not selected by the first selecting circuit to select the frequency dividing operation timing by the second selecting circuit. And a frequency division control means for controlling so as to synchronize with a frequency division output signal which is not provided.
力信号に同期した第１のパルスを生成する第１のパルス
生成回路と、前記第４の分周出力信号に同期した第２の
パルスを生成する第２のパルス生成回路と、前記信号検
出回路が前記リファレンス同期信号の有を示す信号を出
力しているときに前記第２のパルスを第２のリセットパ
ルスとして前記第２の分周回路へ出力する第１のゲート
回路と、前記信号検出回路が前記リファレンス同期信号
の無を示す信号を出力しているときに前記第１のパルス
を第１のリセットパルスとして前記第１の分周回路へ出
力する第２のゲート回路とを有していることを特徴とす
る請求項３記載のシステムクロック生成回路。4. The frequency division control means includes a first pulse generation circuit that generates a first pulse synchronized with the third frequency division output signal, and a first pulse generation circuit synchronized with the fourth frequency division output signal. A second pulse generation circuit that generates two pulses, and the second pulse as the second reset pulse when the signal detection circuit outputs a signal indicating that the reference synchronization signal is present. A first gate circuit for outputting to the frequency divider circuit and the first pulse as the first reset pulse when the signal detection circuit outputs a signal indicating the absence of the reference synchronization signal. 4. The system clock generation circuit according to claim 3, further comprising a second gate circuit for outputting to the frequency dividing circuit.
路において、前記リファレンス同期信号がＮＴＳＣのブ
ラックバースト信号であり、前記映像信号がＮＴＳＣカ
ラーテレビ信号であり、前記システムクロックの周波数
は２７ＭＨｚであり、前記第１および第２の分周回路は
カラーバースト信号の４倍の周波数（１４．３１８１８
ＭＨｚ）の信号を１／３５に分周して４０９．０９ｋＨ
ｚの前記第１および第２の分周出力信号を出力し、前記
第３の分周回路は前記システムクロックを１／６６に分
周して４０９．０９ｋＨｚの第３の分周出力信号を生成
することを特徴とするシステムクロック生成回路。5. The system clock generation circuit according to claim 1, wherein the reference synchronization signal is an NTSC black burst signal, the video signal is an NTSC color television signal, and the system clock frequency is 27 MHz. The first and second frequency dividing circuits have a frequency four times as high as that of the color burst signal (14.31818).
(MHz) signal is divided into 1/35 and 409.09kH
The first and second frequency-divided output signals of z are output, and the third frequency-divider circuit divides the system clock by 1/66 to generate a third frequency-divided output signal of 409.09 kHz. A system clock generation circuit characterized by:
路において、前記リファレンス同期信号がＮＴＳＣのブ
ラックバースト信号であり、前記映像信号がＤ１シリア
ル信号であり、前記システムクロックの周波数は２７Ｍ
Ｈｚであり、前記第１の分周回路はカラーバースト信号
の４倍の周波数（１４．３１８１８ＭＨｚ）の信号を１
／３５に分周して４０９．０９ｋＨｚの前記第１分周出
力信号を出力し、前記第２の分周回路は前記Ｄ１シリア
ル信号から抽出された２７ＭＨｚの信号を１／６６に分
周して４０９．０９ｋＨｚの前記第２の分周出力信号を
出力し、前記第３の分周回路は前記システムクロックを
１／６６に分周して４０９．０９ｋＨｚの第３の分周出
力信号を生成することを特徴とするシステムクロック生
成回路。6. The system clock generation circuit according to claim 1, wherein the reference synchronization signal is an NTSC black burst signal, the video signal is a D1 serial signal, and the system clock frequency is 27M.
Hz, and the first frequency dividing circuit outputs a signal having a frequency four times as high as that of the color burst signal (14.31818 MHz).
/ 35 and outputs the first frequency-divided output signal of 409.09 kHz, and the second frequency-dividing circuit divides the 27 MHz signal extracted from the D1 serial signal into 1/66. The second frequency division output signal of 409.09 kHz is output, and the third frequency division circuit divides the system clock into 1/66 to generate a third frequency division output signal of 409.09 kHz. A system clock generation circuit characterized by the above.
路において、前記リファレンス同期信号がＮＴＳＣのブ
ラックバースト信号であり、前記映像信号が高精細テレ
ビ信号（ＨＤ）のＳＤＩ信号であり、前記システムクロ
ックの周波数は２７ＭＨｚであり、前記第１の分周回路
はカラーバースト信号の４倍の周波数（１４．３１８１
８ＭＨｚ）の信号を１／３５に分周して４０９．０９ｋ
Ｈｚの前記第１分周出力信号を出力し、前記第２の分周
回路は前記ＨＤ−ＳＤＩ信号から抽出された７４．１７
５８２４ＭＨｚの信号を１／２５０に分周して２９６．
７０４ｋＨｚの前記第２の分周出力信号を出力し、前記
第３の分周回路は前記システムクロックを１／６６に分
周して４０９．０９ｋＨｚの第３の分周出力信号を出力
し、前記第４の分周回路は前記システムクロックを１／
９１に分周して２９６．７０４ｋＨｚの第４の分周出力
信号を出力することを特徴とするシステムクロック生成
回路。7. The system clock generation circuit according to claim 3, wherein the reference synchronization signal is an NTSC black burst signal, the video signal is a high definition television signal (HD) SDI signal, and the system clock The frequency is 27 MHz, and the first frequency dividing circuit has a frequency four times that of the color burst signal (14.3181).
8MHz) signal divided by 1/35 to 409.09k
The second frequency division circuit outputs the first frequency division output signal of Hz and the second frequency division circuit 74.17 extracted from the HD-SDI signal.
The signal of 5824 MHz is divided into 1/250 and 296.
The second frequency division output signal of 704 kHz is output, the third frequency division circuit divides the system clock into 1/66, and outputs the third frequency division output signal of 409.09 kHz, The fourth frequency divider circuit divides the system clock by 1 /
A system clock generation circuit, wherein the frequency is divided into 91 and a fourth frequency-divided output signal of 296.704 kHz is output.
路において、前記リファレンス同期信号が高精細テレビ
信号（ＨＤ）の同期信号であり、前記映像信号が高精細
テレビ信号（ＨＤ）のＳＤＩ信号であり、前記システム
クロックの周波数は２７ＭＨｚであり、前記第１の分周
回路は前記高精細テレビ信号（ＨＤ）の水平同期信号に
同期した周波数３３．７１６ｋＨｚの信号を１／５に分
周して６．７４３ｋＨｚの前記第１分周出力信号を出力
し、前記第２の分周回路は前記ＨＤ−ＳＤＩ信号から抽
出された７４．１７５８２４ＭＨｚの信号を１／２５０
に分周して２９６．７０４ｋＨｚの前記第２の分周出力
信号を出力し、前記第３の分周回路は前記システムクロ
ックを１／４００４に分周して６．７４３ｋＨｚの第３
の分周出力信号を出力し、前記第４の分周回路は前記シ
ステムクロックを１／９１に分周して２９６．７０４ｋ
Ｈｚの第４の分周出力信号を出力することを特徴とする
システムクロック生成回路。8. The system clock generation circuit according to claim 3, wherein the reference synchronization signal is a high definition television signal (HD) synchronization signal, and the video signal is a high definition television signal (HD) SDI signal. The frequency of the system clock is 27 MHz, and the first frequency dividing circuit divides a signal having a frequency of 33.716 kHz, which is synchronized with the horizontal synchronizing signal of the high definition television signal (HD), into ⅕ and divides it into 6 The first frequency division output signal of 0.743 kHz is output, and the second frequency division circuit 1/250 the signal of 74.175824 MHz extracted from the HD-SDI signal.
To output the second frequency-divided output signal of 296.704 kHz, and the third frequency-dividing circuit divides the system clock into 1/4004 to generate a third frequency of 6.743 kHz.
A frequency division output signal is output, and the fourth frequency division circuit divides the system clock by 1/91 to generate 296.704k.
A system clock generation circuit which outputs a fourth frequency-divided output signal of Hz.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395116A JP2003198874A (en) | 2001-12-26 | 2001-12-26 | System clock generating circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235576A (en) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | Phase locked loop circuit and control method used by same |
| JP2007235577A (en) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | Phase locked loop circuit and method of controlling same |
| JP2008219877A (en) * | 2007-02-08 | 2008-09-18 | Semiconductor Energy Lab Co Ltd | Clock signal generation circuit and semiconductor device |
| US7990295B2 (en) | 2009-09-16 | 2011-08-02 | Kabushiki Kaisha Toshiba | Data transfer apparatus |
| JPWO2021176629A1 (en) * | 2020-03-05 | 2021-09-10 |
-
2001
- 2001-12-26 JP JP2001395116A patent/JP2003198874A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235576A (en) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | Phase locked loop circuit and control method used by same |
| JP2007235577A (en) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | Phase locked loop circuit and method of controlling same |
| JP4714041B2 (en) * | 2006-03-01 | 2011-06-29 | 株式会社東芝 | Phase-locked loop circuit and method for controlling the phase-locked loop circuit |
| JP2008219877A (en) * | 2007-02-08 | 2008-09-18 | Semiconductor Energy Lab Co Ltd | Clock signal generation circuit and semiconductor device |
| US7990295B2 (en) | 2009-09-16 | 2011-08-02 | Kabushiki Kaisha Toshiba | Data transfer apparatus |
| JPWO2021176629A1 (en) * | 2020-03-05 | 2021-09-10 | ||
| WO2021176629A1 (en) * | 2020-03-05 | 2021-09-10 | オリンパス株式会社 | Phase adjustment circuit and endoscope system |
| US11736092B2 (en) | 2020-03-05 | 2023-08-22 | Olympus Corporation | Phase adjustment circuit and endoscope system |
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