JP3161524B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置、及び
半導体装置の製造方法に属し、特に、半導体チップの内
部に埋め込まれる配線や素子を含む半導体装置及びその
製造方法に属する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device, and more particularly to a semiconductor device including wiring and elements embedded inside a semiconductor chip and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図３は、従来の半導体装置の構造を示す
縦断面図である。図３を参照して、半導体装置は、半導
体基板１００と、この半導体基板１００の表面に設けた
インダクタンス部１０１、ＦＥＴ部１０２、及びキャパ
シタ部１０３と、半導体基板１００の裏面に設けたＰＨ
Ｓメッキ（裏面電極）１０５と、このＰＨＳメッキ１０
５及びＦＥＴ部１０２間を接続しているバイアホール
（ビアホール）１０６とを有している。2. Description of the Related Art FIG. 3 is a longitudinal sectional view showing the structure of a conventional semiconductor device. Referring to FIG. 3, the semiconductor device includes a semiconductor substrate 100, an inductance portion 101, an FET portion 102, and a capacitor portion 103 provided on the surface of the semiconductor substrate 100, and a PH provided on the back surface of the semiconductor substrate 100.
S plating (back surface electrode) 105 and PHS plating 10
5 and a via hole (via hole) 106 connecting between the FET portion 102.
【０００３】[0003]
【発明が解決しようとする課題】半導体装置のペレット
サイズを決定する上で受動素子の面積占有率が極めて高
く、特に２０ＧＨｚ以下の周波数で使用する半導体装置
では、高いインダクタンスや容量を必要とする。そのた
めにインダクタンス部１０１の配線長が長くなり、容量
素子寸法が大きく、ペレットサイズが大きくなる問題が
ある。In determining the pellet size of the semiconductor device, the area occupation ratio of the passive elements is extremely high. Particularly, a semiconductor device used at a frequency of 20 GHz or less requires a high inductance or capacitance. For this reason, there is a problem that the wiring length of the inductance unit 101 is increased, the capacitance element size is increased, and the pellet size is increased.
【０００４】インダクタンス部１０１を小さくするため
には、配線幅を狭くする必要があるが、抵抗成分が増し
たり、電流容量に制約が出るなど支障がある。In order to reduce the inductance portion 101, it is necessary to reduce the wiring width. However, there are problems such as an increase in the resistance component and a restriction on the current capacity.
【０００５】これらの問題を解決するために、高誘電率
の膜を使用する例や、半導体基板（ウェーハ）の表面側
に凸の３次元構造の配線などが考案されているが、部分
的に高誘電膜を使用する場合、配線の負荷容量が増して
利得を低下させてしまう。In order to solve these problems, examples of using a film having a high dielectric constant and wiring of a three-dimensional structure protruding on the front side of a semiconductor substrate (wafer) have been devised. When a high dielectric film is used, the load capacitance of the wiring increases and the gain decreases.
【０００６】一方、表面側に高くに凸の構造する場合が
あるがウェーハ表面の段差が大きくなり、精密な加工が
できない。さらに、インダクタンス部１０１のように交
差する配線の形成が困難である。On the other hand, there is a case where the wafer surface has a high convex structure, but the step on the wafer surface becomes large and precise processing cannot be performed. Further, it is difficult to form a crossing wiring like the inductance part 101.
【０００７】本発明の課題は、半導体基板の表面と裏面
との２面以外に半導体チップ内を使用するために、ペレ
ットサイズを従来の１／２にすることが可能となり、低
コストで高性能な半導体装置、及びその製造方法を提供
することにある。An object of the present invention is to use a semiconductor chip other than the two surfaces of the front and back surfaces of the semiconductor substrate, so that the pellet size can be reduced to one half of the conventional size, and the cost and performance can be reduced. And a method of manufacturing the same.
【０００８】また、本発明の他の課題は、配線や素子の
実装を、従来と同様に可能とし、特に制約を受けること
がなく、半導体チップの内部に素子を埋め込むことによ
って、チップサイズの縮小化を図ることがができる半導
体装置、及びその製造方法を提供することにある。Another object of the present invention is to reduce the chip size by embedding elements inside a semiconductor chip without allowing any particular restriction, enabling wiring and elements to be mounted in the same manner as before. It is an object of the present invention to provide a semiconductor device which can be integrated and a manufacturing method thereof.
【０００９】[0009]
【課題を解決するための手段】本発明によれば、半導体
チップを有し、該半導体チップは、前記半導体基板の表
面に設けた前記素子及び該素子を接続した配線と、前記
半導体基板の裏面に設けた素子及び該素子を接続した配
線とを含む半導体装置において、前記半導体基板は、前
記裏面に設けた前記素子及び前記配線を埋め込むよう前
記裏面に形成した配線埋め込み溝と、前記表面に設けた
前記素子及び前記配線及び前記配線埋め込み溝の内部に
設けた前記素子及び前記配線を接続するよう前記表面及
び前記配線埋め込み溝間に形成したスルーホールとを有
していることを特徴とする半導体装置が得られる。According to the present invention, there is provided a semiconductor chip, wherein the semiconductor chip is provided on a surface of the semiconductor substrate.
The element provided on the surface and wiring connecting the element,
An element provided on the back surface of the semiconductor substrate and a wiring connecting the element;
And a semiconductor device including a line.
Before embedding the element and the wiring provided on the backside
A wiring embedding groove formed on the back surface, and provided on the surface.
Inside the element, the wiring, and the wiring buried groove
The surface and the surface are connected to connect the provided element and the wiring.
And through holes formed between the wiring embedding grooves.
Thus , a semiconductor device characterized by the following is obtained.
【００１０】また、本発明によれば、半導体チップの内
部に配線や素子を埋め込む半導体装置の製造方法におい
て、半導体基板の表面に、素子及び裏面配線と裏面電極
とを接続するための複数のスルーホールを形成する工程
と、該スルーホール内にメッキ配線を形成する工程と、
前記半導体基板の裏面より、前記素子並びにバイアホー
ルを形成する領域を選択的に前記スルーホール内の配線
が出るように前記半導体基板をエッチングする工程と、
前記半導体基板の裏面全面にレジストを用いてパターニ
ングしてメッキを施して、配線を形成する工程と、前記
半導体基板上に絶縁膜を形成する工程と、前記バイアホ
ールの前記絶縁膜をエッチングして前記裏面電極を施す
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。According to the present invention, in a method of manufacturing a semiconductor device in which wirings and elements are embedded in a semiconductor chip, a plurality of through holes for connecting the elements and the back wiring and the back electrode are formed on the surface of the semiconductor substrate. A step of forming a hole, and a step of forming a plated wiring in the through hole,
Etching the semiconductor substrate so that the wiring in the through-hole is selectively exposed from the back surface of the semiconductor substrate in a region where the element and the via hole are formed;
Patterning and plating using a resist on the entire back surface of the semiconductor substrate, forming a wiring, forming an insulating film on the semiconductor substrate, and etching the insulating film in the via hole. And a step of applying the back surface electrode.
【００１１】[0011]
【作用】本発明では、半導体基板の表面に、半導体基板
の配線と半導体チップ内の素子及び裏面配線とを接続す
るための複数のスルーホールを形成し、その後に、スル
ーホール内にＡｕメッキによりメッキ配線を形成する。According to the present invention, a plurality of through holes are formed on the front surface of a semiconductor substrate to connect the wiring of the semiconductor substrate to the elements in the semiconductor chip and the back wiring, and thereafter, the inside of the through hole is plated with Au. Form plated wiring.
【００１２】半導体基板の裏面より、半導体チップ内の
素子並びにバイアホールを形成する領域を選択的にスル
ーホール内の配線が出るように半導体基板をエッチング
する。その後、裏面全面にＴｉ／Ａｕをスパッタし、レ
ジストを用いてパターニングしてＡｕメッキを施して、
配線を形成し、塗布式にて絶縁膜を形成する。最後にバ
イアホールの絶縁膜をエッチングして裏面電極を施す。The semiconductor substrate is etched from the back surface of the semiconductor substrate so that the wiring in the through-hole is selectively exposed in the region where the elements and via holes are formed in the semiconductor chip. Then, Ti / Au is sputtered on the entire back surface, patterned using a resist, and Au plated.
Wiring is formed, and an insulating film is formed by a coating method. Finally, the insulating film in the via hole is etched to provide a back electrode.
【００１３】[0013]
【発明の実施の形態】図１は、本発明の半導体装置の一
実施の形態例を示している。なお、本発明の半導体装置
は、半導体集積装置としても適用できるものである。FIG. 1 shows an embodiment of a semiconductor device according to the present invention. Note that the semiconductor device of the present invention can also be applied as a semiconductor integrated device.
【００１４】半導体装置は、半導体チップを有し、この
半導体チップの内部に配線や素子（裏面インダクタンス
部）が埋め込まれている。すなわち、半導体チップの内
部には、配線または素子が埋込まれ、配線または素子が
ウェーハのような半導体基板の表面または、半導体基板
の裏面に形成されている配線や裏面電極と電気的に接合
している。The semiconductor device has a semiconductor chip, and wirings and elements (backside inductance portions) are embedded inside the semiconductor chip. That is, wirings or elements are embedded in the inside of the semiconductor chip, and the wirings or elements are electrically connected to the wiring or back surface electrodes formed on the front surface of the semiconductor substrate such as a wafer or the back surface of the semiconductor substrate. ing.
【００１５】図１を参照して、一実施の形態例における
半導体装置は、半導体チップを有し、半導体チップは、
少なくとも受動素子を含む素子（裏面インダクタンス
部）９と、素子９を接続した配線と、素子９及び配線を
設けた半導体基板とを含む。Referring to FIG. 1, a semiconductor device according to an embodiment has a semiconductor chip.
It includes an element (backside inductance part) 9 including at least a passive element, a wiring connecting the element 9, and a semiconductor substrate provided with the element 9 and the wiring.
【００１６】半導体チップの内部には、素子（裏面イン
ダクタンス部）９が埋め込まれている。ウェーハのよう
な半導体基板１の表面の配線と半導体チップの内部の素
子９とは、これらを電気的に接続するために、少なくと
も２つ以上からなるスルーホール３を含む。An element (backside inductance portion) 9 is embedded inside the semiconductor chip. The wiring on the surface of the semiconductor substrate 1 such as a wafer and the elements 9 inside the semiconductor chip include at least two or more through holes 3 for electrically connecting them.
【００１７】素子９は半導体基板１上の裏面上に形成し
た中間層である絶縁膜１０に埋め込まれており、絶縁膜
１０上に形成されている裏面電極１２を有している。ス
ルーホール３の内面にはメッキが施されており、スルー
ホール３の一方に素子９が接続されており、スルーホー
ル３の他方に裏面電極１２が接続されている。The element 9 is embedded in an insulating film 10 which is an intermediate layer formed on the back surface of the semiconductor substrate 1, and has a back electrode 12 formed on the insulating film 10. The inner surface of the through hole 3 is plated, and the element 9 is connected to one of the through holes 3 and the back surface electrode 12 is connected to the other of the through hole 3.
【００１８】裏面電極１２は、スルーホール３のメッキ
に接続するように、半導体基板１の裏面へのびているバ
イアホール１１を有している。バイアホール１１の裏面
電極１２は、半導体基板１の表面に設けられている素子
（ＦＥＴ部）２にスルーホール３のメッキを介して接続
している。なお、この実施の形態例における導体基板１
は、Ｇａ，Ａｓ，ＧａＡｓの少なくとも一種を含む化合
物である。The back electrode 12 has a via hole 11 extending to the back surface of the semiconductor substrate 1 so as to be connected to the plating of the through hole 3. The back electrode 12 of the via hole 11 is connected to an element (FET section) 2 provided on the surface of the semiconductor substrate 1 via plating of the through hole 3. Note that the conductor substrate 1 according to this embodiment is
Is a compound containing at least one of Ga, As, and GaAs.
【００１９】半導体装置の製造方法は、半導体基板１の
表面に、半導体基板１の配線と半導体チップ内の素子
（図中の例では、裏面インダクタンス部）９及び裏面の
配線となる裏面電極（図中の例では、ＰＨＳメッキ）１
２とを接続するための複数のスルーホール３を形成し、
その後に、スルーホール３内にＡｕメッキによりメッキ
配線を形成する。ここで、この半導体基板１では、ＦＥ
Ｔ部（素子）２や表裏面間の配線接続用のスルーホール
３のそれぞれは、同時に形成する。The method of manufacturing the semiconductor device is as follows. The wiring of the semiconductor substrate 1 and the elements (in the example in the drawing, the back surface inductance portion) 9 and the back surface are formed on the surface of the semiconductor substrate 1.
Back electrode to be wiring (PHS plating in the example in the figure) 1
2 to form a plurality of through holes 3 for connecting
Thereafter, a plated wiring is formed in the through hole 3 by Au plating. Here, in the semiconductor substrate 1, FE
The T portion (element) 2 and the through hole 3 for wiring connection between the front and back surfaces are formed simultaneously.
【００２０】半導体基板１の裏面より、半導体チップ内
の素子９並びにバイアホール１１を形成する領域を選択
的にスルーホール３内の配線が出るように半導体基板
（ＧａＡｓ基板）１をエッチングする。その後、裏面全
面にＴｉ／Ａｕをスパッタし、レジストを用いてパター
ニングしてＡｕメッキを施して、配線を形成し、塗布式
にて絶縁膜１０を形成する。最後にバイアホール部１１
の絶縁膜１０をエッチングして裏面電極（ＰＨＳメッ
キ）１２を施すことによって実現される。また、裏面電
極１２のＡｕメッキは、従来のＰＨＳメッキ１２と同様
な方法により加工が可能である。The semiconductor substrate (GaAs substrate) 1 is etched from the back surface of the semiconductor substrate 1 so that the wiring in the through hole 3 is selectively exposed in the region where the element 9 and the via hole 11 are formed in the semiconductor chip. Thereafter, Ti / Au is sputtered on the entire back surface, patterned using a resist, and Au plating is performed to form a wiring, and the insulating film 10 is formed by a coating method. Finally, via hole section 11
This is realized by etching the insulating film 10 and applying a back electrode (PHS plating) 12. Further, the Au plating of the back surface electrode 12 can be processed by the same method as the conventional PHS plating 12.
【００２１】さらに、具体的に、半導体装置の製造方法
を図２（ａ）〜図２（ｇ）を参照して説明する。図２
（ａ）〜図２（ｇ）は、本発明の半導体装置の製造方法
を説明するための工程を示している。More specifically, a method for manufacturing a semiconductor device will be described with reference to FIGS. 2 (a) to 2 (g). FIG.
2A to 2G show steps for explaining a method of manufacturing a semiconductor device according to the present invention.
【００２２】この実施の形態例における半導体装置の製
造方法は、図１に示したように、半導体チップの内部に
配線や素子９を有するものである。In the method of manufacturing a semiconductor device according to this embodiment, wirings and elements 9 are provided inside a semiconductor chip as shown in FIG.
【００２３】半導体装置の製造方法では、まず、図２
（ａ）に示すように、半導体基板１の表面に能動素子と
してのＦＥＴ部２、並びに受動素子としてのインダクタ
／容量／抵抗等を形成し、各素子間を配線で接続する。
次に、半導体チップ内の素子（裏面インダクタンス部）
９並びに裏面電極（ＰＨＳメッキ）１２と電気的に接続
するためのスルーホール３を形成する。In the method of manufacturing a semiconductor device, first, FIG.
As shown in FIG. 1A, an FET section 2 as an active element and an inductor / capacitance / resistance as a passive element are formed on the surface of a semiconductor substrate 1, and the respective elements are connected by wiring.
Next, the elements in the semiconductor chip (backside inductance part)
9 and a through hole 3 for electrical connection with the back electrode (PHS plating) 12 are formed.
【００２４】次に、半導体チップの内部に埋込む配線を
形成するために、図２（ｂ）に示すように配線埋込み溝
４を形成する。そして、図２（ｃ）に示すように、配線
埋込み溝４を形成した半導体基板１の裏面には、その裏
面の全面に給電用金属８を成長する。次に、給電用金属
８上に有機材料５を塗布し、１９０〜２３０℃でベーク
して、有機材料５を平坦にする。この場合、粘性の高い
レジストを使用することも可能である。Next, in order to form a wiring buried inside the semiconductor chip, a wiring burying groove 4 is formed as shown in FIG. Then, as shown in FIG. 2C, a power supply metal 8 is grown on the entire back surface of the semiconductor substrate 1 on which the wiring embedding groove 4 is formed. Next, the organic material 5 is applied on the power supply metal 8 and baked at 190 to 230 ° C. to flatten the organic material 5. In this case, a highly viscous resist can be used.
【００２５】有機材料５上には、マスク金属６（Ａｌま
たは、Ｔｉ等）を裏面全面に成長し感光剤７によりパタ
ーニングを行う。On the organic material 5, a mask metal 6 (such as Al or Ti) is grown on the entire back surface, and is patterned by a photosensitive agent 7.
【００２６】その後、感光剤７とマスク金属６とをマス
クとして、図２（ｃ）に示すように異方性ドライエッチ
ングにより選択的に有機材料５をエッチングする。Thereafter, using the photosensitive agent 7 and the mask metal 6 as a mask, the organic material 5 is selectively etched by anisotropic dry etching as shown in FIG. 2C.
【００２７】次に、図２（ｄ）に示すように電解メッキ
法により選択的にＡｕメッキを成長して裏面インダクタ
ンス部９の配線を形成した後に、感光剤７やマスク金属
６を除去する。なお、マスク金属６の除去には酸系エッ
チャントを使用する。給電用金属８は、裏面インダクタ
ンス部９の前記配線をマスクに異方性ドライエッチング
によりエッチングする。Next, as shown in FIG. 2D, Au plating is selectively grown by electrolytic plating to form wiring for the back surface inductance portion 9, and then the photosensitive agent 7 and the mask metal 6 are removed. Note that an acid-based etchant is used to remove the mask metal 6. The power supply metal 8 is etched by anisotropic dry etching using the wiring of the back surface inductance portion 9 as a mask.
【００２８】次に、図２（ｅ）に示すように、半導体基
板１の裏面に絶縁膜１０を塗布し、半導体基板１の裏面
を上にして１〜２時間水平に放置し、絶縁膜１０を平坦
にしてから８０℃でベークを行う。ここで、絶縁膜１０
を塗布してからベークするまでの作業を２乃至４回繰り
返すことによって、図２（ｅ）に示すように平坦な絶縁
膜１０を形成できる。平坦な絶縁膜１０を形成した後、
２００−３５０℃でベーキング行う。Next, as shown in FIG. 2E, an insulating film 10 is applied to the back surface of the semiconductor substrate 1, and is left horizontally with the back surface of the semiconductor substrate 1 facing up for 1 to 2 hours. Is baked at 80 ° C. Here, the insulating film 10
By repeating the operation from application to baking two to four times, a flat insulating film 10 can be formed as shown in FIG. After forming the flat insulating film 10,
Perform baking at 200-350 ° C.
【００２９】次に、感光剤７をパターンニングし、前記
絶縁膜１０を選択的にエッチングし、図２（ｆ）に示す
ように、バイアホール１１を形成する。最後に、ＰＨＳ
メッキを成長して、図２（ｇ）に示すように、裏面電極
１２を形成する。Next, the photosensitive agent 7 is patterned, and the insulating film 10 is selectively etched to form a via hole 11 as shown in FIG. 2 (f). Finally, PHS
The plating is grown to form the back electrode 12 as shown in FIG.
【００３０】[0030]
【発明の効果】以上、実施の形態例によって説明したよ
うに、本発明の半導体装置、並びにその製造方法によれ
ば、ペレットサイズを従来の１／２にすることが可能と
なり、低コストで高性能な半導体装置を製造できる。し
かも、実装は、従来と同様であり制約を受けることがな
い。As described in the above embodiments, according to the semiconductor device of the present invention and the method of manufacturing the same, the pellet size can be reduced to half of that of the conventional device, and the cost can be reduced at a low cost. A high-performance semiconductor device can be manufactured. Moreover, the mounting is the same as the conventional one and there is no restriction.
【００３１】半導体装置のペレットサイズを決定する上
で受動素子の面積占有率が極めて高く、特に２０ＧＨｚ
以下の周波数で使用する半導体装置では、高いインダク
タンスを必要とする。そのためにインダクタンスの配線
長が長くなりペレットサイズが大きくなる問題があった
が、本発明では、半導体基板の表面と裏面との２面以外
に半導体チップ内を使用するために、ペレットサイズが
従来の１／２にすることが可能となり、低コストで高性
能な半導体装置を製造できる。In deciding the pellet size of the semiconductor device, the area occupancy of the passive elements is extremely high, especially 20 GHz.
Semiconductor devices used at the following frequencies require high inductance. For this reason, there has been a problem that the wiring length of the inductance becomes longer and the pellet size becomes larger. This makes it possible to reduce the cost by half, and to manufacture a high-performance semiconductor device at low cost.
【００３２】しかも、素子の実装は、従来と同様であ
り、制約を受けることがなく、半導体チップの内部に素
子を埋め込むことによって、チップサイズの縮小化が図
れる。In addition, the mounting of the elements is the same as in the prior art, and the chip size can be reduced by embedding the elements inside the semiconductor chip without any restrictions.
【図１】本発明の半導体装置の一実施の形態例を説明す
るための縦断面図である。FIG. 1 is a longitudinal sectional view illustrating an embodiment of a semiconductor device according to the present invention.
【図２】（ａ）〜（ｇ）は、本発明の半導体装置の製造
方法を説明するための工程断面図である。FIGS. 2A to 2G are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.
【図３】半導体装置の従来例を説明するための縦断面図
である。FIG. 3 is a longitudinal sectional view illustrating a conventional example of a semiconductor device.
１ 半導体基板 ２ ＦＥＴ部（素子） ３ スルーホール ４ 配線埋込み溝 ５ 有機材料 ６ マスク金属 ７ 感光剤 ８ 給電用金属 ９ 裏面インダクタンス部 １０ 絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 FET part (element) 3 Through-hole 4 Wiring embedding groove 5 Organic material 6 Mask metal 7 Photosensitive agent 8 Power supply metal 9 Backside inductance part 10 Insulating film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/338 H01L 21/768 H01L 21/822 H01L 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/04 H01L 21/338 H01L 21/768 H01L 21/822 H01L 29/812
Claims (12)
は、前記半導体基板の表面に設けた前記素子及び該素子
を接続した配線と、前記半導体基板の裏面に設けた素子
及び該素子を接続した配線とを含む半導体装置におい
て、前記半導体基板は、前記裏面に設けた前記素子及び
前記配線を埋め込むよう前記裏面に形成した配線埋め込
み溝と、前記表面に設けた前記素子及び前記配線及び前
記配線埋め込み溝の内部に設けた前記素子及び前記配線
を接続するよう前記表面及び前記配線埋め込み溝間に形
成したスルーホールとを有していることを特徴とする半
導体装置。2. The semiconductor device according to claim 1, further comprising a semiconductor chip, wherein the semiconductor chip is provided on a surface of the semiconductor substrate.
And an element provided on the back surface of the semiconductor substrate.
And a wiring to which the element is connected
The semiconductor substrate includes the element provided on the back surface and
Wiring embedding formed on the back surface to embed the wiring
Grooves, the element and the wiring provided on the surface and the front
The element and the wiring provided inside the wiring embedding groove
Between the surface and the wiring embedding groove so as to connect
A semiconductor device having a through hole formed .
記配線埋め込み溝の内部の前記素子は、少なくとも受動
素子を含むことを特徴とする半導体装置。2. A semiconductor device according to claim 1, before
The element inside the wiring embedding groove is at least passive.
A semiconductor device comprising an element .
記半導体基板の前記表面の前記配線と前記配線埋め込み
溝の内部の前記素子とを電気的に接続するために、前記
半導体基板には、少なくとも２つ以上からなるスルーホ
ールを含むことを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein said wiring and said wiring are buried on said surface of said semiconductor substrate.
In order to electrically connect the device inside the groove, the semiconductor substrate has at least two through holes.
A semiconductor device , comprising:
記素子は前記半導体基板の前記裏面上に形成した中間層
である絶縁膜に埋め込まれており、前記絶縁膜上に形成
されている裏面電極を有し、前記半導体基板の表面の配
線と前記半導体チップの内部の前記素子とを電気的に接
続するために、前記半導体基板には、少なくとも２つ以
上からなるスルーホールを有し、該スルーホールの内面
にはメッキが施されており、該スルーホールの一方に前
記素子が接続されており、前記スルーホールの他方に前
記裏面電極が接続されていることを特徴とする半導体装
置。4. The semiconductor device according to claim 1, wherein the element is embedded in an insulating film that is an intermediate layer formed on the back surface of the semiconductor substrate, and a back surface electrode formed on the insulating film. The semiconductor substrate has at least two or more through holes in order to electrically connect the wiring on the surface of the semiconductor substrate and the element inside the semiconductor chip. A semiconductor device, wherein an inner surface of a hole is plated, the element is connected to one of the through holes, and the back electrode is connected to the other of the through holes.
記裏面電極は、前記スルーホールの前記メッキに接続す
るように、前記半導体基板の裏面へのびているバイアホ
ールを有していることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein the back surface electrode has a via hole extending to the back surface of the semiconductor substrate so as to connect to the plating of the through hole. Semiconductor device.
記半導体基板は、Ｇａ，Ａｓ、ＧａＡａの少なくとも一
種を含む化合物であることを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein said semiconductor substrate is a compound containing at least one of Ga, As, and GaAs.
込む半導体装置の製造方法において、前記素子及び裏面
配線と裏面電極とを接続するための複数のスルーホール
を形成する工程と、該スルーホール内にメッキ配線を形
成する工程と、前記半導体基板の裏面より、前記素子並
びにバイアホールを形成する領域を選択的に前記スルー
ホール内の配線が出るように前記半導体基板をエッチン
グする工程と、前記半導体基板の裏面全面にレジストを
用いてパターニングしてメッキを施し配線を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記バイアホールの前記絶縁膜をエッチングして前記裏面
電極を施す工程とを含むことを特徴とする半導体装置の
製造方法。7. A method of manufacturing a semiconductor device in which a wiring or an element is embedded inside a semiconductor chip, wherein a step of forming a plurality of through holes for connecting the element and the back wiring to a back electrode is provided. Forming a plated wiring on the semiconductor substrate; and etching the semiconductor substrate so that the wiring in the through hole is selectively formed in a region where the element and the via hole are formed from the back surface of the semiconductor substrate. A step of forming a wiring by patterning and plating with a resist on the entire back surface of the substrate, a step of forming an insulating film on the semiconductor substrate, and etching the insulating film in the via hole to form the back electrode. A method of manufacturing a semiconductor device.
おいて、前記スルーホール内にメッキ配線を形成する前
記工程と同時に、前記素子と表裏面間の配線接続用の前
記スルーホールとを形成することを特徴とする半導体装
置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the through hole for wiring connection between the element and the front and back surfaces is formed simultaneously with the step of forming a plated wiring in the through hole. A method for manufacturing a semiconductor device, comprising:
おいて、前記半導体基板の表面に前記配線を形成するた
めの配線埋込み溝を形成することを特徴とする半導体装
置の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein a wiring burying groove for forming the wiring is formed on a surface of the semiconductor substrate.
において、前記配線埋込み溝を形成した前記半導体基板
の裏面全面に給電用金属を成長し、該給電用金属上に有
機材料を塗布してベークした後、前記有機材料を平坦
し、前記有機材料上にマスク金属を前記裏面全面に成長
し感光剤によりパターニングを行うことを特徴とする半
導体装置の製造方法。10. The method for manufacturing a semiconductor device according to claim 9, wherein a power supply metal is grown on the entire back surface of the semiconductor substrate on which the wiring buried groove is formed, and an organic material is applied on the power supply metal. A method for manufacturing a semiconductor device, comprising: flattening the organic material after baking; growing a mask metal on the organic material over the entire back surface; and patterning the mask metal with a photosensitive agent.
法において、前記感光剤と前記マスク金属とをマスクに
して、異方性ドライエッチングにより選択的に前記有機
材料をエッチングし、電解メッキ法により選択的にメッ
キを成長して前記裏面の素子の前記配線を形成した後
に、前記感光剤や前記マスク金属を除去し、前記給電用
金属を前記裏面の素子の前記配線をマスクに異方性ドラ
イエッチングによりエッチングすることを特徴とする半
導体装置の製造方法。11. The method for manufacturing a semiconductor device according to claim 10, wherein said organic material is selectively etched by anisotropic dry etching using said photosensitive agent and said mask metal as a mask, and is then subjected to electrolytic plating. After selectively growing the plating to form the wiring of the element on the back surface, the photosensitive agent and the mask metal are removed, and the power supply metal is anisotropically dried using the wiring of the element on the back surface as a mask. A method for manufacturing a semiconductor device, characterized by etching by etching.
法において、前記半導体基板の前記裏面に前記絶縁膜を
塗布し、前記半導体基板の前記裏面を上にして水平に放
置し、前記絶縁膜を平坦にしてからベーキングを行うこ
とによって平坦な前記絶縁膜を形成し、平坦な前記絶縁
膜を形成した後にベーキングを行い、前記感光剤をパタ
ーニングし、前記絶縁膜を選択的にエッチングし、前記
バイアスホールを形成し、その後前記裏面電極を形成す
ることを特徴とする半導体装置の製造方法。12. The method for manufacturing a semiconductor device according to claim 11, wherein the insulating film is applied to the back surface of the semiconductor substrate, and the insulating film is left horizontally with the back surface of the semiconductor substrate facing upward. Forming the flat insulating film by performing baking after flattening, baking after forming the flat insulating film, patterning the photosensitive agent, selectively etching the insulating film, and forming the bias the method of manufacturing a semiconductor device to form a hole, characterized by <br/> Rukoto to form a Thereafter the back electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16558398A JP3161524B2 (en) | 1998-06-12 | 1998-06-12 | Semiconductor device and manufacturing method thereof |
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| Application Number | Priority Date | Filing Date | Title |
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| JP16558398A JP3161524B2 (en) | 1998-06-12 | 1998-06-12 | Semiconductor device and manufacturing method thereof |
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|---|---|
| JP2000003993A JP2000003993A (en) | 2000-01-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP16558398A Expired - Fee Related JP3161524B2 (en) | 1998-06-12 | 1998-06-12 | Semiconductor device and manufacturing method thereof |
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| JP (1) | JP3161524B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| SE526366C3 (en) * | 2003-03-21 | 2005-10-26 | Silex Microsystems Ab | Electrical connections in substrate |
| US7932179B2 (en) | 2007-07-27 | 2011-04-26 | Micron Technology, Inc. | Method for fabricating semiconductor device having backside redistribution layers |
-
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- 1998-06-12 JP JP16558398A patent/JP3161524B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000003993A (en) | 2000-01-07 |
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