JP3161510B2 - 半導体集積回路の作製方法 - Google Patents
半導体集積回路の作製方法Info
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Description
有する基板上にNチャネル型およびPチャネル型の薄膜
トランジスタ(以下TFTという)を有する半導体集積
回路の作製方法に関する。本発明は、例えば、液晶表示
装置や3次元集積回路等、薄膜トランジスタを有する集
積回路、特に、相補型のMOS(金属−酸化物−半導
体)型もしくはMIS(金属−絶縁体−半導体)型電界
効果型素子を有する集積回路(以上を、CMOS回路と
称する)の作製方法に関する。
(活性領域ともいう)を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ(TFT)が熱
心に研究されている。これらは、マトリクス構造を有す
る液晶等の表示装置において、各画素の制御用に利用す
ることが目的であり、利用する半導体の材料・結晶状態
によって、アモルファスシリコンTFTや多結晶シリコ
ンTFTというように区別されている。
も、いわゆるSOI技術として多結晶シリコンTFTが
用いられており、これは例えば高集積度SRAMにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンTFTはほとんど使用さ
れない。さらに、絶縁基板上の半導体回路では、基板と
配線との容量結合がないため、非常な高速動作が可能で
あり、超高速マイクロプロセッサーや超高速メモリーと
して利用する技術が提案されている。
動度は小さく、したがって、高速動作が要求されるTF
Tには利用できない。また、アモルファスシリコンで
は、P型の電界移動度は著しく小さいので、Pチャネル
型のTFT(PMOSのTFT)を作製することができ
ず、したがって、Nチャネル型TFT(NMOSのTF
T)と組み合わせて、相補型のMOS回路(CMOS)
を形成することができない。
ス半導体よりも電界移動度が大きく、したがって、高速
動作が可能である。例えば、レーザーアニールによって
再結晶化させたシリコン膜を用いたTFTでは、電界移
動度として300cm2 /Vsもの値が得られている。
通常の単結晶シリコン基板上に形成されたMOSトラン
ジスタの電界移動度が500cm2 /Vs程度であるこ
とからすると、極めて大きな値であり、単結晶シリコン
上のMOS回路が基板と配線間の寄生容量によって、動
作速度が制限されるのに対して、絶縁基板上であるので
そのような制約は何ら無く、著しい高速動作が期待され
ている。
FTだけでなく、PMOSのTFTも同様に得られるの
でCMOS回路を形成することが可能で、例えば、アク
ティブマトリクス方式の液晶表示装置においては、アク
ティブマトリクス部分のみならず、周辺回路(ドライバ
ー等)をもCMOSの多結晶TFTで構成する、いわゆ
るモノリシック構造を有するものが知られている。前述
のSRAMに使用されるTFTもこの点に注目したもの
であり、PMOSをTFTで構成し、これを負荷トラン
ジスタとしている。
は、100〜2000Å、好ましくは200〜1000
Åであり、例えば、TFTのドーピング工程において
は、この厚さに最適な濃度のドーピング不純物が注入さ
れる必要がある。しかも、活性層上のゲイト絶縁膜は、
一般に超LSIよりも厚く、500〜3000Åが必要
とされたので、従来の半導体集積回路技術のドーピング
技術、特に、スルードーピング(ゲイト絶縁膜をつけた
まま、活性層(=半導体表面)にドーピングする技術)
をそのまま援用することは困難を含んでいた。
1)または砒素(質量数75)を、P型不純物としてホ
ウ素(質量数11)を注入する場合、ホウ素およびホウ
化水素のイオンは質量が軽いため、70kV以下の比較
的低い加速電圧、例えば40〜65kVでもスルードー
ピングすることができたが、燐や燐化水素のイオンは質
量が大きなため、80kV以上、例えば、85〜110
kVの高い電圧で加速することが必要であった。かよう
な高いエネルギーを有するイオンが絶縁表面を有する基
板に照射された場合には、チャージアップ等によって、
素子特性を悪化させ、また、イオンの注入を選択的にお
こなうために基板上にマスク材として、レジスト等の有
機材料が設けられている場合には、その炭化によって、
剥離が困難になるという問題が伴った。本発明は、この
ような現状に鑑みて、最適なドーピング手法を提供する
ことを目的とする。
の軽い元素、例えば、ホウ素を注入する際には、公知の
スルードーピング技術と同様にゲイト絶縁膜を通して活
性層に不純物を注入するものの、質量の重い元素、例え
ば、燐や砒素を注入する際には、少なくとも燐または砒
素を注入する領域のゲイト絶縁膜を除去もしくは薄膜化
し、燐や砒素等の重い元素も十分透過しうる状態にして
ドーピングをおこなう。
重いイオンを含むイオンの加速電圧は10〜30keV
にまで低下せしめることができ、さらに、これまでゲイ
ト絶縁膜に注入されていた分を有効にソース/ドレイン
にまで注入せしめることにより、必要なドーズ量を低下
させることができた。また、これらの結果、チャージア
ップやマスク材の剥離困難の問題を解決することができ
た。以下に実施例をしめし、より詳細に本発明を説明す
る。
OSおよびPMOS素子の作製の実施例の工程図を示
す。本実施例では、高温プロセスによるTFTを作製し
た。まず、石英基板101(幅105mm×長さ105
mm×厚さ1.1mm)上に、プラズマCVD法によっ
て厚さ、2000Åの酸化珪素膜102を下地膜として
形成し、引き続き、ジシランを原料とする減圧CVD法
によって、不純物のドープされていないアモルファスシ
リコン膜を厚さ100〜2000Å、好ましくは500
〜1500Å形成した。アモルファスシリコン膜の成膜
時の基板温度は150〜550℃とした。
島状シリコン領域103、104を形成した。その後、
500〜750℃で熱アニールすることにより結晶化せ
しめ、さらに、その後、高温の酸素雰囲気中で酸化せし
め、シリコン領域の表面に厚さ500〜1500Å、好
ましくは500〜700Åの酸化珪素膜105、106
を形成した。温度は850〜1100℃の範囲とし、9
50〜1050℃が特に好ましかった。結晶化の工程は
レーザーやそれと同等な強光を照射することによってお
こなってもよい。
リコン膜を結晶化する工程において、微量のニッケル、
コバルト、銅等、アモルファスシリコンの結晶化を助長
させる元素を添加すると、結晶化温度をより低下せしめ
ることができ、かつ、結晶性の優れたシリコン膜が得ら
れた。ただし、この場合には、これらの触媒元素の濃度
は、1×1020cm-3(1cm3 あたり1×1020個の
原子が存在する、という意味の濃度の表記)以下、代表
的には1×1015〜1×1019cm-3であることが好ま
しい。
m-3、例えば8×1019cm-3ドープされたシリコン膜
を厚さ2000〜5000Å、好ましくは3500〜4
000Å形成し、これをパターニングして、Nチャネル
型TFT(NMOS)のゲイト107およびPチャネル
型TFT(PMOS)のゲイト108を形成した。そし
て、図1(A)に示すように、NMOS領域を覆って、
フォトレジストのマスク109を形成した。(図1
(A))
ウ素を含むイオンを注入した。プラズマドーピング法と
は、イオンドーピング法とも称されるが、ドーピング不
純物元素を含有するガスを放電させて、プラズマ状態と
し、これを高い電圧で引き出して加速して、被照射物に
注入するというものであり、この際には、公知のイオン
注入法とは異なって、イオンの質量分離がなされないの
で、様々なイオン種が注入されることが特徴である。例
えば、ホウ素を注入する場合にはガスとして、ジボラン
(B2 H6 )を用いればよいが、この際にはB(ホウ
素)イオンだけでなく、BHイオンやBH2 イオンやH
イオン等の他のイオンも注入される。
ドーピング法は簡便なドーピング法であり、それほど精
度を要求されないドーピングに用いることができる。本
実施例では30〜70kVの加速電圧で、好ましくは5
0〜65kV、1×1014〜6×1015cm-2、好まし
くは5×1014〜2×1015cm-2のドーズ量でドーピ
ングをおこない、P型の不純物領域110、111を形
成した。これはPMOSのソース/ドレインとなる。
(図1(B))
のアッシングをおこなって、レジストのマスク109の
表面を軽く酸化、除去した後、剥離液に浸すことによっ
てこれを除去した。そして、新たに公知のフォトリソグ
ラフィー法によってフォトレジストのマスク112を形
成した。この際にはNMOSの島状シリコン領域103
は外周部を除いて、露出するようにした。ここで、シリ
コン領域103の外周部をマスクで覆ったのは、後の酸
化珪素除去の工程において下地膜102がエッチングさ
れることを防止するためである。
珪素膜105をエッチングし、シリコン領域103を露
出せしめた。(図1(C)) そして、プラズマドーピング法によって燐を含むイオン
を島状シリコン領域103に注入した。ガスとしてはフ
ォスフィン(PH3 )を用い、10〜30kV、好まし
くは10〜20kVの加速電圧で、1×1014〜6×1
015cm-2、好ましくは5×1014〜2×1015cm-2
のドーズ量でドーピングをおこない、N型の不純物領域
113、114を形成した。これはNMOSのソース/
ドレインとなる。(図1(D))
でのアッシングをおこなって、レジストのマスク112
の表面を軽く酸化、除去した後、剥離液に浸すことによ
ってこれを除去した。燐を含むイオンの注入の際の加速
電圧が低かったために、この工程に要する時間は短かっ
た。その後、650〜1050℃、例えば、750℃の
熱アニールによって、不純物領域の結晶性を回復させ
た。その後は通常のTFTの作製工程と同様に、層間絶
縁物(リンボロンガラス)115を堆積して、リフロー
によって平坦化させ、コンタクトホールを形成して金属
配線116〜119を形成した。以上の工程によりNM
OS(120)とPMOS(121)が作製された。
OS回路を有する液晶ディスプレーの作製実施例を説明
する。本実施例では、図4に示されるように、基板20
1上に表示回路部(アクティブマトリクス)23とその
駆動回路(周辺回路、すなわち、データドライバー21
とゲイトドライバー22)とを有し、かつ、駆動回路は
CMOS回路である装置を作製した。駆動回路21、2
2は周辺に配置され、中央部にはPMOSのTFTを有
するアクティブマトリクス23が構成され、これらのド
ライバー部とアクティブマトリクスとがゲイト線25、
データ線26によって接続された表示装置が示されてい
る。
リクス23の上下左右に周辺回路、すなわち、データド
ライバー21、21’、ゲイトドライバー22、22’
が設けられていてもよい。アクティブマトリクス23は
PMOSを有する画素セル24の集合体である。ここ
で、PMOSがアクティブマトリクスのTFTとして選
択されたのは、非選択時におけるソース/ドレイン間の
リーク電流が少なく、したがって、画素の電荷を保持す
る能力に優れているからである。以下にその作製工程を
図2を用いて説明する。
番ガラス基板を使用した。基板はこの他にも様々な種類
のものを使用することができるが、半導体被膜中にナト
リウム等の可動イオンが侵入しないように基板に応じて
対処しなければならない。理想的な基板はアルカリ濃度
の小さい合成石英基板であるが、コスト的に利用するこ
とが難しい場合には、市販の低アルカリガラスもしくは
無アルカリカラスを使用することとなる。本実施例で
は、基板201上には基板からの可動イオンの侵入を阻
止する目的で、厚さ200〜10000Å、例えば20
00Åの酸化珪素膜202を形成した。これらの被膜の
膜厚は、可動イオンの侵入の程度、あるいは活性層への
影響の程度に応じて設計される。
シランを原料として、厚さ200〜2000Å、例えば
1000Åのアモルファスシリコン膜を形成した。基板
温度は160〜400℃、例えば250℃とした。さら
に、その上に厚さ200〜1000Åの酸化珪素膜を保
護膜として形成した。そして、このようにして得られた
アモルファスシリコン膜を、600℃で24時間熱アニ
ールし、結晶化せしめた。上部のシリコン膜の結晶化を
促進するためには膜中に含まれている炭素、窒素、酸素
の濃度は、いずれも7×1019cm-3以下であることが
望ましい。本実施例では、SIMS分析によって1×1
017cm-3以下であることを確認した。
って、結晶性シリコン膜としたのち、これを適当なパタ
ーンにエッチングして、周辺CMOS回路用の島状半導
体領域203と画素TFT用の島状半導体領域204と
を形成した。その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜(酸化
珪素)205を厚さ500〜3000Å、例えば120
0Å形成した。この厚さは、TFTの動作条件等によっ
て決定される。
(スカンジウムを0.05〜0.5重量%、好ましく
は、0.1〜0.3重量%含む)皮膜を厚さ3000Å
〜5μm、例えば、5000Å形成し、これを混酸(5
%の硝酸を添加した燐酸溶液)によってパターニング
し、ゲイト電極・配線を形成した。エッチングレート
は、エッチングの温度を40℃としたときに225nm
/分であった。このようにして、TFTの外形を整え
た。
配線の表面に酸化アルミニウムを形成した。陽極酸化の
方法としては、本発明人等の発明である特願平3−23
1188もしくは特願平3−238713に記述される
方法を用いた。詳細な実施の様態については、目的とす
る素子の特性やプロセス条件、投資規模等によって変更
を加えればよい。本実施例では、陽極酸化によって、厚
さ1000〜3000Å、例えば、2000Åの酸化ア
ルミニウム被膜207を配線206の周囲に形成した。
このようにして、NMOS用のゲイト電極・配線20
8、PMOS用のゲイト電極・配線209、画素TFT
用のゲイト電極・配線210を形成した。(図2
(A))
基板全面にホウ素を有するイオンを注入した。ドーピン
グの条件は、加速電圧は30〜70kV、例えば、65
kV、ドーズ量は、1×1014〜6×1015cm-2、例
えば、1×1015cm-2とした。この結果、島状シリコ
ン領域203、204にはP型不純物領域211〜21
5が形成された。(図1(B))
素膜205をエッチングし、さらに、フォトレジストの
マスク216を形成した。この場合も実施例1と同様に
燐を注入すべき領域(NMOSのソース/ドレインとな
るべき領域)を開孔した。そして、プラズマドーピング
法によって、燐を有するイオンを注入した。ドーピング
の条件は、加速電圧は10〜30kV、例えば、10k
V、ドーズ量は、1×1014〜6×1015cm-2、例え
ば、2×1015cm-2とした。この結果、島状シリコン
領域203のうち、領域211、212の一部は、それ
までのP型が反転して、N型の領域(NMOSのソース
/ドレインとなる領域)217、218となった。ま
た、島状シリコン領域203の他の部分はP型のまま
で、PMOSのソース/ドレインとなる領域)219、
220となった。NMOSの外周部211’はP型のま
まであった。なお、島状シリコン領域204(画素TF
T)の領域214、215は全面的にレジストで覆われ
ていたので、P型のままであった。(図1(B))
素プラズマ中でのアッシングをおこなって、レジストの
マスク216の表面を軽く酸化、除去した後、剥離液に
浸すことによってこれを除去した。
イト電極部をマスクとしてソース/ドレイン領域の再結
晶化をおこなった。レーザーアニールの条件は、例えば
特願平3−231188や同3−238713に記述さ
れている方法を使用した。本実施例では、レーザーアニ
ール時にアニールすべきシリコン膜の表面に酸化珪素膜
等が存在していないので、途中のレーザー光の吸収によ
るロスが少なく、レーザー光のエネルギー密度を上記の
発明の場合の50〜80%としても、十分なアニール作
用が観察された。その結果、レーザー処理能力が向上せ
しめることができた。(図2(D))
Å〜3μm、例えば、5000Åの酸化珪素膜221を
RFプラズマCVD法で形成し、さらに、スパッタ法に
よって厚さ500〜1000Å、例えば、800ÅのI
TO(インディウム錫酸化物)膜を形成し、これをパタ
ーニング・エッチングして、アクティブマトリクスの画
素電極222とした。そして、酸化珪素膜221に電極
形成用の穴を開け、アルミニウム配線223〜227を
形成した。こうして、周辺回路のCMOS回路と画素T
FTを完成させた。
のドーピング際には、選択的なドーピングをおこなわな
かったために、フォトリソグラフィー工程およびマスク
材の除去工程が各1回省略できた。また、燐のドーピン
グの際に、ゲイト絶縁膜である酸化珪素膜205を全面
的に除去するため、後のコンタクトホールの開孔工程に
おいて、NMOSでもPMOSでもコンタクトホールの
深さは同じとなった。なお、本実施例では、ゲイト電極
の側面に陽極酸化物が形成されているので、ゲイト電極
とソース/ドレインはオフセット状態となる。この結
果、耐圧を高め、ソース/ドレイン間のリーク電流を低
減することができた。
ず、基板(コーニング7059、300mm×400m
mもしくは100mm×100mm)301上に下地酸
化膜302として厚さ1000〜3000Åの酸化珪素
膜を形成した。そして、プラズマCVD法やLPCVD
法によってアモルファスシリコン膜を100〜3000
Å、好ましくは500〜1000Å堆積し、これを、5
50〜600℃の還元雰囲気に24時間放置して、結晶
化せしめた。この工程は、レーザー照射によっておこな
ってもよい。そして、このようにして結晶化させたシリ
コン膜をパターニングして島状領域303(NMOS
用)、304(PMOS用)を形成した。さらに、この
上にスパッタ法によって厚さ700〜1500Å、例え
ば、1200Åの酸化珪素膜305を形成した。
ニウム(1重量%のSi、もしくは0.1〜0.3重量
%のSc(スカンジウム)を含む)膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト(例えば、東京応化製、OFPR800/3
0cp)をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ100〜1
000Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、各島状領域303、304を横
断するゲイト電極306、307を形成した。ゲイト電
極上にマスク膜308、309が残っている。このマス
ク膜の材料としてはこれ以外に感光性ポリイミド、もし
くは通常のポリイミドでエッチングの可能なものを使用
してもよい。
ト電極306のみに電解溶液中で電流を印加することに
よって、それぞれのゲイト電極の側面に厚さ3000〜
6000Å、例えば、厚さ5000Åの多孔質の陽極酸
化物310を形成した。この際には、予め、NMOSの
みに電流が流れるような回路としておくことが望まし
い。陽極酸化は、3〜20%のクエン酸もしくはショウ
酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いておこ
ない、10〜30Vの一定電流をゲイト電極に印加すれ
ばよい。本実施例ではシュウ酸溶液(30℃)中で電圧
を10Vとし、20〜40分、陽極酸化した。陽極酸化
物の厚さは陽極酸化時間によって制御した。(図3
(A))
び電解溶液中において、ゲイト電極に電流を印加した。
今回は、3〜10%の酒石液、硼酸、硝酸が含まれたエ
チレングルコール溶液を用い、かつ、NMOS、PMO
Sともに電流を印加した。溶液の温度は10℃前後の室
温より低い方が良好な酸化膜が得られた。この工程でゲ
イト電極の上面および側面にバリヤ型の陽極酸化物31
1、312が形成された。バリヤ型の陽極酸化物の厚さ
は印加電圧に比例し、印加電圧が150Vで2000Å
の陽極酸化物が形成された。(図3(B))
工程であるにもかかわらず、多孔質の陽極酸化物310
の外側にバリヤ型の陽極酸化物311ができるのではな
く、バリヤ型の陽極酸化物311は多孔質陽極酸化物3
10とゲイト電極306の間に形成されることである。
この構造で全面に加速したホウ素を有するイオンを活性
層に注入した。ドーピングの条件は、加速電圧は30〜
70kV、例えば、65kV、ドーズ量は、1×1014
〜6×1015cm-2、例えば、5×1014cm-2とし
た。この結果、島状シリコン領域303、304にはP
型不純物領域313〜316が形成された。(図3
(C))
ッチング法等によって絶縁膜305をエッチングした。
この際には陽極酸化物310〜312およびゲイト電極
306、307に覆われた領域の下側の絶縁膜は実質的
にエッチングされない。すなわち、ゲイト電極がアルミ
ニウム、タンタル、、チタンを主成分とし、一方、絶縁
膜104が酸化珪素を主成分とする場合において、ドラ
イエッチング法を用いる場合には、フッ素系(例えばN
F3 、SF6 )のエッチングガスを用いて、ドライエッ
チングをおこなえば、酸化珪素である絶縁膜305は素
早くエッチングされるが、酸化アルミニウム、酸化タン
タル、酸化チタンのエッチングレートは十分に小さいの
で絶縁膜305を選択的にエッチングできる。
/100フッ酸等のフッ酸系のエッチャントを用いれば
よい。この場合にも酸化珪素である絶縁膜305は素早
くエッチングされるが、酸化アルミニウム、酸化タンタ
ル、酸化チタンのエッチングレートは十分に小さいので
絶縁膜305を選択的にエッチングできる。
陽極酸化物310をエッチングした。この燐酸系のエッ
チャントにおいては、多孔質陽極酸化物のエッチングレ
ートはバリヤ型陽極酸化物のエッチングレートの10倍
以上であった。したがって、バリヤ型の陽極酸化物31
1、312は、燐酸系のエッチャントでは実質的にエッ
チングされないので、内側のゲイト電極を守ることがで
きた。このエッチングでは多孔質型陽極酸化物のエッチ
ングレートは約600Å/分であった。その下のゲイト
絶縁膜(酸化珪素)、および、バリヤ型陽極酸化物31
1、312はそのまま残存した。
のマスク317を形成し、PMOSの領域をレジストで
覆った。そして、プラズマドーピング法によって、砒素
を有するイオンを注入した。ドーピングの条件は、加速
電圧は10〜30kV、例えば、10kV、ドーズ量
は、1×1014〜6×1015cm-2、例えば、1×10
15cm-2とした。この結果、島状シリコン領域303の
領域313、314は、それまでのP型が反転して、N
型の領域(NMOSのソース/ドレインとなる領域)3
18、319となった。島状シリコン領域304の領域
315、316は全面的にレジストで覆われていたの
で、P型のままであった。(図3(D))
ドーズ量を変更して、プラズマドーピング法によって、
燐を有するイオンを注入した。ドーピングの条件は、加
速電圧は80〜110kV、例えば、90kVと高く
し、一方、ドーズ量は、1×1013〜1×1014c
m-2、例えば、5×1013cm-2と少なくした。このド
ーピング工程においては、燐は絶縁膜305’を透過し
て、下の活性層まで注入され、N型の領域320、32
1が形成された。ただし、この領域320、321では
ドーズ量が少ないので、形成される不純物領域の導電型
は弱いN型(N- 型)であった。(図3(E))
おこなって、レジストのマスク317の表面を軽く酸
化、除去した後、剥離液に浸すことによってこれを除去
した。本実施例では、高速イオン注入の工程において、
高い加速エネルギーによって、レジストの炭化が進行
し、レジストマスクの剥離に支障が出ることが懸念され
るかもしれない。しかしながら、高速イオンのドーズ量
は、低速イオン注入の1/10以下であるので、レジス
トマスクに与える影響は十分に小さく、実際の工程にお
いてはほとんど問題がなかった。
ーレーザー(波長248nm、パルス幅20nsec)
を照射して、活性層中に導入された不純物イオンの活性
化をおこなった。
によると、領域318、319の砒素の濃度は1×10
20〜2×1021cm-3、領域320、321の燐の濃度
は1×1017〜2×1018cm-3であった。ドーズ量換
算では、前者は5×1014〜5×1015cm-2、後者は
1×1013〜1×1014cm-2であった。その後、層間
絶縁物として、厚さ3000Å〜3μm、例えば、50
00Åの酸化珪素膜322をRFプラズマCVD法で形
成し、これに電極形成用の穴を開け、アルミニウム配線
323〜326を形成した。
な構造としたのに対し、NMOSはいわゆる低濃度ドレ
イン構造(以下、領域320、321を高抵抗領域とい
う)に近い構造とすることができた。これは、NMOS
が受けやすいホットキャリヤによる劣化の影響を低減す
ることに対して効果的である。PMOSもNMOSと同
様な高抵抗領域を湯有する構造にすることが好ましいよ
うに思われるかもしれない。そのことは不可能ではない
し、本発明が否定することでもないが、実際にはPMO
Sの電界効果移動度は、NMOSのそれと比較すると通
常、半分程度であるのに、さらに、高抵抗領域(ソース
/ソレイン間に直列に挿入された抵抗として機能する)
を設けると、実際のドレイン電流がさらに減少してしま
い、好ましくない。
いPMOSは通常の構造とし、移動度は高いがホットキ
ャリヤによる劣化が問題なるNMOSにのみ高抵抗領域
を形成すると、NMOSの実際のドレイン電流とPMO
Sのそれとでバランスが取れて好ましい。もちろん、P
MOSでもホットキャリヤによる劣化の無視できない、
サブミクロン以下のデザインルールのTFTの場合には
この限りではない。
ず、基板(コーニング7059、300mm×400m
mもしくは100mm×100mm)501上に下地酸
化膜502として厚さ1000〜3000Åの酸化珪素
膜を、さらに、プラズマCVD法やLPCVD法によっ
てアモルファスシリコン膜を100〜3000Å、好ま
しくは500〜1000Å堆積し、これを、550〜6
00℃の還元雰囲気に24時間放置して、結晶化せしめ
た。そして、このようにして結晶化させたシリコン膜を
パターニングして島状領域503(NMOS用)、50
4(PMOS用)を形成した。さらに、この上にプラズ
マCVD法によって厚さ700〜1500Å、例えば、
1200Åの酸化珪素膜505を形成した。
ニウム(1重量%のSi、もしくは0.1〜0.3重量
%のSc(スカンジウム)を含む)膜をスパッタ法によ
って形成した。そして、これをパターニングしてゲイト
電極・配線506(NMOS用)、508(PMOS
用)を形成し、実施例2と同様に陽極酸化法によって、
バリヤ型の陽極酸化膜507、509を形成した。この
際、陽極酸化時間をNMOSをPMOSよりも長くする
ことにより、NMOSのゲイト電極・配線の陽極酸化物
507の厚さを2000〜3000Å、PMOSのゲイ
ト電極・配線の陽極酸化物509の厚さを500〜10
00Åとした。(図5(A))
イオンをプラズマドーピング法によって活性層に注入し
た。ドーピングの条件は、加速電圧は30〜70kV、
例えば、65kV、ドーズ量は、1×1014〜6×10
15cm-2、例えば、5×1014cm-2とした。この結
果、島状シリコン領域503、504にはP型不純物領
域510〜513が形成された。(図5(B))
ェットエッチング法等によって絶縁膜505をエッチン
グした。その後、実施例1と同様にフォトレジストのマ
スク514を形成し、PMOSの領域をレジストで覆っ
た。そして、プラズマドーピング法によって、燐を有す
るイオンを注入した。ドーピングの条件は、加速電圧は
10〜30kV、例えば、10kV、ドーズ量は、5×
1014〜5×1015cm-2、例えば、1×1015cm-2
とした。この結果、島状シリコン領域503の領域51
0、511は、それまでのP型が反転して、N型の領域
(NMOSのソース/ドレインとなる領域)515、5
16となった。(図5(C))
変更して、プラズマドーピング法によって、燐を有する
イオンを注入した。ドーピングの条件は、加速電圧は6
5〜110kV、例えば、80kVと高くし、一方、ド
ーズ量は、1×1013〜5×1014cm-2、例えば、5
×1013cm-2と、先のソース/ドレイン作製の際に比
較して1桁以上低濃度とした。このドーピング工程にお
いては図5(D)の点線で示すように、燐は活性層を透
過して、下地膜の奥深くまで注入され、また、イオンド
ーピング法ではイオンの指向性が良くないので、垂直方
向ばかりでなく、横方向にも拡がった。ただし、このド
ーピング工程では、ドーズ量が少ないので、形成される
不純物領域の導電型は弱いN型(N- 型)であった。
(図5(D))
高速イオンを注入したが、その逆であってもよいことは
いうまでもない。また、低速イオンと高速イオンを同時
に注入してもよい。さらには、高速イオンと低速イオン
で注入すべきドーピング不純物を変更し、例えば、前者
を拡散性の良好な燐、後者を比較的拡散しにくい砒素と
してもよい。
おこなって、レジストのマスク514の表面を軽く酸
化、除去した後、剥離液に浸すことによってこれを除去
した。そして、実施例2と同様にKrFエキシマーレー
ザー(波長248nm、パルス幅20nsec)を照射
して、活性層中に導入された不純物イオンの活性化をお
こなった。この結果、N型不純物領域515、516に
隣接して、より濃度の低いN型の不純物領域517、5
18が形成された。ただし、便宜上、図においては、境
界を示したが、実際には領域517、518と領域51
5、516の境界は明確なものではなく、なだらかに濃
度が変化していることに注意すべきである。
によると、領域515、516の不純物濃度は1×10
20〜2×1021cm-3、領域517、518では1×1
017〜2×1018cm-3であった。ドーズ量換算では、
前者は5×1014〜5×1015cm-2、後者は2×10
13〜5×1014cm-2であった。その後、層間絶縁物と
して、厚さ3000Å〜3μm、例えば、5000Åの
酸化珪素膜519をRFプラズマCVD法で形成し、こ
れに電極形成用の穴を開け、アルミニウム配線520〜
523を形成した。
極酸化物の厚さが異なるので、オフセット幅が異なる。
加えて、NMOSでは2段階のドーピングをおこなった
ため、ソース/ドレインに隣接してソース/ドレインよ
りも不純物濃度の小さな領域を形成することができた。
このような領域は実施例3の低濃度ドレイン構造と同様
な効果をもたらし、ホットキャリヤによる劣化の影響を
低減することに対して効果的である。しかも、本実施例
は、実施例3と比較しても明らかなように、簡単に低濃
度ドレインと同じ構成を得ることができるのが特長であ
る。
ず、基板(NHテクノグラス社製、NA35、300m
m×400mmもしくは100mm×100mm)60
1上に下地酸化膜602として厚さ1000〜3000
Åの酸化珪素膜を、さらに、プラズマCVD法やLPC
VD法によってアモルファスシリコン膜を100〜30
00Å、好ましくは500〜1000Å堆積し、これ
を、550〜600℃の還元雰囲気に24時間放置し
て、結晶化せしめた。そして、このようにして結晶化さ
せたシリコン膜をパターニングして島状領域603(N
MOS用)、604(PMOS用)を形成した。さら
に、この上にプラズマCVD法によって厚さ700〜1
500Å、例えば、1200Åの酸化珪素膜605を形
成した。
多結晶シリコン膜を減圧CVD法によって堆積し、さら
に、2000Å〜3μmの珪化タングステンあるいは珪
化モリブテン、もしくは珪化チタン膜をスパッタ法によ
って形成した。そして、これをパターニングしてゲイト
電極・配線を形成した。ゲイト電極は下にシリコン膜6
06、607、上に珪化タングステン等の被膜608、
609がある。(図6(A))
イオンを活性層に注入した。ドーピングの条件は、加速
電圧は30〜70kV、例えば、65kV、ドーズ量
は、1×1014〜6×1015cm-2、例えば、5×10
14cm-2とした。この結果、島状シリコン領域603、
604にはP型不純物領域610〜613が形成され
た。(図6(B))
ェットエッチング法等によって絶縁膜605をエッチン
グした。その後、実施例1と同様にフォトレジストのマ
スク614を形成し、PMOSの領域をレジストで覆っ
た。そして、プラズマドーピング法によって、燐を有す
るイオンを注入した。ドーピングの条件は、加速電圧は
10〜30kV、例えば、10kV、ドーズ量は、1×
1014〜6×1015cm-2、例えば、1×1015cm-2
とした。この結果、島状シリコン領域603の領域61
0、611は、それまでのP型が反転して、N型の領域
(NMOSのソース/ドレインとなる領域)615、6
16となった。(図6(C))
おこなって、レジストのマスク614の表面を軽く酸
化、除去した後、剥離液に浸すことによってこれを除去
した。そして、実施例2と同様にKrFエキシマーレー
ザー(波長248nm、パルス幅20nsec)を照射
して、活性層中に導入された不純物イオンの活性化をお
こなった。その後、層間絶縁物として、厚さ3000Å
〜3μm、例えば、5000Åの酸化珪素膜617をR
FプラズマCVD法で形成し、これに電極形成用の穴を
開け、アルミニウム配線618〜621を形成した。
MOSを構成する上で極めて効果的であると信じる。上
記実施例では、ガラス基板等の上にTFTを形成する場
合についてのみ記述したが、単結晶半導体の表面に形成
された集積回路上に、さらに絶縁膜を介して設けられた
3次元集積回路(立体集積回路)にも適用できることは
自明であろう。
なく、バイポーラ型のトランジスタ作製にも用いられ
る。例えば、NPN型のバイポーラトランジスタは、N
型の半導体被膜中に選択的に、かつ、ホウ素を酸化珪素
を介してイオン注入してベースとし、さらに、この酸化
珪素膜を除去もしくは薄膜化して、燐を添加することに
より、作製できる。このようなバイポーラトランジスタ
もMIS型装置と同一基板上に作製することができ、バ
イCMOS回路を得ることができる。
ック図を示す。(実施例2参照)
(フォトレジスト) 109、110・・P型領域(Pチャネル型TFTのソ
ース/ドレイン) 111・・・・・・燐イオン注入のためのマスク(フォ
トレジスト) 113、114・・N型領域(Nチャネル型TFTのソ
ース/ドレイン) 115・・・・・・層間絶縁物(リンボロンガラス) 116〜119・・金属電極・配線
Claims (3)
- 【請求項1】絶縁表面を有する基板上に複数の島状の半
導体薄膜を形成する工程と、 前記複数の半導体薄膜を覆う絶縁被膜を形成する工程
と、 前記複数の半導体薄膜の上に前記絶縁被膜を介して複数
のゲート電極を形成する工程と、 ホウ素を含むイオンを前記複数の半導体薄膜のうちP型
の半導体となるべき領域に選択的に注入する工程と、 前記P型の半導体となるべき領域をレジストマスクで覆
い、前記複数の半導体薄膜のうちN型の半導体となるべ
き領域の前記絶縁被膜を除去し、燐または砒素を含むイ
オンを前記N型の半導体となるべき領域に選択的に注入
する工程と、 を有することを特徴とする半導体集積回路の作製方法。 - 【請求項2】絶縁表面を有する基板上に複数の島状の半
導体薄膜を形成する工程と、 前記複数の半導体薄膜を覆う絶縁被膜を形成する工程
と、 前記複数の半導体薄膜の上に前記絶縁被膜を介して複数
のゲート電極を形成する工程と、 ホウ素を含むイオンを前記複数の半導体薄膜のうち少な
くともP型の半導体となるべき領域に注入する工程と、 前記P型の半導体となるべき領域をレジストマスクで覆
い、前記絶縁被膜の端が前記ゲート電極の端を超えて存
在するように前記複数の半導体薄膜のうちN型の半導体
となるべき領域の前記絶縁被膜を除去し、燐または砒素
を含むイオンを第1の加速電圧で前記N型の半導体とな
るべき領域に選択的に注入した後、燐または砒素を含む
イオンを前記第1加速電圧よりも高い第2の加速電圧で
前記N型の半導体となるべき領域および前記ゲート電極
の端を超えて存在する絶縁被膜の下の前記半導体薄膜の
領域に選択的に注入する工程と、 を有することを特徴とする半導体集積回路の作製方法。 - 【請求項3】絶縁表面を有する基板上に複数の島状の半
導体薄膜を形成する工程と、 前記複数の島状の半導体薄膜を覆う絶縁被膜を形成する
工程と、 前記複数の半導体薄膜の上に前記絶縁被膜を介して複数
のゲート電極を形成する工程と、 前記複数のゲート電極を陽極酸化する工程と、 ホウ素を含むイオンを前記複数の半導体薄膜のうちP型
の半導体となるべき領域に注入する工程と、 前記P型の半導体となるべき領域をレジストマスクで覆
い、前記複数の半導体薄膜のうちN型の半導体となるべ
き領域の前記絶縁被膜を除去し、燐または砒素を含むイ
オンを第1の加速電圧で前記N型の半導体となるべき領
域に選択的に注入した後、燐または砒素を含むイオンを
前記第1の加速電圧と異なる第2の加速電圧で前記N型
の半導体となるべき領域に選択的に注入する工程と、 を有することを特徴とする半導体集積回路の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10824397A JP3161510B2 (ja) | 1994-01-08 | 1997-04-10 | 半導体集積回路の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10824397A JP3161510B2 (ja) | 1994-01-08 | 1997-04-10 | 半導体集積回路の作製方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6012150A Division JP2873660B2 (ja) | 1994-01-08 | 1994-01-08 | 半導体集積回路の作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1056181A JPH1056181A (ja) | 1998-02-24 |
JP3161510B2 true JP3161510B2 (ja) | 2001-04-25 |
Family
ID=14479717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10824397A Expired - Lifetime JP3161510B2 (ja) | 1994-01-08 | 1997-04-10 | 半導体集積回路の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3161510B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01310574A (ja) * | 1988-06-09 | 1989-12-14 | Ricoh Co Ltd | 薄膜トランジスターの製造方法 |
JPH06301056A (ja) * | 1993-04-15 | 1994-10-28 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
-
1997
- 1997-04-10 JP JP10824397A patent/JP3161510B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH1056181A (ja) | 1998-02-24 |
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