JP3161418B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法、特に、高周波帯域において高利得が得
られる電界効果トランジスタの製造方法に関する。
スタの製造方法、特に、高周波帯域において高利得が得
られる電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】超高周波用トランジスタとしてガリウム
砒素（以下ＧａＡｓとする）の化合物半導体基板を用い
たショットキーバリア型電界効果トランジスタが開発さ
れているが、更なる高速化のために寄生容量、特にゲー
ト電極とドレイン電極配設領域側の基板間に生じる寄生
容量を減らすことが最も重要な要素の一つになってい
る。
砒素（以下ＧａＡｓとする）の化合物半導体基板を用い
たショットキーバリア型電界効果トランジスタが開発さ
れているが、更なる高速化のために寄生容量、特にゲー
ト電極とドレイン電極配設領域側の基板間に生じる寄生
容量を減らすことが最も重要な要素の一つになってい
る。
【０００３】ＧａＡｓ基板を用いた従来の電界効果トラ
ンジスタの製造方法を、図５〜６を参照しながら説明す
る。本発明の趣旨は、Ｔ字型のゲート電極とその庇部分
の下に基板との間に介在する絶縁膜の厚さに関連する箇
所にあるので、従来及び本発明の電界効果トランジスタ
の製造方法の説明は、Ｔ字型ゲート電極とその庇部分の
下の絶縁膜を形成する工程に限定して説明する。
ンジスタの製造方法を、図５〜６を参照しながら説明す
る。本発明の趣旨は、Ｔ字型のゲート電極とその庇部分
の下に基板との間に介在する絶縁膜の厚さに関連する箇
所にあるので、従来及び本発明の電界効果トランジスタ
の製造方法の説明は、Ｔ字型ゲート電極とその庇部分の
下の絶縁膜を形成する工程に限定して説明する。
【０００４】まず、電界効果トランジスタの製造方法の
第１の従来例を図５を参照して説明する。
第１の従来例を図５を参照して説明する。
【０００５】ＧａＡｓ基板１上に膜厚１００ｎｍの酸化
膜２を成長させ、その上に幅０．２μｍの開口パターン
を有するフォトレジスト（図示せず）をマスクとして形
成し、ドライエッチングにより酸化膜２を選択的に除去
し、その後フォトレジストも除去して開口部３を設ける
（図５（ａ））。次に、膜厚５０ｎｍのショットキー金
属層であるタングステンシリサイド、膜厚５０ｎｍのバ
リア金属層である窒化チタン、膜厚２００ｎｍの低抵抗
金属層である金を順次被着する。このとき、開口部３の
形状は、開口幅０．２μｍ、深さ１００ｎｍとなって、
アスペクト比が０．５程度であるため、スパッタ法や蒸
着法といった一般的な金属膜成膜法により完全に開口部
３を金属膜で埋め込むことが可能である。最後に、前記
金属膜をフォトレジスト（図示せず）をマスクとして、
イオンミリングまたはドライエッチングによりエッチン
グして、Ｔ字型ゲート電極４を得る。Ｔ字型ゲート電極
４のゲート電極頭部の幅５は１μｍ程度となるように加
工する（図５（ｂ））。このようにして形成したＴ字型
ゲート電極４では、ゲート電極庇部６とＧａＡｓ基板１
間のゲート電極・基板間距離７が約１００ｎｍと短いた
め、ゲート電極庇部６とＧａＡｓ基板１との間の寄生容
量が発生し、特にドレイン電極配設領域側の寄生容量Ｃ
ｇｄが電界効果トランジスタの高周波特性を悪化させる
原因となる。この寄生容量Ｃｇｄを低減する目的のため
に、Ｔ字型ゲート電極の垂直部分であるゲート電極肢部
を高くして、ゲート電極庇部とＧａＡｓ基板との間のゲ
ート電極・基板間距離を離す方法が考えられる。
膜２を成長させ、その上に幅０．２μｍの開口パターン
を有するフォトレジスト（図示せず）をマスクとして形
成し、ドライエッチングにより酸化膜２を選択的に除去
し、その後フォトレジストも除去して開口部３を設ける
（図５（ａ））。次に、膜厚５０ｎｍのショットキー金
属層であるタングステンシリサイド、膜厚５０ｎｍのバ
リア金属層である窒化チタン、膜厚２００ｎｍの低抵抗
金属層である金を順次被着する。このとき、開口部３の
形状は、開口幅０．２μｍ、深さ１００ｎｍとなって、
アスペクト比が０．５程度であるため、スパッタ法や蒸
着法といった一般的な金属膜成膜法により完全に開口部
３を金属膜で埋め込むことが可能である。最後に、前記
金属膜をフォトレジスト（図示せず）をマスクとして、
イオンミリングまたはドライエッチングによりエッチン
グして、Ｔ字型ゲート電極４を得る。Ｔ字型ゲート電極
４のゲート電極頭部の幅５は１μｍ程度となるように加
工する（図５（ｂ））。このようにして形成したＴ字型
ゲート電極４では、ゲート電極庇部６とＧａＡｓ基板１
間のゲート電極・基板間距離７が約１００ｎｍと短いた
め、ゲート電極庇部６とＧａＡｓ基板１との間の寄生容
量が発生し、特にドレイン電極配設領域側の寄生容量Ｃ
ｇｄが電界効果トランジスタの高周波特性を悪化させる
原因となる。この寄生容量Ｃｇｄを低減する目的のため
に、Ｔ字型ゲート電極の垂直部分であるゲート電極肢部
を高くして、ゲート電極庇部とＧａＡｓ基板との間のゲ
ート電極・基板間距離を離す方法が考えられる。
【０００６】次に、ゲート電極庇部とＧａＡｓ基板との
間のゲート電極・基板間距離を離す方法を、電界効果ト
ランジスタの製造方法の第２の従来例として、図６に示
す。
間のゲート電極・基板間距離を離す方法を、電界効果ト
ランジスタの製造方法の第２の従来例として、図６に示
す。
【０００７】ＧａＡｓ基板２１上に膜厚５００ｎｍの酸
化膜２２を成長させ、その上に幅０．２μｍの開口パタ
ーンを有するフォトレジスト（図示せず）をマスクとし
て形成し、ドライエッチングにより酸化膜２２を選択的
に除去し、その後フォトレジストも除去して開口部２３
を設ける（図６（ａ））。次に、膜厚５０ｎｍのショッ
トキー金属層であるタングステンシリサイド、膜厚５０
ｎｍのバリア金属層である窒化チタン、膜厚２００ｎｍ
の低抵抗金属層である金を順次被着する。このとき、開
口部２３の形状は、開口幅０．２μｍ、深さ５００ｎｍ
となって、アスペクト比が２．５程度であるため、スパ
ッタ法や蒸着法といった一般的な金属膜成膜法を用いて
も開口部２３を金属膜で埋め込むことができず、空隙２
８が生じる。この後、第１の従来例と同様にしてＴ字型
ゲート電極２４を形成する（図６（ｂ））。
化膜２２を成長させ、その上に幅０．２μｍの開口パタ
ーンを有するフォトレジスト（図示せず）をマスクとし
て形成し、ドライエッチングにより酸化膜２２を選択的
に除去し、その後フォトレジストも除去して開口部２３
を設ける（図６（ａ））。次に、膜厚５０ｎｍのショッ
トキー金属層であるタングステンシリサイド、膜厚５０
ｎｍのバリア金属層である窒化チタン、膜厚２００ｎｍ
の低抵抗金属層である金を順次被着する。このとき、開
口部２３の形状は、開口幅０．２μｍ、深さ５００ｎｍ
となって、アスペクト比が２．５程度であるため、スパ
ッタ法や蒸着法といった一般的な金属膜成膜法を用いて
も開口部２３を金属膜で埋め込むことができず、空隙２
８が生じる。この後、第１の従来例と同様にしてＴ字型
ゲート電極２４を形成する（図６（ｂ））。
【０００８】
【発明が解決しようとする課題】上記の第２の従来例の
ように、Ｔ字型ゲート電極とＧａＡｓ基板との間の寄生
容量を減らすために、Ｔ字型ゲート電極庇部２６とＧａ
Ａｓ基板２１との間に挟まれる酸化膜２２の膜厚を厚く
すると、Ｔ字型ゲート電極２４のゲート電極肢部２９内
に空隙２８が生じるため、ゲート抵抗の増大によるトラ
ンジスタ周波数特性の悪化、ゲート電極の信頼性の低下
及び機械的強度の低下を招き、電界効果トランジスタと
して使用できなくなる、という問題があった。
ように、Ｔ字型ゲート電極とＧａＡｓ基板との間の寄生
容量を減らすために、Ｔ字型ゲート電極庇部２６とＧａ
Ａｓ基板２１との間に挟まれる酸化膜２２の膜厚を厚く
すると、Ｔ字型ゲート電極２４のゲート電極肢部２９内
に空隙２８が生じるため、ゲート抵抗の増大によるトラ
ンジスタ周波数特性の悪化、ゲート電極の信頼性の低下
及び機械的強度の低下を招き、電界効果トランジスタと
して使用できなくなる、という問題があった。
【０００９】本発明の目的は、周波数特性に大きく影響
するゲート電極とドレイン電極配設領域側の基板との間
の寄生容量を低減させることができ、しかも、信頼性を
も確保できるＴ字型ゲート電極を有する電界効果トラン
ジスタの製造方法を提供することにある。
するゲート電極とドレイン電極配設領域側の基板との間
の寄生容量を低減させることができ、しかも、信頼性を
も確保できるＴ字型ゲート電極を有する電界効果トラン
ジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、基板上の離間したソース電極配設
領域及びドレイン電極配設領域の間にあって、膜厚の異
なるソース側絶縁膜とドレイン側絶縁膜が一定の幅を有
する開口部を挟んで互いに離間して並行するように形成
される絶縁膜形成工程、前記開口部を含む前記基板全面
に金属膜を被着した後前記開口部を充填すると共に前記
ソース側絶縁膜及び前記ドレイン側絶縁膜の表面上にも
延在するようにゲート電極を形成する工程から成る電界
効果トランジスタの製造方法において、前記絶縁膜形成
工程が、前記基板全面に第１の膜厚を有する第１絶縁膜
及び第２の膜厚を有する第２絶縁膜を順次成長させる工
程、前記第１絶縁膜及び前記第２絶縁膜を前記ソース電
極配設領域及び前記ドレイン電極配設領域の間に残す工
程、前記ソース電極配設領域及び前記ドレイン電極配設
領域の間の中央部分を含む所定の開口パターンをマスク
として前記基板の表面が露出するまで前記第２絶縁膜及
び前記第１絶縁膜を前記基板に対して垂直方向に順次異
方性エッチングして前記開口部を形成すると同時に、前
記開口部を挟むソース側積層絶縁膜と前記ドレイン側絶
縁膜を形成する工程、前記ソース側積層絶縁膜の上層の
前記第２絶縁膜を除去して前記ソース側絶縁膜とする工
程から成ることを特徴としている。
ジスタの製造方法は、基板上の離間したソース電極配設
領域及びドレイン電極配設領域の間にあって、膜厚の異
なるソース側絶縁膜とドレイン側絶縁膜が一定の幅を有
する開口部を挟んで互いに離間して並行するように形成
される絶縁膜形成工程、前記開口部を含む前記基板全面
に金属膜を被着した後前記開口部を充填すると共に前記
ソース側絶縁膜及び前記ドレイン側絶縁膜の表面上にも
延在するようにゲート電極を形成する工程から成る電界
効果トランジスタの製造方法において、前記絶縁膜形成
工程が、前記基板全面に第１の膜厚を有する第１絶縁膜
及び第２の膜厚を有する第２絶縁膜を順次成長させる工
程、前記第１絶縁膜及び前記第２絶縁膜を前記ソース電
極配設領域及び前記ドレイン電極配設領域の間に残す工
程、前記ソース電極配設領域及び前記ドレイン電極配設
領域の間の中央部分を含む所定の開口パターンをマスク
として前記基板の表面が露出するまで前記第２絶縁膜及
び前記第１絶縁膜を前記基板に対して垂直方向に順次異
方性エッチングして前記開口部を形成すると同時に、前
記開口部を挟むソース側積層絶縁膜と前記ドレイン側絶
縁膜を形成する工程、前記ソース側積層絶縁膜の上層の
前記第２絶縁膜を除去して前記ソース側絶縁膜とする工
程から成ることを特徴としている。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】まず、本発明の実施形態について説明する
前に、本発明の関連技術について説明する。図１は本発
明の関連技術により得られる電界効果トランジスタの平
面図及び断面図である。又、図２は図１の電界効果トラ
ンジスタが形成される過程を工程順に示す断面図であ
る。
前に、本発明の関連技術について説明する。図１は本発
明の関連技術により得られる電界効果トランジスタの平
面図及び断面図である。又、図２は図１の電界効果トラ
ンジスタが形成される過程を工程順に示す断面図であ
る。
【００２２】図１（ａ）は、本発明の関連技術により得
られる電界効果トランジスタの平面図であり、図１
（ｂ）は図１（ａ）の切断線ＸＸにおける断面図であ
る。
られる電界効果トランジスタの平面図であり、図１
（ｂ）は図１（ａ）の切断線ＸＸにおける断面図であ
る。
【００２３】まず、ＧａＡｓ基板５１上に低圧ＣＶＤ法
を用いて膜厚２００ｎｍの酸化膜を成長させる。ソース
電極配設領域及びドレイン電極配設領域の間のドレイン
電極配設領域寄りの概略半分の領域が残るような開口パ
ターンを有するフォトレジスト（図示せず）を酸化膜の
上にマスクとして形成し、ＳＦ６ガス等を用いたドライ
エッチングにより酸化膜を選択的に除去し、その後フォ
トレジストも除去するとソース電極配設領域寄りにＧａ
Ａｓ基板５１が露出し、ドレイン電極配設領域寄りに下
地酸化膜６０が形成される。（図２（ａ））。
を用いて膜厚２００ｎｍの酸化膜を成長させる。ソース
電極配設領域及びドレイン電極配設領域の間のドレイン
電極配設領域寄りの概略半分の領域が残るような開口パ
ターンを有するフォトレジスト（図示せず）を酸化膜の
上にマスクとして形成し、ＳＦ６ガス等を用いたドライ
エッチングにより酸化膜を選択的に除去し、その後フォ
トレジストも除去するとソース電極配設領域寄りにＧａ
Ａｓ基板５１が露出し、ドレイン電極配設領域寄りに下
地酸化膜６０が形成される。（図２（ａ））。
【００２４】次に、ＧａＡｓ基板５１および下地酸化膜
６０上に、低圧ＣＶＤ法を用いて酸化膜を１００ｎｍの
厚さに成長させると、ソース電極配設領域及びドレイン
電極配設領域の間に下地酸化膜６０による段部６２を有
する酸化膜６１が形成される。続いて、酸化膜６１上に
少なくとも段部６２を含む開口幅０．３５μｍ程度の開
口パターンを有するフォトレジスト６３を形成する（図
２（ｂ））。
６０上に、低圧ＣＶＤ法を用いて酸化膜を１００ｎｍの
厚さに成長させると、ソース電極配設領域及びドレイン
電極配設領域の間に下地酸化膜６０による段部６２を有
する酸化膜６１が形成される。続いて、酸化膜６１上に
少なくとも段部６２を含む開口幅０．３５μｍ程度の開
口パターンを有するフォトレジスト６３を形成する（図
２（ｂ））。
【００２５】フォトレジスト６３をマスクにしてＳＦ６
ガス等を用いた異方性ドライエッチングにより酸化膜６
１を選択的に除去し、その後フォトレジスト６３も除去
すると、開口部５３を挟んでソース電極配設領域側に酸
化膜６１から成るソース側絶縁膜６４が、ドレイン電極
配設領域側に側壁酸化膜６５、下地酸化膜６０、酸化膜
６１から成るドレイン側絶縁膜６６がが形成される（図
２（ｃ））。
ガス等を用いた異方性ドライエッチングにより酸化膜６
１を選択的に除去し、その後フォトレジスト６３も除去
すると、開口部５３を挟んでソース電極配設領域側に酸
化膜６１から成るソース側絶縁膜６４が、ドレイン電極
配設領域側に側壁酸化膜６５、下地酸化膜６０、酸化膜
６１から成るドレイン側絶縁膜６６がが形成される（図
２（ｃ））。
【００２６】更に、膜厚５０ｎｍのショットキー金属層
であるタングステンシリサイド、膜厚５０ｎｍのバリア
金属層である窒化チタン、膜厚２００ｎｍの低抵抗金属
層である金を順次被着する。このとき、開口部５３の形
状は、開口幅０．２μｍ、深さ１００ｎｍとなって、ア
スペクト比が０．５程度であるため、スパッタ法や蒸着
法といった一般的な金属膜成膜法により完全に開口部５
３を金属膜で埋め込むことが可能である。この後、金属
膜上にフォトレジスト（図示せず）を塗布、パターニン
グし、それをマスクとしてイオンミリング法及びドライ
エッチング法を順次用いて金属膜を選択的に除去する
と、Ｔ字型ゲート電極５４が得られる（図２（ｄ））。
であるタングステンシリサイド、膜厚５０ｎｍのバリア
金属層である窒化チタン、膜厚２００ｎｍの低抵抗金属
層である金を順次被着する。このとき、開口部５３の形
状は、開口幅０．２μｍ、深さ１００ｎｍとなって、ア
スペクト比が０．５程度であるため、スパッタ法や蒸着
法といった一般的な金属膜成膜法により完全に開口部５
３を金属膜で埋め込むことが可能である。この後、金属
膜上にフォトレジスト（図示せず）を塗布、パターニン
グし、それをマスクとしてイオンミリング法及びドライ
エッチング法を順次用いて金属膜を選択的に除去する
と、Ｔ字型ゲート電極５４が得られる（図２（ｄ））。
【００２７】電界効果トランジスタを形成するに当た
り、上記のように、Ｔ字型ゲート電極５４のゲート電極
肢部５９は、膜厚の薄いソース電極配設領域側のソース
側絶縁膜６４と膜厚の厚いドレイン電極配設領域側のド
レイン側絶縁膜６６に挟まれた実効的にアスペクト比の
小さい開口部５３に金属膜が埋め込まれることになるた
め、第２の従来例で示したようなゲート電極肢部内の空
隙を生じさせる危険性がなくなる。このように、Ｔ字型
ゲート電極５４が信頼性良く形成されると同時に、Ｔ字
型ゲート電極５４のドレイン電極配設領域側のゲート電
極庇部５６とＧａＡｓ基板５１との間のゲート電極・基
板間距離５７が、ドレイン側絶縁膜６６の存在により約
３００ｎｍあるため、ドレイン電極配設領域側の寄生容
量Ｃｇｄを低く抑えることができる。
り、上記のように、Ｔ字型ゲート電極５４のゲート電極
肢部５９は、膜厚の薄いソース電極配設領域側のソース
側絶縁膜６４と膜厚の厚いドレイン電極配設領域側のド
レイン側絶縁膜６６に挟まれた実効的にアスペクト比の
小さい開口部５３に金属膜が埋め込まれることになるた
め、第２の従来例で示したようなゲート電極肢部内の空
隙を生じさせる危険性がなくなる。このように、Ｔ字型
ゲート電極５４が信頼性良く形成されると同時に、Ｔ字
型ゲート電極５４のドレイン電極配設領域側のゲート電
極庇部５６とＧａＡｓ基板５１との間のゲート電極・基
板間距離５７が、ドレイン側絶縁膜６６の存在により約
３００ｎｍあるため、ドレイン電極配設領域側の寄生容
量Ｃｇｄを低く抑えることができる。
【００２８】
【発明の実施の形態】 次に、本発明の実施形態について
説明する。図３は本発明により得られる電界効果トラン
ジスタの平面図及び断面図であり、図３（ｂ）は図３
（ａ）の切断線ＹＹにおける断面図である。又、図４は
図３の電界効果トランジスタが形成される過程を工程順
に示す断面図である。
説明する。図３は本発明により得られる電界効果トラン
ジスタの平面図及び断面図であり、図３（ｂ）は図３
（ａ）の切断線ＹＹにおける断面図である。又、図４は
図３の電界効果トランジスタが形成される過程を工程順
に示す断面図である。
【００２９】ＧａＡｓ基板７１上に、プラズマＣＶＤま
たは低圧ＣＶＤ法を用いて膜厚５０ｎｍの窒化膜７２、
膜厚２００ｎｍの酸化膜８１を順次成長させる。次に、
ソース電極配設領域及びドレイン電極配設領域の間にあ
って、その中央部が０．２μｍの幅に開口されるような
開口パターンを有するフォトレジスト（図示せず）を、
酸化膜８１の上にマスクとして形成し、ＳＦ６ガス等を
用いたドライエッチングにより酸化膜８１、窒化膜７２
を順次選択的に除去してＧａＡｓ基板７１を露出させ、
その後フォトレジストも除去すると、開口部７３を挟ん
でソース側積層絶縁膜８７とドレイン側絶縁膜８６が形
成される（図４（ａ））。
たは低圧ＣＶＤ法を用いて膜厚５０ｎｍの窒化膜７２、
膜厚２００ｎｍの酸化膜８１を順次成長させる。次に、
ソース電極配設領域及びドレイン電極配設領域の間にあ
って、その中央部が０．２μｍの幅に開口されるような
開口パターンを有するフォトレジスト（図示せず）を、
酸化膜８１の上にマスクとして形成し、ＳＦ６ガス等を
用いたドライエッチングにより酸化膜８１、窒化膜７２
を順次選択的に除去してＧａＡｓ基板７１を露出させ、
その後フォトレジストも除去すると、開口部７３を挟ん
でソース側積層絶縁膜８７とドレイン側絶縁膜８６が形
成される（図４（ａ））。
【００３０】この後、ドレイン側絶縁膜８６及び開口部
７３の全てとソース側積層絶縁膜８７の開口部７３近傍
を覆い、他のソース側積層絶縁膜８７表面は露出するよ
うな開口パターンを有するフォトレジスト８３を形成す
る（図４（ｂ））。
７３の全てとソース側積層絶縁膜８７の開口部７３近傍
を覆い、他のソース側積層絶縁膜８７表面は露出するよ
うな開口パターンを有するフォトレジスト８３を形成す
る（図４（ｂ））。
【００３１】次に、バッファード弗酸を用いたウェット
エッチングによりソース側積層絶縁膜８７の上層の酸化
膜８１を選択的に除去する。その後、フォトレジスト８
３を除去することで、開口部７３の両側に高さの異なっ
た窒化膜７２から成るソース側絶縁膜８４及び窒化膜７
２と酸化膜８１から成るドレイン側絶縁膜８６が得られ
る（図４（ｃ））。
エッチングによりソース側積層絶縁膜８７の上層の酸化
膜８１を選択的に除去する。その後、フォトレジスト８
３を除去することで、開口部７３の両側に高さの異なっ
た窒化膜７２から成るソース側絶縁膜８４及び窒化膜７
２と酸化膜８１から成るドレイン側絶縁膜８６が得られ
る（図４（ｃ））。
【００３２】後は、本発明の関連技術と同様にして、膜
厚５０ｎｍのショットキー金属層であるタングステンシ
リサイド、膜厚５０ｎｍのバリア金属層である窒化チタ
ン、膜厚２００ｎｍの低抵抗金属層である金を順次被着
して、開口部７３内部を充填すると共に開口部７３近傍
のソース側絶縁膜８４とドレイン側絶縁膜８６の上にも
延在する形にパターニングすると、Ｔ字型ゲート電極７
４が得られる（図４（ｄ））。
厚５０ｎｍのショットキー金属層であるタングステンシ
リサイド、膜厚５０ｎｍのバリア金属層である窒化チタ
ン、膜厚２００ｎｍの低抵抗金属層である金を順次被着
して、開口部７３内部を充填すると共に開口部７３近傍
のソース側絶縁膜８４とドレイン側絶縁膜８６の上にも
延在する形にパターニングすると、Ｔ字型ゲート電極７
４が得られる（図４（ｄ））。
【００３３】この実施形態は、本発明の関連技術で得ら
れる効果に加えて、ゲート電極肢部７９はそのＧａＡｓ
基板７１との接触幅Ｌｇ（又はゲート長Ｌｇ）が開口部
７３の幅で一義的に決定されるので、本発明の関連技術
のように、異方性ドライエッチングによる側壁酸化膜６
５の出来具合によりＧａＡｓ基板の露出幅Ｌｇが左右さ
れることがなく、再現性の良いゲート長Ｌｇが得られ
る、という効果も有する。
れる効果に加えて、ゲート電極肢部７９はそのＧａＡｓ
基板７１との接触幅Ｌｇ（又はゲート長Ｌｇ）が開口部
７３の幅で一義的に決定されるので、本発明の関連技術
のように、異方性ドライエッチングによる側壁酸化膜６
５の出来具合によりＧａＡｓ基板の露出幅Ｌｇが左右さ
れることがなく、再現性の良いゲート長Ｌｇが得られ
る、という効果も有する。
【００３４】
【発明の効果】以上述べたように、本発明の電界効果ト
ランジスタの製造方法によれば、Ｔ字型ゲート電極の庇
部の下地となるソース電極配設領域側の絶縁膜の高さを
低く、ドレイン電極配設領域側の絶縁膜の高さを高くす
ることにより、Ｔ字型ゲート電極の肢部を収容する開口
部のアスペクト比を実効的に小さくし、ゲート電極用の
金属膜を開口部へ完全に充填することができ、Ｔ字型ゲ
ート電極を再現性の良い、信頼性のあるものとすること
ができる。更に、Ｔ字型ゲート電極のドレイン電極配設
領域側の庇部とＧａＡｓ基板との間のゲート電極基板間
距離を、厚い絶縁膜の存在により大きく設定できるた
め、Ｔ字型ゲート電極とドレイン電極配設領域側の基板
との間の寄生容量を低く抑えることができる。
ランジスタの製造方法によれば、Ｔ字型ゲート電極の庇
部の下地となるソース電極配設領域側の絶縁膜の高さを
低く、ドレイン電極配設領域側の絶縁膜の高さを高くす
ることにより、Ｔ字型ゲート電極の肢部を収容する開口
部のアスペクト比を実効的に小さくし、ゲート電極用の
金属膜を開口部へ完全に充填することができ、Ｔ字型ゲ
ート電極を再現性の良い、信頼性のあるものとすること
ができる。更に、Ｔ字型ゲート電極のドレイン電極配設
領域側の庇部とＧａＡｓ基板との間のゲート電極基板間
距離を、厚い絶縁膜の存在により大きく設定できるた
め、Ｔ字型ゲート電極とドレイン電極配設領域側の基板
との間の寄生容量を低く抑えることができる。
【図１】本発明の関連技術により得られる電界効果トラ
ンジスタの平面図及び断面図である。
ンジスタの平面図及び断面図である。
【図２】図１のＭＯＳ型電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。
れる過程を、工程順に示す断面図である。
【図３】本発明の実施形態により得られる電界効果トラ
ンジスタの平面図及び断面図である。
ンジスタの平面図及び断面図である。
【図４】図３のＭＯＳ型電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。
れる過程を、工程順に示す断面図である。
【図５】第１の従来例の電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。図４に続く製
造工程を示す断面図である。
れる過程を、工程順に示す断面図である。図４に続く製
造工程を示す断面図である。
【図６】第２の従来例の電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。
れる過程を、工程順に示す断面図である。
１、２１、５１、７１ ＧａＡｓ基板 ２、２２、６１、８１ 酸化膜 ３、２３、５３、７３ 開口部 ４、２４、５４、７４ Ｔ字型ゲート電極 ５ 幅 ６、２６、５６ ゲート電極庇部 ７、５７ ゲート電極・基板間距離 ２８ 空隙 ２９、５９、７９ ゲート電極肢部 ６０ 下地酸化膜 ６２ 段部 ６３、８３ フォトレジスト ６４、８４ ソース側絶縁膜 ６５ 側壁酸化膜 ６６、８６ ドレイン側絶縁膜 ７２ 窒化膜 ８７ ソース側積層絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−104380（ＪＰ，Ａ) 特開 平９−246285（ＪＰ，Ａ) 特開 平９−64064（ＪＰ，Ａ) 特開 平11−97454（ＪＰ，Ａ) 特開 昭62−156877（ＪＰ，Ａ) 特開 平４−6838（ＪＰ，Ａ) 特開 平７−302804（ＪＰ，Ａ) 特開 平２−231732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 29/872
Claims (1)
- 【請求項１】 基板上の離間したソース電極配設領域及
びドレイン電極配設領域の間にあって、膜厚の異なるソ
ース側絶縁膜とドレイン側絶縁膜が一定の幅を有する開
口部を挟んで互いに離間して並行するように形成される
絶縁膜形成工程、前記開口部を含む前記基板全面に金属
膜を被着した後前記開口部を充填すると共に前記ソース
側絶縁膜及び前記ドレイン側絶縁膜の表面上にも延在す
るようにゲート電極を形成する工程から成る電界効果ト
ランジスタの製造方法において、前記絶縁膜形成工程
が、前記基板全面に第１の膜厚を有する第１絶縁膜及び
第２の膜厚を有する第２絶縁膜を順次成長させる工程、
前記第１絶縁膜及び前記第２絶縁膜を前記ソース電極配
設領域及び前記ドレイン電極配設領域の間に残す工程、
前記ソース電極配設領域及び前記ドレイン電極配設領域
の間の中央部分を含む所定の開口パターンをマスクとし
て前記基板の表面が露出するまで前記第２絶縁膜及び前
記第１絶縁膜を前記基板に対して垂直方向に順次異方性
エッチングして前記開口部を形成すると同時に、前記開
口部を挟むソース側積層絶縁膜と前記ドレイン側絶縁膜
を形成する工程、前記ソース側積層絶縁膜の上層の前記
第２絶縁膜を除去して前記ソース側絶縁膜とする工程か
ら成ることを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050698A JP3161418B2 (ja) | 1998-07-06 | 1998-07-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050698A JP3161418B2 (ja) | 1998-07-06 | 1998-07-06 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021902A JP2000021902A (ja) | 2000-01-21 |
| JP3161418B2 true JP3161418B2 (ja) | 2001-04-25 |
Family
ID=16259234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19050698A Expired - Fee Related JP3161418B2 (ja) | 1998-07-06 | 1998-07-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161418B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118122A (ja) * | 2000-10-06 | 2002-04-19 | Nec Corp | ショットキゲート電界効果トランジスタ |
| JP2005183686A (ja) | 2003-12-19 | 2005-07-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-07-06 JP JP19050698A patent/JP3161418B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000021902A (ja) | 2000-01-21 |
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