JP3157554B2 - 半導体遅延線装置とその駆動方法 - Google Patents
半導体遅延線装置とその駆動方法Info
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- JP3157554B2 JP3157554B2 JP23515691A JP23515691A JP3157554B2 JP 3157554 B2 JP3157554 B2 JP 3157554B2 JP 23515691 A JP23515691 A JP 23515691A JP 23515691 A JP23515691 A JP 23515691A JP 3157554 B2 JP3157554 B2 JP 3157554B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/893—Time-base error compensation using an analogue memory, e.g. a CCD shift register, the delay of which is controlled by a voltage controlled oscillator
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Description
【０００１】
【産業上の利用分野】本発明は遅延線に関し、特にＣＣ
Ｄ型半導体遅延線に関する。
Ｄ型半導体遅延線に関する。
【０００２】現在のテレビにおいては、高品質の画像を
得るために遅延線が用いられている。形状、材質によっ
て遅延時間、遅延特性が定まり、大形であり、遅延特性
に課題のある硝子遅延線に代わって、半導体遅延線が利
用されるようになってきている。
得るために遅延線が用いられている。形状、材質によっ
て遅延時間、遅延特性が定まり、大形であり、遅延特性
に課題のある硝子遅延線に代わって、半導体遅延線が利
用されるようになってきている。
【０００３】
【従来の技術】現在のテレビにおいて、ビデオ信号から
色情報や輝度情報を抽出するために、入力信号を１Ｈ
（または０．５Ｈ）遅延するＣＣＤ型半導体遅延線が用
いられている。
色情報や輝度情報を抽出するために、入力信号を１Ｈ
（または０．５Ｈ）遅延するＣＣＤ型半導体遅延線が用
いられている。
【０００４】図５に、このようなＣＣＤ型半導体遅延線
の構成を示す。ＣＣＤ型半導体遅延線１０１には、電源
電圧ＶＤＤおよびＶＳＳが印加され、さらに入力信号１
０２と共に基準信号１０３、ＤＣバイアス１０４が印加
される。入力信号１０２は、基準信号１０３の周波数と
ＣＣＤ型半導体遅延線の段数によって定まる時間遅延さ
れて出力信号１０５を形成する。
の構成を示す。ＣＣＤ型半導体遅延線１０１には、電源
電圧ＶＤＤおよびＶＳＳが印加され、さらに入力信号１
０２と共に基準信号１０３、ＤＣバイアス１０４が印加
される。入力信号１０２は、基準信号１０３の周波数と
ＣＣＤ型半導体遅延線の段数によって定まる時間遅延さ
れて出力信号１０５を形成する。
【０００５】
【発明が解決しようとする課題】ＣＣＤ型半導体遅延線
は、その特性が優れているが、外部から基準信号を入力
する必要があった。ビデオ信号のアナログ系回路におい
て、クロック信号を形成しなければならないことは、シ
ステム的に好ましくなかった。
は、その特性が優れているが、外部から基準信号を入力
する必要があった。ビデオ信号のアナログ系回路におい
て、クロック信号を形成しなければならないことは、シ
ステム的に好ましくなかった。
【０００６】本発明の目的は、外部よりクロック信号を
供給する必要なく、良好な遅延特性を示すことのできる
半導体遅延線装置の駆動方法を提供することである。
供給する必要なく、良好な遅延特性を示すことのできる
半導体遅延線装置の駆動方法を提供することである。
【０００７】本発明の他の目的は、外部よりクロック信
号を供給する必要なく、良好な遅延特性を示すことので
きる半導体遅延線装置の駆動方法を実施する半導体遅延
線装置を提供することである。
号を供給する必要なく、良好な遅延特性を示すことので
きる半導体遅延線装置の駆動方法を実施する半導体遅延
線装置を提供することである。
【０００８】
【課題を解決するための手段】本発明の一観点によれ
ば、テレビジョン信号を入力し、カラーバースト信号か
ら間欠的な基準信号を抽出するための手段と、ＰＬＬ回
路を含み、前記間欠的な基準信号に基づき連続的な出力
基準信号を形成するための手段と、前記連続的な出力基
準信号に基づいて駆動され、前記テレビジョン信号を遅
延させるためのＣＣＤ型半導体遅延線とを含み、前記間
欠的な基準信号を抽出するための手段は、ペデスタル部
の信号レベルをホールドし、カラーバースト信号のレベ
ルとペデスタル部の信号レベルとを比較してそれらの信
号レベルの差を前記カラーバースト信号と同一の周期を
有する矩形状波形として出力する手段を含み、前記連続
的な出力基準信号を形成するための手段は、前記間欠的
基準信号が存在する期間のうちの所定の期間において
は、前記ＰＬＬ回路に入力する前記間欠的基準信号と前
記ＰＬＬ回路から出力される矩形状の前記出力基準信号
の位相とを比較し、両者の位相差に応じて得られる信号
に基づいて前記出力基準信号の位相を修正し、前記所定
の期間以外の期間においてはその前の前記所定の期間に
おける前記出力基準信号を出力する手段を含む半導体遅
延線装置が提供される。本発明の他の観点によれば、テ
レビジョン信号を入力し、カラーバースト信号から間欠
的な基準信号を抽出する第１工程と、ＰＬＬ回路を用
い、前記間欠的な基準信号に基づいて連続的な出力基準
信号を形成する第２工程と、前記連続的な基準信号を用
いてＣＣＤ型半導体遅延線を駆動し、前記テレビジョン
信号を遅延させる第３工程とを含み、前記第１工程は、
ペデスタル部の信号レベルをホールドし、カラーバース
ト信号のレベルとペデスタル部の信号レベルとを比較し
てそれらの信号レベルの差を前記カラーバースト信号と
同一の周期を有する矩形状波形として出力する工程を含
み、前記第２工程は、前記間欠的基準信号が存在する期
間のうちの所定の期間においては、前記ＰＬＬ回路に入
力する前記間欠的基準信号と前記ＰＬＬ回路から出力さ
れる矩形状の前記出力基準信号の位相とを比較し、両者
の位相差に応じて得られる信号に基づいて前記出力基準
信号の位相を修正し、前記所定の期間以外の期間におい
てはその前の前記所定の期間における前記出力基準信号
を出力する工程を含む半導体遅延線装置の駆動方法が提
供される。
ば、テレビジョン信号を入力し、カラーバースト信号か
ら間欠的な基準信号を抽出するための手段と、ＰＬＬ回
路を含み、前記間欠的な基準信号に基づき連続的な出力
基準信号を形成するための手段と、前記連続的な出力基
準信号に基づいて駆動され、前記テレビジョン信号を遅
延させるためのＣＣＤ型半導体遅延線とを含み、前記間
欠的な基準信号を抽出するための手段は、ペデスタル部
の信号レベルをホールドし、カラーバースト信号のレベ
ルとペデスタル部の信号レベルとを比較してそれらの信
号レベルの差を前記カラーバースト信号と同一の周期を
有する矩形状波形として出力する手段を含み、前記連続
的な出力基準信号を形成するための手段は、前記間欠的
基準信号が存在する期間のうちの所定の期間において
は、前記ＰＬＬ回路に入力する前記間欠的基準信号と前
記ＰＬＬ回路から出力される矩形状の前記出力基準信号
の位相とを比較し、両者の位相差に応じて得られる信号
に基づいて前記出力基準信号の位相を修正し、前記所定
の期間以外の期間においてはその前の前記所定の期間に
おける前記出力基準信号を出力する手段を含む半導体遅
延線装置が提供される。本発明の他の観点によれば、テ
レビジョン信号を入力し、カラーバースト信号から間欠
的な基準信号を抽出する第１工程と、ＰＬＬ回路を用
い、前記間欠的な基準信号に基づいて連続的な出力基準
信号を形成する第２工程と、前記連続的な基準信号を用
いてＣＣＤ型半導体遅延線を駆動し、前記テレビジョン
信号を遅延させる第３工程とを含み、前記第１工程は、
ペデスタル部の信号レベルをホールドし、カラーバース
ト信号のレベルとペデスタル部の信号レベルとを比較し
てそれらの信号レベルの差を前記カラーバースト信号と
同一の周期を有する矩形状波形として出力する工程を含
み、前記第２工程は、前記間欠的基準信号が存在する期
間のうちの所定の期間においては、前記ＰＬＬ回路に入
力する前記間欠的基準信号と前記ＰＬＬ回路から出力さ
れる矩形状の前記出力基準信号の位相とを比較し、両者
の位相差に応じて得られる信号に基づいて前記出力基準
信号の位相を修正し、前記所定の期間以外の期間におい
てはその前の前記所定の期間における前記出力基準信号
を出力する工程を含む半導体遅延線装置の駆動方法が提
供される。
【０００９】
【作用】テレビジョン信号にはカラーバースト信号が含
まれており、カラーバースト信号はサブキャリア信号と
同等の周波数を有する。このカラーバースト信号から間
欠的な基準信号を抽出すれば、その部分においてはサブ
キャリア信号と同等な信号が得られる。
まれており、カラーバースト信号はサブキャリア信号と
同等の周波数を有する。このカラーバースト信号から間
欠的な基準信号を抽出すれば、その部分においてはサブ
キャリア信号と同等な信号が得られる。
【００１０】このカラーバースト信号から抽出した間欠
的な基準信号を用いて連続的な基準信号を形成すれば、
連続的なサブキャリア信号と同等の信号が得られる。こ
の連続的な基準信号を用いれば、ＣＣＤ型半導体遅延線
を適正に駆動することができる。
的な基準信号を用いて連続的な基準信号を形成すれば、
連続的なサブキャリア信号と同等の信号が得られる。こ
の連続的な基準信号を用いれば、ＣＣＤ型半導体遅延線
を適正に駆動することができる。
【００１１】
【実施例】図１は、本発明の実施例を示す。図１（Ａ）
は、半導体遅延線装置の駆動方法を概略的に示す波形図
である。図１（Ａ）において、上段に示すテレビジョン
信号１１は、その一部にカラーバースト信号３７を含
む。このテレビジョン信号１１からカラーバースト信号
３７を抽出すると、図１（Ａ）中段に示すような間欠的
な基準信号４８が得られる。
は、半導体遅延線装置の駆動方法を概略的に示す波形図
である。図１（Ａ）において、上段に示すテレビジョン
信号１１は、その一部にカラーバースト信号３７を含
む。このテレビジョン信号１１からカラーバースト信号
３７を抽出すると、図１（Ａ）中段に示すような間欠的
な基準信号４８が得られる。
【００１２】この間欠的な基準信号を用いて連続的な基
準信号を形成すると、図１（Ａ）下段に示すような信号
４９が得られる。この信号は、サブキャリア信号と同等
の周波数を持つ基準信号である。したがって、この連続
的基準信号４９によってＣＣＤ型半導体遅延線を駆動す
れば、適正な遅延特性が得られる。
準信号を形成すると、図１（Ａ）下段に示すような信号
４９が得られる。この信号は、サブキャリア信号と同等
の周波数を持つ基準信号である。したがって、この連続
的基準信号４９によってＣＣＤ型半導体遅延線を駆動す
れば、適正な遅延特性が得られる。
【００１３】図１（Ｂ）は、図１（Ａ）に示すような半
導体遅延線装置の駆動方法を実施するための半導体遅延
線装置の構成を示す。入力テレビジョン信号１１は、Ｃ
ＣＤ型半導体遅延線３に印加され、所定の遅延時間を与
えられた後、出力信号１２となって出力する。
導体遅延線装置の駆動方法を実施するための半導体遅延
線装置の構成を示す。入力テレビジョン信号１１は、Ｃ
ＣＤ型半導体遅延線３に印加され、所定の遅延時間を与
えられた後、出力信号１２となって出力する。
【００１４】入力テレビジョン信号１１は、同時にカラ
ーバースト抽出回路１に印加され、テレビジョン信号か
らカラーバースト信号が抽出される。この間欠的基準信
号を、基準信号形成回路２において連続的な信号に変換
することにより、連続的基準信号が供給される。この連
続的基準信号を用いてＣＣＤ型半導体遅延線３を駆動す
る。
ーバースト抽出回路１に印加され、テレビジョン信号か
らカラーバースト信号が抽出される。この間欠的基準信
号を、基準信号形成回路２において連続的な信号に変換
することにより、連続的基準信号が供給される。この連
続的基準信号を用いてＣＣＤ型半導体遅延線３を駆動す
る。
【００１５】ＣＣＤ型半導体遅延線を駆動する基準信号
が、入力する信号自身から抽出されるため、外部より基
準信号を供給する必要がなくなる。この基準信号は、サ
ブキャリア信号とほぼ同等であり、適正な遅延特性が得
られる。
が、入力する信号自身から抽出されるため、外部より基
準信号を供給する必要がなくなる。この基準信号は、サ
ブキャリア信号とほぼ同等であり、適正な遅延特性が得
られる。
【００１６】図２は、本発明のより具体的な実施例によ
る半導体遅延線装置の構成を示す。入力信号１１は、Ｃ
ＣＤ型半導体遅延線１３に供給され、所定の遅延時間を
与えられた出力信号１２を発生する。ＣＣＤ型半導体遅
延線１３は、所定の周波数を有する基準信号５３によっ
て駆動されるが、その基準信号は以下のように形成され
る。
る半導体遅延線装置の構成を示す。入力信号１１は、Ｃ
ＣＤ型半導体遅延線１３に供給され、所定の遅延時間を
与えられた出力信号１２を発生する。ＣＣＤ型半導体遅
延線１３は、所定の周波数を有する基準信号５３によっ
て駆動されるが、その基準信号は以下のように形成され
る。
【００１７】入力信号１１は、ＣＣＤ型半導体遅延線１
３に供給されると共に、バッファ回路１５に供給され、
バッファ回路１５からコンパレータ１８の一方の端子、
サンプル／ホールド回路１７の入力端子および同期信号
検出器１６に印加される。この入力信号Ｖsig ３４は、
図４最上段に示すような波形を有する。
３に供給されると共に、バッファ回路１５に供給され、
バッファ回路１５からコンパレータ１８の一方の端子、
サンプル／ホールド回路１７の入力端子および同期信号
検出器１６に印加される。この入力信号Ｖsig ３４は、
図４最上段に示すような波形を有する。
【００１８】すなわち、１水平同期期間中の先頭部に水
平同期信号３５が配置され、続いてペデスタル３６、カ
ラーバースト３７が連続し、その後に映像信号３８が形
成されている。
平同期信号３５が配置され、続いてペデスタル３６、カ
ラーバースト３７が連続し、その後に映像信号３８が形
成されている。
【００１９】同期信号検出器１６は、水平同期信号３５
を検出し、図４第２段に示すような位相反転した信号−
Ｈsyn を発生する。この周期信号の立ち下がりを検出
し、図４第３段に示すようなサンプル／リセット信号４
２を形成する。
を検出し、図４第２段に示すような位相反転した信号−
Ｈsyn を発生する。この周期信号の立ち下がりを検出
し、図４第３段に示すようなサンプル／リセット信号４
２を形成する。
【００２０】このサンプル／リセット信号４２は、サン
プルアンドホールド回路１７に印加され、入力するテレ
ビジョン信号のペデスタル部３６のレベルをサンプル
し、ホールドする。このようにして、ペデスタル部のレ
ベルで決まる参照電圧Ｖref ４３（図４第４段参照）が
発生する。
プルアンドホールド回路１７に印加され、入力するテレ
ビジョン信号のペデスタル部３６のレベルをサンプル
し、ホールドする。このようにして、ペデスタル部のレ
ベルで決まる参照電圧Ｖref ４３（図４第４段参照）が
発生する。
【００２１】コンパレータ１８は、ペデスタル部をホー
ルドする参照電圧４３とテレビジョン信号３４とを入力
し、比較を行なってその大小関係から“０”、“１”に
変化する信号を発生する。カラーバースト信号３７は、
ペデスタル部３６を中立点とし、その上下に振動する正
弦波状の信号である。
ルドする参照電圧４３とテレビジョン信号３４とを入力
し、比較を行なってその大小関係から“０”、“１”に
変化する信号を発生する。カラーバースト信号３７は、
ペデスタル部３６を中立点とし、その上下に振動する正
弦波状の信号である。
【００２２】したがって、コンパレータ１８の出力は、
図４第５段目の波形に示すように、カラーバースト信号
３７と同一の周期を有する矩形状波形を有する。この矩
形状波形が、アンド回路２３および３ビットカウンタ２
１に印加される。
図４第５段目の波形に示すように、カラーバースト信号
３７と同一の周期を有する矩形状波形を有する。この矩
形状波形が、アンド回路２３および３ビットカウンタ２
１に印加される。
【００２３】３ビットカウンタ２１は、サンプル／リセ
ット信号４２によってリセットされ、コンパレータ出力
のパルス数をカウントし、第１パルスの入力後および第
７パルスの入力後に、それぞれ第１パルス信号４５、第
７パルス信号４６（図４第６段、第７段参照）を発生す
る。
ット信号４２によってリセットされ、コンパレータ出力
のパルス数をカウントし、第１パルスの入力後および第
７パルスの入力後に、それぞれ第１パルス信号４５、第
７パルス信号４６（図４第６段、第７段参照）を発生す
る。
【００２４】これらの信号はゲート発生器２２に供給さ
れ、ゲート発生器から第１パルス信号４５の立上部で立
ち上がり、第７パルス信号４６の立上部で立ち下がるゲ
ート信号４７（図４第８段参照）を発生させる。
れ、ゲート発生器から第１パルス信号４５の立上部で立
ち上がり、第７パルス信号４６の立上部で立ち下がるゲ
ート信号４７（図４第８段参照）を発生させる。
【００２５】アンド回路２３は、コンパレータ１８の出
力４４と、ゲート発生器２２が供給するゲート信号４７
が共に“１”の時、出力“１”を与え、その一方が
“０”となる時、出力“０”を与える。このようにし
て、図４第９段に示すような間欠的な基準信号ｆsc’４
８が形成される。
力４４と、ゲート発生器２２が供給するゲート信号４７
が共に“１”の時、出力“１”を与え、その一方が
“０”となる時、出力“０”を与える。このようにし
て、図４第９段に示すような間欠的な基準信号ｆsc’４
８が形成される。
【００２６】通常、カラーバースト信号３７は、サブキ
ャリアの８周期以上を含むが、図示の信号においては、
最初の信号と最後の信号を省き、６パルスの信号を形成
している。この間欠的な基準信号４８がＰＬＬ回路２５
に供給されている。
ャリアの８周期以上を含むが、図示の信号においては、
最初の信号と最後の信号を省き、６パルスの信号を形成
している。この間欠的な基準信号４８がＰＬＬ回路２５
に供給されている。
【００２７】ＰＬＬ回路２５は、位相検出器２６、ロー
パスフィルタ２７、電圧制御発振器２８を含み、間欠的
な基準信号ｆsc’から連続的な基準信号４ｆscを発生す
る。また、この出力信号４ｆscは、１／４分周器２９を
介して位相検出器２６に帰還されている。出力信号４ｆ
scは、１／４分周器によってその周波数が１／４にさ
れ、ｆsc４９となる。
パスフィルタ２７、電圧制御発振器２８を含み、間欠的
な基準信号ｆsc’から連続的な基準信号４ｆscを発生す
る。また、この出力信号４ｆscは、１／４分周器２９を
介して位相検出器２６に帰還されている。出力信号４ｆ
scは、１／４分周器によってその周波数が１／４にさ
れ、ｆsc４９となる。
【００２８】この位相検出器２６の構成を、図３に示
す。図３において、位相検出回路５６は、２つの入力信
号、すなわち基準信号ｆsc’と比較信号ｆscの位相を比
較する。なお、位相検出回路５６中には２つのノア回路
を含むゲート回路５７が含まれており、ゲート信号によ
って指定された期間内のみ位相比較を行なう。
す。図３において、位相検出回路５６は、２つの入力信
号、すなわち基準信号ｆsc’と比較信号ｆscの位相を比
較する。なお、位相検出回路５６中には２つのノア回路
を含むゲート回路５７が含まれており、ゲート信号によ
って指定された期間内のみ位相比較を行なう。
【００２９】すなわち、間欠的基準信号４８が存在する
間、ゲート信号４７は“１”であり、その反転信号は
“０”となる。この時、ゲート回路５７の２つのノア回
路は入力信号をそのまま反転して出力する。
間、ゲート信号４７は“１”であり、その反転信号は
“０”となる。この時、ゲート回路５７の２つのノア回
路は入力信号をそのまま反転して出力する。
【００３０】ゲート信号“０”となると、反転信号は
“１”となり、ノアゲートの出力は常に“１”となる。
この時、位相検出回路５６に接続された２つのＭＯＳト
ランジスタ５８、５９は、共にオフとなり、出力端子は
ハイインピーダンスの状態となる。
“１”となり、ノアゲートの出力は常に“１”となる。
この時、位相検出回路５６に接続された２つのＭＯＳト
ランジスタ５８、５９は、共にオフとなり、出力端子は
ハイインピーダンスの状態となる。
【００３１】図２に戻って、２つの入力信号に位相ずれ
が存在すると、位相検出器２６の出力信号ＰＤｏｕｔ
は、図４下から２段目の波形に示すように、位相差に応
じた出力信号５０を発生する。この位相検出器出力５０
は、ローパスフィルタ２７を介して、電圧制御発振器２
８の入力信号５１を形成する。すなわち、電圧制御発振
器２８の入力信号５１は、位相差に応じて変化する直流
電圧となる。
が存在すると、位相検出器２６の出力信号ＰＤｏｕｔ
は、図４下から２段目の波形に示すように、位相差に応
じた出力信号５０を発生する。この位相検出器出力５０
は、ローパスフィルタ２７を介して、電圧制御発振器２
８の入力信号５１を形成する。すなわち、電圧制御発振
器２８の入力信号５１は、位相差に応じて変化する直流
電圧となる。
【００３２】この電圧に応じて電圧制御発振器２８の発
振波形が変化し、基準信号に追随した位相の信号が形成
される。なお、図においては、基準信号ｆsc’の入力に
よって４倍の周波数を持つ信号４ｆscが発生するが、同
一周波数、２倍の周波数等、他の周波数を発生させるこ
ともできる。周波数を変更する時は、分周器２９もそれ
に合わせて変更する。
振波形が変化し、基準信号に追随した位相の信号が形成
される。なお、図においては、基準信号ｆsc’の入力に
よって４倍の周波数を持つ信号４ｆscが発生するが、同
一周波数、２倍の周波数等、他の周波数を発生させるこ
ともできる。周波数を変更する時は、分周器２９もそれ
に合わせて変更する。
【００３３】基準信号ｆsc’が存在しない期間において
は、位相検出器２６の出力端子はハイインピーダンスの
状態となり、電圧制御発振器２８はその前の状態に保持
される。したがって、基準信号の存在しない間は、同一
の位相を有する信号が連続して駆動パターン発生器３２
に供給される。
は、位相検出器２６の出力端子はハイインピーダンスの
状態となり、電圧制御発振器２８はその前の状態に保持
される。したがって、基準信号の存在しない間は、同一
の位相を有する信号が連続して駆動パターン発生器３２
に供給される。
【００３４】このようにして、テレビジョン信号からそ
の中に含まれる間欠的基準信号を抽出し、間欠的信号を
連続的信号に変換することによって、ＣＣＤ型半導体遅
延線を駆動する基準信号を形成することができる。この
ような構成によれば、外部より基準信号を供給する必要
なく、半導体遅延線を適正に駆動することが可能とな
る。
の中に含まれる間欠的基準信号を抽出し、間欠的信号を
連続的信号に変換することによって、ＣＣＤ型半導体遅
延線を駆動する基準信号を形成することができる。この
ような構成によれば、外部より基準信号を供給する必要
なく、半導体遅延線を適正に駆動することが可能とな
る。
【００３５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
外部より基準信号を供給する必要なく、連続的基準信号
を入力信号に基づいて形成し、ＣＣＤ型半導体遅延線を
駆動することができる。
外部より基準信号を供給する必要なく、連続的基準信号
を入力信号に基づいて形成し、ＣＣＤ型半導体遅延線を
駆動することができる。
【図１】本発明の実施例を示す。図１（Ａ）は半導体遅
延線装置の駆動方法を説明するための概略図、図１
（Ｂ）は半導体遅延線装置のブロック図である。
延線装置の駆動方法を説明するための概略図、図１
（Ｂ）は半導体遅延線装置のブロック図である。
【図２】本発明の実施例による半導体遅延線装置のブロ
ック図である。
ック図である。
【図３】図２の回路における位相検出器の構成をより詳
細に示す回路図である。
細に示す回路図である。
【図４】図２の回路の要部における信号波形を示すグラ
フである。
フである。
【図５】従来の技術による半導体遅延線の構成を示すブ
ロック図である。
ロック図である。
１ カラーバースト抽出回路 ２ 基準信号形成回路 ３ ＣＣＤ型半導体遅延線 １１ テレビジョン信号 １２ 出力信号 １３ ＣＣＤ型半導体遅延線 １５ バッファ １６ 同期信号検出器 １７ サンプル／ホールド回路 １８ コンパレータ ２１ ３ビットカウンタ ２２ ゲート発生器 ２３ アンド回路 ２５ ＰＬＬ回路 ２６ 位相検出器 ２７ ローパスフィルタ ２８ 電圧制御発振器 ２９ １／４分周器 ３２ 駆動パターン発生器 ３７ カラーバースト信号 ４８ 間欠的基準信号 ４９ 連続的基準信号
フロントページの続き (72)発明者 萩原 達也 宮城県黒川郡大和町松坂平１丁目６番地 富士フィルムマイクロデバイス株式会 社内 (56)参考文献 特開 昭51−115731（ＪＰ，Ａ) 特開 昭52−144229（ＪＰ，Ａ) 特開 昭54−155726（ＪＰ，Ａ) 特開 平３−82291（ＪＰ，Ａ) 特開 平４−35293（ＪＰ，Ａ) 実開 平３−61786（ＪＰ，Ｕ) 実開 昭53−156428（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/44 - 9/78
Claims (4)
- 【請求項１】 テレビジョン信号を入力し、カラーバー
スト信号から間欠的な基準信号を抽出するための手段
と、 ＰＬＬ回路を含み、前記間欠的な基準信号に基づき連続
的な出力基準信号を形成するための手段と、 前記連続的な出力基準信号に基づいて駆動され、前記テ
レビジョン信号を遅延させるためのＣＣＤ型半導体遅延
線とを含み、 前記間欠的な基準信号を抽出するための手段は、ペデス
タル部の信号レベルをホールドし、カラーバースト信号
のレベルとペデスタル部の信号レベルとを比較してそれ
らの信号レベルの差を前記カラーバースト信号と同一の
周期を有する矩形状波形として出力する手段を含み、 前記連続的な出力基準信号を形成するための手段は、前
記間欠的基準信号が存在する期間のうちの所定の期間に
おいては、前記ＰＬＬ回路に入力する前記間欠的基準信
号と前記ＰＬＬ回路から出力される矩形状の前記出力基
準信号の位相とを比較し、両者の位相差に応じて得られ
る信号に基づいて前記出力基準信号の位相を修正し、前
記所定の期間以外の期間においてはその前の前記所定の
期間における前記出力基準信号を出力する手段を含む半
導体遅延線装置。 - 【請求項２】 前記間欠的な基準信号を抽出するための
手段は、前記間欠的な矩形状波形の波形数をカウント
し、カウントに含められた最初の矩形状波形から最後の
矩形状波形までの立ち上がり時間又は最初の矩形状波形
から最後の矩形状波形までの立下り時間により前記所定
の期間を規定する手段を含む請求項１に記載の半導体遅
延線装置。 - 【請求項３】 テレビジョン信号を入力し、カラーバー
スト信号から間欠的な基準信号を抽出する第１工程と、 ＰＬＬ回路を用い、前記間欠的な基準信号に基づいて連
続的な出力基準信号を形成する第２工程と、 前記連続的な基準信号を用いてＣＣＤ型半導体遅延線を
駆動し、前記テレビジョン信号を遅延させる第３工程と
を含み、 前記第１工程は、ペデスタル部の信号レベルをホールド
し、カラーバースト信号のレベルとペデスタル部の信号
レベルとを比較してそれらの信号レベルの差を前記カラ
ーバースト信号と同一の周期を有する矩形状波形として
出力する工程を含み、 前記第２工程は、前記間欠的基準信号が存在する期間の
うちの所定の期間においては、前記ＰＬＬ回路に入力す
る前記間欠的基準信号と前記ＰＬＬ回路から出力される
矩形状の前記出力基準信号の位相とを比較し、両者の位
相差に応じて得られる信号に基づいて前記出力基準信号
の位相を修正し、前記所定の期間以外の期間においては
その前の前記所定の期間における前記出力基準信号を出
力する工程を含む半導体遅延線装置の駆動方法。 - 【請求項４】 前記第２工程は、前記矩形状波形の波形
数をカウントし、カウントに含められた最初の矩形状波
形から最後の矩形状波形までの立ち上がり時間又は最初
の矩形状波形から最後の矩形状波形までの立下り時間に
より前記所定の期間を規定する工程を含む請求項３に記
載の半導体遅延線装置の駆動方法。
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|---|---|---|---|
| JP23515691A JP3157554B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体遅延線装置とその駆動方法 |
| US07/939,739 US5463475A (en) | 1991-09-13 | 1992-09-02 | Semiconductor delay line driven by an input signal-derived reference signal |
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| JP23515691A JP3157554B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体遅延線装置とその駆動方法 |
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| JPH0576030A JPH0576030A (ja) | 1993-03-26 |
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| JP23515691A Expired - Lifetime JP3157554B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体遅延線装置とその駆動方法 |
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-
1992
- 1992-09-02 US US07/939,739 patent/US5463475A/en not_active Expired - Lifetime
Also Published As
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