JP3156865B2 - Method for forming semiconductor integrated circuit device - Google Patents
Method for forming semiconductor integrated circuit deviceInfo
- Publication number
- JP3156865B2 JP3156865B2 JP01930992A JP1930992A JP3156865B2 JP 3156865 B2 JP3156865 B2 JP 3156865B2 JP 01930992 A JP01930992 A JP 01930992A JP 1930992 A JP1930992 A JP 1930992A JP 3156865 B2 JP3156865 B2 JP 3156865B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- region
- impurity
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、電荷蓄積ゲート電極及び制御ゲート電極を
有する電界効果トランジスタを記憶素子とする不揮発性
記憶回路を備えた半導体集積回路装置に適用して有効な
技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device having a nonvolatile memory circuit using a field effect transistor having a charge storage gate electrode and a control gate electrode as a storage element. And effective technology.
【０００２】[0002]
【従来の技術】半導体記憶回路装置又は半導体集積回路
装置に搭載される電気的消去型不揮発性記憶回路（ＥＥ
ＰＲＯＭ:Ｅlectrically Ｅrasable Ｐrogrammable Ｒe
ad Ｏnly Ｍemory）として一括消去方式が採用される傾
向にある。一括消去方式が採用されるＥＥＰＲＯＭは、
１〔bit〕の情報を記憶する記憶素子が１個の電界効果
トランジスタで構成され、記憶素子の占有面積が小さい
ので、高集積化（大記憶容量化）に最適である。2. Description of the Related Art An electrically erasable nonvolatile memory circuit (EE) mounted on a semiconductor memory circuit device or a semiconductor integrated circuit device.
PROM: E lectrically E rasable P rogrammable R e
ad O nly M emory) as a collective erasing method tends to is adopted. EEPROMs employing the batch erase method are:
Since the storage element for storing 1 [bit] of information is constituted by one field effect transistor, and the area occupied by the storage element is small, it is optimal for high integration (large storage capacity).
【０００３】前記記憶素子である電界効果トランジスタ
は、電荷蓄積ゲート電極及び制御ゲート電極を有し、こ
の電荷蓄積ゲート電極及び制御ゲート電極のゲート長方
向の両側部の夫々にソース領域、ドレイン領域の夫々が
構成される。電荷蓄積ゲート電極は、通常、多結晶珪素
膜で形成される。制御ゲート電極は、ゲート幅方向にお
いて電荷蓄積ゲート電極の上部及び側部に沿って延在
し、ゲート幅方向においてワード線と電気的に接続され
かつ一体に構成される。このため、ゲート電極及びワー
ド線は、情報書込み動作、情報読出し動作の夫々におい
て記憶素子の選択速度を律則するので、ゲート電極材料
として抵抗値の小さい積層膜が採用される。この制御ゲ
ート電極及びワード線を形成する積層膜としては、例え
ば多結晶珪素膜及びその上部に多結晶珪素膜に比べて抵
抗値が小さいＷＳｉｘ膜を形成したもの（ポリサイド膜
と呼ばれる）が使用される。The field effect transistor as the storage element has a charge storage gate electrode and a control gate electrode, and a source region and a drain region are formed on both sides of the charge storage gate electrode and the control gate electrode in the gate length direction, respectively. Each is configured. The charge storage gate electrode is usually formed of a polycrystalline silicon film. The control gate electrode extends along the upper part and the side part of the charge storage gate electrode in the gate width direction, is electrically connected to the word line in the gate width direction, and is integrally formed. Therefore, the gate electrode and the word line determine the selection speed of the storage element in each of the information writing operation and the information reading operation, so that a laminated film having a small resistance value is adopted as the gate electrode material. As the laminated film for forming the control gate electrode and the word line, for example, a polycrystalline silicon film and a film on which a WSix film having a smaller resistance value than the polycrystalline silicon film is formed (called a polycide film) are used. You.
【０００４】前記ソース領域、ドレイン領域の夫々はｐ
型半導体基板の主面若しくはｐ型ウエル領域の主面に形
成されたｎ型半導体領域で形成される。ソース領域は、
ドレイン領域に比べて、ゲート電極端からゲート長方向
のチャネル形成領域側への拡散量（電荷蓄積ゲート電極
との重復面積）が大きく形成され、このソース領域と電
荷蓄積ゲート電極との重復領域はトンネル領域として構
成される。Each of the source region and the drain region is p
It is formed of an n-type semiconductor region formed on the main surface of the type semiconductor substrate or the main surface of the p-type well region. The source area is
Compared with the drain region, the diffusion amount (the overlapping area with the charge storage gate electrode) from the end of the gate electrode to the channel forming region side in the gate length direction is formed larger, and the overlapping area between the source region and the charge storage gate electrode is larger. It is configured as a tunnel area.
【０００５】前述の一括消去方式が採用されるＥＥＰＲ
ＯＭの記憶素子は以下の製造プロセスに基づき形成され
る。EEPR adopting the above-mentioned batch erasing method
The OM storage element is formed based on the following manufacturing process.
【０００６】まず、ｐ型半導体基板の主面上に電荷蓄積
ゲート電極形成膜、制御ゲート電極形成膜の夫々を順次
積層する。制御ゲート電極形成膜はＣＶＤ法で堆積され
た多結晶珪素膜及びスパッタ法又はＣＶＤ法で堆積され
たＷＳｉｘ膜の積層膜で形成される。First, a charge storage gate electrode forming film and a control gate electrode forming film are sequentially laminated on a main surface of a p-type semiconductor substrate. The control gate electrode formation film is formed of a laminated film of a polycrystalline silicon film deposited by a CVD method and a WSix film deposited by a sputtering method or a CVD method.
【０００７】次に、制御ゲート電極形成膜のＷＳｉｘ膜
に熱酸化処理を施し、このＷＳｉｘ膜の表面に酸化膜を
形成する。この酸化膜は、ソース領域、ドレイン領域の
夫々を形成するｎ型不純物特にＡｓがＷＳｉｘ膜中に導
入されることを抑え、積層膜の上層のＷＳｉｘ膜の剥が
れ等の不良を防止できる。Next, a thermal oxidation treatment is applied to the WSix film as the control gate electrode forming film, and an oxide film is formed on the surface of the WSix film. This oxide film suppresses the introduction of n-type impurities, particularly As, which form each of the source region and the drain region into the WSix film, and can prevent defects such as peeling of the WSix film as the upper layer of the stacked film.
【０００８】次に、前記制御ゲート電極形成膜、電荷蓄
積ゲート電極形成膜の夫々にパターンニングを施し、制
御ゲート電極、電荷蓄積ゲート電極の夫々を形成する。
この制御ゲート電極を形成する工程と同一工程において
ワード線が形成される。Next, the control gate electrode formation film and the charge storage gate electrode formation film are each patterned to form a control gate electrode and a charge storage gate electrode, respectively.
A word line is formed in the same step as the step of forming the control gate electrode.
【０００９】次に、熱酸化処理を施し、ｐ型半導体基板
のソース領域、ドレイン領域の夫々の形成領域の主面上
に不純物透過用酸化膜を形成する。この不純物透過用酸
化膜は、ソース領域、ドレイン領域の夫々を形成するｎ
型不純物を導入する際に発生するｐ型半導体基板の主面
の損傷、汚染物質の侵入等を防止できる。Next, a thermal oxidation process is performed to form an impurity transmitting oxide film on the main surface of each of the source and drain regions of the p-type semiconductor substrate. The impurity transmitting oxide film forms n and n regions forming the source region and the drain region, respectively.
It is possible to prevent damage to the main surface of the p-type semiconductor substrate, intrusion of contaminants, and the like, which occur when introducing a type impurity.
【００１０】次に、前記制御ゲート電極及び電荷蓄積ゲ
ート電極を不純物導入マスクの主体として使用し、ｐ型
半導体基板のソース領域、ドレイン領域の夫々の形成領
域の主面にイオン打込みでｎ型不純物例えばＡｓを導入
する。この後、前記制御ゲート電極及び電荷蓄積ゲート
電極、ドレイン領域を被覆するマスクの夫々を不純物導
入マスクの主体として使用し、ｐ型半導体基板のｐ型ソ
ース領域の形成領域にイオン打込みで拡散係数の大きい
ｎ型不純物例えばＰを導入する。このｎ型不純物は前記
不純物透過用酸化膜を通してｐ型半導体基板の主面に導
入される。Next, the control gate electrode and the charge storage gate electrode are used as main components of an impurity introduction mask, and ion implantation is performed on the main surfaces of the source region and the drain region of the p-type semiconductor substrate. For example, As is introduced. Thereafter, each of the masks covering the control gate electrode, the charge storage gate electrode, and the drain region is used as a main body of an impurity introduction mask, and the diffusion coefficient of the diffusion coefficient is ion-implanted into the formation region of the p-type source region of the p-type semiconductor substrate. A large n-type impurity such as P is introduced. This n-type impurity is introduced into the main surface of the p-type semiconductor substrate through the impurity transmitting oxide film.
【００１１】次に、熱拡散処理を施し、前記導入された
ｎ型不純物に引き伸し拡散を施し、ソース領域、ドレイ
ン領域の夫々を形成する。ソース領域は、ｎ型不純物と
して拡散係数が大きいＰが導入され、しかも比較的長時
間の熱拡散処理が行われるので、チャネル形成領域側へ
の拡散量が大きくなり、トンネル領域を形成する。Next, a thermal diffusion process is performed to extend and diffuse the introduced n-type impurity, thereby forming a source region and a drain region, respectively. In the source region, P having a large diffusion coefficient is introduced as an n-type impurity, and thermal diffusion is performed for a relatively long time, so that the diffusion amount to the channel forming region side increases, and a tunnel region is formed.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、前述の
一括消去方式を採用するＥＥＰＲＯＭは、以下の点につ
いての配慮がなされていない。However, in the EEPROM employing the above-described batch erasing method, no consideration is given to the following points.
【００１３】（１）前記一括消去方式を採用するＥＥＰ
ＲＯＭにおいて、記憶素子である電界効果トランジスタ
の制御ゲート電極は抵抗値を低減する目的で多結晶珪素
膜の上部にＷＳｉｘ膜を積層した積層膜で形成される。
この積層膜の上層のＷＳｉｘ膜は、その堆積後に、少な
くとも、ＷＳｉｘ膜の表面に酸化膜を形成する熱酸化処
理、不純物透過用酸化膜を形成する熱酸化処理等、複数
の酸化処理で酸化される。積層膜は、例えば下記文献に
おいても報告されているように、上層のＷＳｉｘ膜の段
差部での密度が小さく、酸化処理時に発生するＷＳｉｘ
膜のストレスにより、段差部においてＷＳｉｘ膜に異常
酸化が発生する。特に、一括消去方式を採用する不揮発
性記憶回路の記憶素子である電界効果トランジスタは、
電荷蓄積ゲート電極及び制御ゲート電極の２層ゲート構
造であり、電荷蓄積ゲート電極のゲート幅方向の端部に
この電荷蓄積ゲート電極の膜厚（及びその表面上のゲー
ト絶縁膜の膜厚も含む）に相当する段差部が形成される
ので、この段差部において、ワード線のＷＳｉｘ膜に異
常酸化が発生する。しかも、１本のワード線は複数個の
記憶素子に連結されており、１個の記憶素子毎に少なく
とも２個所の段差部が発生する。このため、ワード線の
ＷＳｉｘ膜の断面々積が段差部において著しく減少さ
れ、ワード線の抵抗値が増大するので、一括消去方式を
採用するＥＥＰＲＯＭの情報読出し動作速度が遅くな
る。また、前記ワード線のＷＳｉｘ膜が段差部において
断線するので、一括消去方式を採用するＥＥＰＲＯＭに
動作不良が生じる。なお、前述の積層膜の段差部での異
常酸化については、例えば、沖電気研究開発、第１３５
号、Ｖol.５４ Ｎo.３、第７９頁乃至第８４頁、「ＣＶ
Ｄ ＷＳix-Ｐolycide ゲート電極技術の開発」において
報告されている。(1) EEP adopting the batch erasing method
In a ROM, a control gate electrode of a field-effect transistor as a storage element is formed of a laminated film in which a WSix film is laminated on a polycrystalline silicon film for the purpose of reducing a resistance value.
The WSix film as the upper layer of the laminated film is oxidized after deposition by a plurality of oxidation processes such as a thermal oxidation process for forming an oxide film on the surface of the WSix film and a thermal oxidation process for forming an oxide film for transmitting impurities. You. As reported in the following document, for example, the stacked film has a low density at the step portion of the upper WSix film, and the WSix generated at the time of oxidation treatment is low.
Abnormal oxidation occurs in the WSix film at the step due to the stress of the film. In particular, a field-effect transistor, which is a storage element of a nonvolatile storage circuit that employs a batch erasing method,
It has a two-layer gate structure of a charge storage gate electrode and a control gate electrode. The thickness of the charge storage gate electrode (and the thickness of the gate insulating film on the surface thereof is included at the end of the charge storage gate electrode in the gate width direction). ) Is formed, and abnormal oxidation occurs in the WSix film of the word line at this step. Moreover, one word line is connected to a plurality of storage elements, and at least two steps are generated for each storage element. For this reason, the cross-sectional area of the WSix film of the word line is significantly reduced at the step portion, and the resistance value of the word line increases, so that the information reading operation speed of the EEPROM employing the batch erasing method is reduced. Further, since the WSix film of the word line is disconnected at the step, an operation failure occurs in the EEPROM employing the batch erasing method. The above-mentioned abnormal oxidation at the step portion of the laminated film is described in, for example, Oki Electric R & D, No. 135.
No. 54, No. 3, pp. 79-84, “CV
DWSix-Polycide Development of Gate Electrode Technology ".
【００１４】（２）前記一括消去方式を採用するＥＥＰ
ＲＯＭの製造プロセスにおいて、記憶素子である電界効
果トランジスタの制御ゲート電極及びワード線は、多結
晶珪素膜及びＷＳｉｘ膜で形成される積層膜を使用する
ので、前述のように、少なくとも積層膜のＷＳｉｘ膜の
表面に酸化膜を形成する工程が増加する。(2) EEP adopting the batch erasing method
In the manufacturing process of the ROM, the control gate electrode and the word line of the field-effect transistor as the storage element use a laminated film formed of a polycrystalline silicon film and a WSix film. Therefore, as described above, at least the WSix of the laminated film is used. The step of forming an oxide film on the surface of the film increases.
【００１５】本発明の目的は、以下のとおりである。The objects of the present invention are as follows.
【００１６】（１）電荷蓄積ゲート電極の上部及びゲー
ト幅方向の側壁に沿って高融点金属膜若しくは高融点金
属珪化膜を主体とする制御ゲート電極が形成される電界
効果トランジスタを記憶素子とする紫外線消去型又は電
気的消去型不揮発性記憶回路を備えた半導体集積回路装
置において、前記制御ゲート電極の高融点金属膜若しく
は高融点金属珪化膜の段差部分特に電荷蓄積ゲート電極
のゲート幅方向の端部での異常酸化を低減する技術を提
供する。(1) A storage element is a field effect transistor in which a control gate electrode mainly composed of a high melting point metal film or a high melting point metal silicide film is formed along the upper part of the charge storage gate electrode and the side wall in the gate width direction. In a semiconductor integrated circuit device provided with an ultraviolet erasing type or electrically erasing type non-volatile memory circuit, a step portion of a high melting point metal film or a high melting point metal silicide film of the control gate electrode, particularly an end of a charge storage gate electrode in a gate width direction. Provide technology to reduce abnormal oxidation in the part.
【００１７】（２）前記目的（１）を達成し、紫外線消
去型又は電気的消去型不揮発性記憶回路を備えた半導体
集積回路装置の動作速度の高速化を図る技術を提供す
る。(2) A technique for achieving the object (1) and increasing the operating speed of a semiconductor integrated circuit device having an ultraviolet erasing type or electrically erasing type non-volatile memory circuit is provided.
【００１８】（３）前記目的（１）を達成し、紫外線消
去型又は電気的消去型不揮発性記憶回路を備えた半導体
集積回路装置の動作不良を防止する技術を提供する。(3) A technique for achieving the object (1) and preventing a malfunction of a semiconductor integrated circuit device having an ultraviolet erasing type or electrically erasing type nonvolatile memory circuit is provided.
【００１９】（４）前記目的（１）を達成するととも
に、紫外線消去型又は電気的消去型不揮発性記憶回路を
備えた半導体集積回路装置の製造プロセスの工程数を削
減する技術を提供する。(4) A technique for achieving the object (1) and reducing the number of steps in the manufacturing process of a semiconductor integrated circuit device provided with an ultraviolet erasing type or electrically erasing type non-volatile memory circuit.
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００２１】[0021]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, typical ones will be briefly described as follows.
【００２２】（１）電荷蓄積ゲート電極の上部及びゲー
ト幅方向の側壁に沿って高融点金属膜若しくは高融点金
属珪化膜で形成される又は多結晶珪素膜上に高融点金属
膜若しくは高融点金属珪化膜が積層される制御ゲート電
極が形成され、この電荷蓄積ゲート電極及び制御ゲート
電極のゲート長方向の両側部の夫々にソース領域、ドレ
イン領域の夫々が形成される電界効果トランジスタを記
憶素子とする、紫外線消去型又は電気的消去型不揮発性
記憶回路を備えた半導体集積回路装置の形成方法におい
て、以下の工程（Ａ）乃至工程（Ｄ）を備える。（Ａ）
前記不揮発性記憶回路の記憶素子である電界効果トラン
ジスタの電荷蓄積ゲート電極及び制御ゲート電極を基板
上に形成するとともに、前記制御ゲート電極の高融点金
属膜若しくは高融点金属珪化膜の上部表面上に耐酸化用
マスクを堆積する工程、（Ｂ）前記工程（Ａ）で形成さ
れたマスクを耐酸化マスクとして使用し、酸化処理を施
し、前記基板上のソース領域、ドレイン領域の夫々の形
成領域に不純物透過用酸化膜を形成する工程、（Ｃ）前
記工程（Ａ）で形成されたマスクを使用し、前記基板の
ソース領域、ドレイン領域の夫々の形成領域に、前記工
程（Ｂ）で形成された不純物透過用酸化膜を通して所定
導電型不純物をイオン打込みで導入する工程、（Ｄ）熱
処理を施し、前記工程（Ｂ）で導入された所定導電型不
純物に引き伸し拡散を施し、ソース領域、ドレイン領域
の夫々を形成する工程。(1) A high melting point metal film or a high melting point metal silicide film is formed along the upper part of the charge storage gate electrode and the gate width direction, or a high melting point metal film or a high melting point metal is formed on the polycrystalline silicon film. A control gate electrode on which a silicide film is laminated is formed, and a field effect transistor in which a source region and a drain region are formed on both sides of the charge storage gate electrode and the control gate electrode in the gate length direction, respectively, is referred to as a storage element. The method for forming a semiconductor integrated circuit device provided with an ultraviolet erasing type or electrically erasing type non-volatile memory circuit includes the following steps (A) to (D). (A)
A charge storage gate electrode and a control gate electrode of a field effect transistor, which is a storage element of the nonvolatile storage circuit, are formed on a substrate, and a high melting point metal film or a high melting point metal silicide film of the control gate electrode is formed on the upper surface. A step of depositing an oxidation-resistant mask; (B) an oxidation treatment is performed using the mask formed in the step (A) as an oxidation-resistant mask to form a source region and a drain region on the substrate. Forming an impurity-transmitting oxide film; (C) using the mask formed in the step (A) to form the impurity-transmitting oxide film in each of the source and drain regions of the substrate in the step (B); Implanting a predetermined conductivity type impurity by ion implantation through the impurity transmitting oxide film, and (D) performing a heat treatment to expand and expand the predetermined conductivity type impurity introduced in the step (B). Alms to form a respective source region, a drain region.
【００２３】（２）前記手段（１）に記載される工程
（Ａ）の耐酸化用マスクを堆積する工程は、前記制御ゲ
ート電極の高融点金属膜若しくは高融点金属珪化膜の上
部表面、側壁及び前記基板上のソース領域、ドレイン領
域の夫々の形成領域に耐酸化用マスクを堆積する工程で
ある。(2) The step (A) of depositing the oxidation-resistant mask according to the means (1) may comprise the steps of: forming a high-melting metal film or a high-melting metal silicide film on the control gate electrode; And a step of depositing an oxidation-resistant mask in each of the source and drain regions on the substrate.
【００２４】（３）前記手段（１）又は手段（２）に記
載される工程（Ｄ）のソース領域、ドレイン領域の夫々
を形成する熱処理は、微量の酸素を含む雰囲気中で行わ
れる。(3) The heat treatment for forming the source region and the drain region in the step (D) described in the means (1) or (2) is performed in an atmosphere containing a trace amount of oxygen.
【００２５】（４）前記手段（３）に記載される電界効
果トランジスタは一括消去方式を採用する不揮発性記憶
回路の記憶素子として形成され、この記憶素子の電界効
果トランジスタは、工程（Ｄ）の前又後に微量の酸素を
含む雰囲気中で熱処理が行われ、ドレイン領域に比べて
ソース領域のチャネル形成領域への拡散量が大きくさ
れ、トンネル領域が形成される。(4) The field-effect transistor described in the means (3) is formed as a storage element of a nonvolatile storage circuit adopting a batch erasing method, and the field-effect transistor of the storage element is formed in the step (D). Before or after, heat treatment is performed in an atmosphere containing a small amount of oxygen, the amount of diffusion of the source region into the channel formation region is larger than that of the drain region, and a tunnel region is formed.
【００２６】[0026]
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （ａ）不揮発性記憶回路を備えた半導体集積回路装置の
形成方法において、前記工程（Ｂ）の不純物透過用酸化
膜を形成する際の酸化処理の際に、前記工程（Ａ）で堆
積されたマスクを耐酸化マスクとして使用し、記憶素子
である電界効果トランジスタの制御ゲート電極の高融点
金属膜若しくは高融点金属珪化膜の上部表面を被覆した
ので、この高融点金属膜若しくは高融点金属珪化膜の上
部表面の酸化、特に電荷蓄積ゲート電極のゲート幅方向
の端部の段差領域での異常酸化を低減できる。 （ｂ）不揮発性記憶回路を備えた半導体集積回路装置の
形成方法において、前記工程（Ｃ）のイオン打込みで所
定導電型不純物を導入する際に、前記工程（Ａ）で堆積
されたマスクを不純物導入マスクとして使用し、記憶素
子である電界効果トランジスタの制御ゲート電極の高融
点金属膜若しくは高融点金属珪化膜の上部表面を被覆し
たので、前記所定導電型不純物の高融点金属膜若しくは
高融点金属珪化膜への導入を低減し、この結果、高融点
金属膜若しくは高融点金属珪化膜の表面を酸化し酸化膜
を形成する工程を排除でき、この高融点金属膜若しくは
高融点金属珪化膜の上部表面の酸化、特に電荷蓄積ゲー
ト電極のゲート幅方向の端部の段差領域での異常酸化を
低減できる。 （ｃ）前記作用効果（ａ）、作用効果（ｂ）の夫々が得
られるので、記憶素子である電界効果トランジスタの制
御ゲート電極（又はワード線）は電荷蓄積ゲート電極の
ゲート幅方向の端部での断面々積の減少を抑えることが
でき（ワード線の抵抗値を小さくでき）、又断線不良を
低減できる。According to the above-mentioned means (1), the following effects can be obtained. (A) In the method for forming a semiconductor integrated circuit device provided with a nonvolatile memory circuit, in the oxidation treatment for forming the impurity transmitting oxide film in the step (B), the semiconductor device is deposited in the step (A). The mask was used as an oxidation-resistant mask to cover the upper surface of the refractory metal film or refractory metal silicide film of the control gate electrode of the field effect transistor, which is a memory element. , Particularly abnormal oxidation in the step region at the end in the gate width direction of the charge storage gate electrode can be reduced. (B) In the method of forming a semiconductor integrated circuit device provided with a nonvolatile memory circuit, when introducing a predetermined conductivity type impurity by ion implantation in the step (C), the mask deposited in the step (A) is subjected to an impurity. Since the upper surface of the refractory metal film or the refractory metal silicide film of the control gate electrode of the field effect transistor as the storage element was used as the introduction mask, the refractory metal film or refractory metal of the predetermined conductivity type impurity was coated. The introduction into the silicide film is reduced, and as a result, the step of oxidizing the surface of the refractory metal film or the refractory metal silicide film to form an oxide film can be eliminated. Oxidation of the surface, particularly abnormal oxidation in the step region at the end of the charge storage gate electrode in the gate width direction can be reduced. (C) Since each of the operation and effect (a) and the operation and effect (b) can be obtained, the control gate electrode (or word line) of the field effect transistor as the storage element is the end of the charge storage gate electrode in the gate width direction. Can be suppressed (the resistance value of the word line can be reduced), and the disconnection failure can be reduced.
【００２７】上述した手段（２）によれば、前記作用効
果（１）の他に、以下の作用効果が得られる。 （ａ）不揮発性記憶回路を備えた半導体集積回路装置の
形成方法において、前記耐酸化用マスクを堆積する工程
と同一工程で、基板上のソース領域、ドレイン領域の夫
々の形成領域に不純物透過用酸化膜に相当するマスクを
形成できるので、この不純物透過用酸化膜を形成する工
程（請求項１の工程（Ｃ））に相当する分、製造工程数
を低減できる。 （ｂ）不揮発性記憶回路を備えた半導体集積回路装置の
形成方法において、前記制御ゲート電極の高融点金属膜
若しくは高融点金属珪化膜の上部表面及び側面を耐酸化
用マスクで被覆したので、この高融点金属膜若しくは高
融点金属珪化膜の上部表面の酸化、特に電荷蓄積ゲート
電極のゲート幅方向の端部の段差領域での異常酸化をよ
り低減できる。 上述した手段（３）によれば、前記工程（Ｄ）の熱処理
の雰囲気中に微量の酸素を含むことで、所定導電型不純
物の拡散係数を大きくできるとともに、この所定導電型
不純物の拡散係数を大きくしても、予じめ工程（Ａ）で
耐酸化用マスクを形成してあるので、制御ゲート電極の
高融点金属膜若しくは高融点金属珪化膜の上部表面の酸
化、特に電荷蓄積ゲート電極のゲート幅方向の端部の段
差領域での異常酸化が抑えられる。According to the above means (2), the following operation and effect can be obtained in addition to the operation and effect (1). (A) In a method of forming a semiconductor integrated circuit device having a nonvolatile memory circuit, the same step as the step of depositing the oxidation-resistant mask is performed, and the formation of the impurity-permeable mask is performed in each of the source and drain regions on the substrate. Since a mask corresponding to the oxide film can be formed, the number of manufacturing steps can be reduced by the amount corresponding to the step of forming the impurity transmitting oxide film (step (C) of claim 1). (B) In the method for forming a semiconductor integrated circuit device provided with a nonvolatile memory circuit, the upper surface and side surfaces of the refractory metal film or refractory metal silicide film of the control gate electrode are covered with an oxidation resistant mask. Oxidation of the upper surface of the refractory metal film or refractory metal silicide film, particularly abnormal oxidation in the step region at the end of the charge storage gate electrode in the gate width direction can be further reduced. According to the above means (3), the diffusion coefficient of the predetermined conductivity type impurity can be increased by including a small amount of oxygen in the atmosphere of the heat treatment in the step (D), and the diffusion coefficient of the predetermined conductivity type impurity can be increased. Even if the size is large, since the oxidation-resistant mask is formed in advance in the step (A), the oxidation of the upper surface of the refractory metal film or the refractory metal silicide film of the control gate electrode, especially the charge storage gate electrode Abnormal oxidation in the step region at the end in the gate width direction is suppressed.
【００２８】上述した手段（４）によれば、前記一括消
去型不揮発性記憶回路の記憶素子である電界効果トラン
ジスタのソース領域は、トンネル領域を形成する分、長
時間の熱処理が行われるが、この長時間の熱処理が行わ
れても、予じめ工程（Ａ）で耐酸化用マスクを形成して
あるので、制御ゲート電極の高融点金属膜若しくは高融
点金属珪化膜の上部表面の酸化、特に電荷蓄積ゲート電
極のゲート幅方向の端部の段差領域での異常酸化が抑え
られる。According to the above means (4), the source region of the field effect transistor, which is the storage element of the batch erasing nonvolatile memory circuit, is subjected to a long-time heat treatment for forming the tunnel region. Even if the heat treatment is performed for a long time, since the oxidation resistant mask is formed in the preliminary step (A), the oxidation of the upper surface of the refractory metal film or the refractory metal silicide film of the control gate electrode is prevented. In particular, abnormal oxidation in the step region at the end of the charge storage gate electrode in the gate width direction can be suppressed.
【００２９】以下、本発明の構成について、一括消去方
式を採用するＥＥＰＲＯＭを備えた半導体集積回路装置
に本発明を適用した一実施例とともに説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a semiconductor integrated circuit device provided with an EEPROM employing a batch erasing method.
【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the drawings for explaining the embodiments, parts having identical functions are given same symbols and their repeated explanation is omitted.
【００３１】[0031]
【実施例】本発明の一実施例である半導体集積回路装置
に搭載された一括消去方式を採用するＥＥＰＲＯＭの構
成を図１に示す。図１中、（Ａ）は左側にＥＥＰＲＯＭ
の記憶素子をゲート長方向で切断した断面、中央に周辺
回路の高耐圧素子の断面、右側に周辺回路の低耐圧素子
の断面の夫々を示す。（Ｂ）は前記記憶素子をゲート幅
方向で切断した断面を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows the structure of an EEPROM adopting a batch erasing method mounted on a semiconductor integrated circuit device according to an embodiment of the present invention. In FIG. 1, (A) is an EEPROM on the left side.
, The cross section of the high withstand voltage element of the peripheral circuit is shown in the center, and the cross section of the low withstand voltage element of the peripheral circuit is shown on the right side. (B) shows a cross section of the storage element cut in the gate width direction.
【００３２】図１（Ａ）、図１（Ｂ）の夫々に示すよう
に、一括消去方式を採用するＥＥＰＲＯＭを搭載する半
導体集積回路装置はｐ- 型半導体基板１を主体に構成さ
れる。このｐ- 型半導体基板１は、ｎチャネル導電型電
界効果トランジスタを形成する領域にｐ型ウエル領域
２、ｐチャネル導電型電界効果トランジスタを形成する
領域にｎ型ウエル領域（図示しない）の夫々が構成され
る。As shown in FIGS. 1A and 1B, a semiconductor integrated circuit device equipped with an EEPROM adopting a batch erasing method is mainly composed of a p.sup.- type semiconductor substrate 1. FIG. In the p @-type semiconductor substrate 1, a p-type well region 2 is formed in a region for forming an n-channel conductive field effect transistor, and an n-type well region (not shown) is formed in a region for forming a p-channel conductive type field effect transistor. Be composed.
【００３３】記憶素子ＱM は、図１（Ａ）の左側及び図
１（Ｂ）に示すように、素子分離領域で周囲を規定され
た領域内においてｐ型ウエル領域２の主面に構成され、
ｎチャネル導電型電界効果トランジスタで構成される。
素子分離領域はｐ型ウエル領域２の主面上に形成された
フィールド絶縁膜（酸化珪素膜）３及びｐ型チャネルス
トッパ領域４を主体として構成される。As shown in the left side of FIG. 1A and FIG. 1B, the memory element Q M is formed on the main surface of the p-type well region 2 in a region defined by the element isolation region. ,
It is composed of an n-channel conductivity type field effect transistor.
The element isolation region mainly includes a field insulating film (silicon oxide film) 3 and a p-type channel stopper region 4 formed on the main surface of the p-type well region 2.
【００３４】記憶素子ＱM つまり電界効果トランジスタ
は、チャネル形成領域（ｐ型ウエル領域２）、ゲート絶
縁膜（トンネル酸化膜）６、ゲート絶縁膜８、電荷蓄積
ゲート電極７、制御ゲート電極１０、ソース領域である
ｎ+ 型半導体領域１４、ドレイン領域であるｎ+ 型半導
体領域１３及びトンネル領域を主体に構成される。The memory element Q M clogging field effect transistor, a channel formation region (p-type well region 2), a gate insulating film (tunnel oxide film) 6, a gate insulating film 8, a charge storage gate electrode 7, the control gate electrode 10, It is mainly composed of an n + type semiconductor region 14 as a source region, an n + type semiconductor region 13 as a drain region, and a tunnel region.
【００３５】前記電荷蓄積ゲート電極７はゲート絶縁膜
６の上部に形成され、電荷蓄積ゲート電極７のゲート幅
方向の一端、他端の夫々は図１（Ｂ）に示すようにフィ
ールド絶縁膜３の上部にかけて延在する。電荷蓄積ゲー
ト電極７は、一括消去方式のＥＥＰＲＯＭの製造プロセ
スにおいて、第１層目ゲート材形成工程で形成され、例
えば多結晶珪素膜で形成される。The charge storage gate electrode 7 is formed on the gate insulating film 6. One end and the other end of the charge storage gate electrode 7 in the gate width direction are respectively formed on the field insulating film 3 as shown in FIG. Extending over the top of The charge storage gate electrode 7 is formed in the first-layer gate material forming step in the process of manufacturing the EEPROM of the batch erasing method, and is formed of, for example, a polycrystalline silicon film.
【００３６】制御ゲート電極１０はゲート絶縁膜８を介
在して電荷蓄積ゲート電極７の上部に形成される。制御
ゲート電極１０のゲート幅方向の一端、他端の夫々は、
図１（Ｂ）に示すように、ワード線１０ＷＬと電気的に
接続されかつ一体に構成される。ワード線１０ＷＬは、
電荷蓄積ゲート電極７のゲート幅方向の一端、他端の夫
々の側面に沿って、つまり電荷蓄積ゲート電極７を有す
る電界効果トランジスタの２層ゲート電極構造に特有な
電荷蓄積ゲート電極７の端部の段差に沿って延在する。
制御ゲート電極１０、ワード線１０ＷＬの夫々は、製造
プロセスにおいて、第２層目ゲート材形成工程で形成さ
れ、例えば多結晶珪素膜１０Ａ及びその上部にＷＳｉｘ
膜１０Ｂを積層した積層膜（polycide膜）で形成され
る。この積層膜は、他に多結晶珪素膜の上部にＭｏＳｉ
ｘ膜、ＴａＳｉｘ膜、ＴｉＳｉｘ膜等の高融点金属珪化
膜を積層した積層膜、又は多結晶珪素膜の上部にＷ膜、
Ｍｏ膜、Ｔａ膜、Ｔｉ膜等の高融点金属膜を積層した積
層膜に変えてもよい。さらに、積層膜は前記高融点金属
珪化膜又は高融点金属膜の単層膜に変えてもよい。The control gate electrode 10 is formed above the charge storage gate electrode 7 with the gate insulating film 8 interposed. Each of one end and the other end of the control gate electrode 10 in the gate width direction is
As shown in FIG. 1B, the word line 10WL is electrically connected to and integrally formed with the word line 10WL. Word line 10WL is
One end of the charge storage gate electrode 7 along one side and the other end in the gate width direction of the charge storage gate electrode 7, that is, an end of the charge storage gate electrode 7 unique to the two-layer gate electrode structure of the field effect transistor having the charge storage gate electrode 7. Extend along the step of
Each of the control gate electrode 10 and the word line 10WL is formed in the second-layer gate material forming step in the manufacturing process, and for example, the polysilicon film 10A and the WSix
It is formed of a laminated film (polycide film) in which the films 10B are laminated. This laminated film is formed by adding MoSi on the polycrystalline silicon film.
an X film, a TaSix film, a laminated film in which a refractory metal silicide film such as a TiSix film is laminated, or a W film on the polycrystalline silicon film,
The film may be changed to a laminated film in which a high melting point metal film such as a Mo film, a Ta film, and a Ti film is laminated. Further, the laminated film may be changed to a single layer film of the high melting point metal silicide film or the high melting point metal film.
【００３７】前記制御ゲート電極１０、電荷蓄積ゲート
電極７の夫々は、後述する耐酸化用マスク（１１）とと
もに、同一のエッチングマスクを使用した異方性エッチ
ングでパターンニングされ、所謂重ね切りされる。Each of the control gate electrode 10 and the charge storage gate electrode 7 is patterned by anisotropic etching using the same etching mask together with an oxidation-resistant mask (11) to be described later, and is so-called overlap-cut. .
【００３８】前記ソース領域であるｎ+ 型半導体領域１
４、ドレイン領域であるｎ+ 型半導体領域１３の夫々
は、電荷蓄積ゲート電極７及び制御ゲート電極１０のゲ
ート長方向の両側部の夫々において、ｐ型ウエル領域２
の主面部に形成され、電荷蓄積ゲート電極７及び制御ゲ
ート電極１０に対して自己整合で形成される。ソース領
域であるｎ+ 型半導体領域１４は、ドレイン領域である
ｎ+ 型半導体領域８に比べて、チャネル形成領域側への
拡散量（接合深さ）が大きく形成される。ｎ+ 型半導体
領域１４のチャネル形成領域側、電荷蓄積ゲート電極７
の夫々の重復する部分はトンネル領域を構成する。N + type semiconductor region 1 as the source region
4. Each of the n @ + -type semiconductor regions 13, which are drain regions, has a p-type well region 2 on each side of the charge storage gate electrode 7 and the control gate electrode 10 in the gate length direction.
And is formed in self-alignment with the charge storage gate electrode 7 and the control gate electrode 10. The n + type semiconductor region 14 as the source region has a larger diffusion amount (junction depth) toward the channel formation region than the n + type semiconductor region 8 as the drain region. The charge storage gate electrode 7 on the channel forming region side of the n + type semiconductor region 14
Each of the overlapping portions constitutes a tunnel region.
【００３９】この記憶素子ＱM である電界効果トランジ
スタのドレイン領域であるｎ+ 型半導体領域１３は層間
絶縁膜１８に形成された接続孔１９を通してデータ線
（ＤＬ）２０に接続される。データ線２０は、製造プロ
セスにおける第１層目配線材形成工程において形成さ
れ、例えばアルミニウム膜、アルミニウム合金膜のいず
れかを主体として形成される。アルミニウム合金膜はマ
イグレーション耐性を向上するＣｕ、アロイスパイク耐
性を向上するＳｉの少なくともいずれかが添加されたア
ルミニウム膜である。データ線２０の上層には最終保護
膜２１が形成される。The n + type semiconductor region 13 which is the drain region of the field effect transistor as the storage element Q M is connected to the data line (DL) 20 through the connection hole 19 formed in the interlayer insulating film 18. The data line 20 is formed in the first layer wiring material forming step in the manufacturing process, and is formed mainly of, for example, one of an aluminum film and an aluminum alloy film. The aluminum alloy film is an aluminum film to which at least one of Cu for improving migration resistance and Si for improving alloy spike resistance is added. A final protective film 21 is formed on the data line 20.
【００４０】前記記憶素子ＱM である電界効果トランジ
スタの制御ゲート電極１０、ワード線１０ＷＬの夫々の
ＷＳｉｘ膜１０Ｂの上部表面上には少なくとも耐酸化用
として使用できるマスク１１が形成される。このマスク
１１は、前述のように、ＷＳｉｘ膜１０Ｂの上部表面、
特に電荷蓄積ゲート電極７のゲート幅方向の端部の段差
領域の表面を被覆し、この領域での異常酸化を低減でき
る。また、マスク１１は、ＷＳｉｘ膜１０Ｂ中に比較的
原子量が大きい元素例えばソース領域又はドレイン領域
を形成するｎ型不純物（例えばＡｓ）がイオン打込みで
導入されることに起因するＷＳｉｘ膜１０Ｂの剥がれを
防止できる。マスク１１は、ＷＳｉｘ膜１０Ｂに酸化処
理を施すことがない、例えばＣＶＤ法で堆積した酸化珪
素膜で形成され、５０〜２００〔ｎｍ〕程度の膜厚で形
成される。また、マスク１１は、スパッタ法で堆積した
酸化珪素膜、ＣＶＤ法で堆積した窒化珪素膜、スパッタ
法で堆積した窒化珪素膜のいずれで形成してもよい。[0040] The memory element Q field effect transistor control gate electrode 10 of a M, the mask 11 on the top surface of the WSix film 10B of the respective word lines 10WL is usable for the at least oxidation is formed. As described above, this mask 11 is formed on the upper surface of the WSix film 10B,
In particular, the surface of the step region at the end of the charge storage gate electrode 7 in the gate width direction is covered, and abnormal oxidation in this region can be reduced. Also, the mask 11 prevents the WSix film 10B from peeling off due to ion implantation of an element having a relatively large atomic weight, for example, an n-type impurity (eg, As) forming a source region or a drain region in the WSix film 10B. Can be prevented. The mask 11 is formed of, for example, a silicon oxide film deposited by a CVD method without performing an oxidation process on the WSix film 10B, and has a thickness of about 50 to 200 [nm]. The mask 11 may be formed of any of a silicon oxide film deposited by a sputtering method, a silicon nitride film deposited by a CVD method, and a silicon nitride film deposited by a sputtering method.
【００４１】さらに、前記記憶素子ＱM である電界効果
トランジスタの制御ゲート電極１０、ワード線１０ＷＬ
の夫々のＷＳｉｘ膜１０Ｂの上部表面上にマスク１１を
介在した領域、ソース領域上、ドレイン領域上の夫々に
不純物透過用マスク１２が形成される。この不純物透過
用マスク１２は、ソース領域、ドレイン領域の夫々を形
成するｎ型不純物をイオン打込みで導入する際に発生す
るｐ型ウエル領域２の主面の損傷を低減し、又ｐ型ウエ
ル領域２中への汚染物質の侵入を防止できる。さらに、
この不純物透過用マスク１２は、制御ゲート電極１０の
ＷＳｉｘ膜１０Ｂの側面（及び上部表面）を被覆し、耐
酸化用マスクとしても使用される。不純物透過用マスク
１２は、例えばＣＶＤ法で堆積した酸化珪素膜で形成さ
れ、１０〜５０〔ｎｍ〕程度の膜厚で形成される。ま
た、不純物透過用マスク１２は、前記マスク１１と同様
に、スパッタ法で堆積した酸化珪素膜、ＣＶＤ法で堆積
した窒化珪素膜、スパッタ法で堆積した窒化珪素膜のい
ずれで形成してもよい。[0041] Further, the control gate electrode 10 of the field effect transistor is the memory element Q M, word lines 10WL
On the upper surface of each WSix film 10B, an impurity transmitting mask 12 is formed in each of the region with the mask 11 interposed, the source region, and the drain region. The impurity transmitting mask 12 reduces damage to the main surface of the p-type well region 2 caused when ion-implanting n-type impurities for forming the source region and the drain region, respectively. 2 can be prevented from entering the contaminants. further,
The impurity transmission mask 12 covers the side surface (and the upper surface) of the WSix film 10B of the control gate electrode 10, and is also used as an oxidation-resistant mask. The impurity transmitting mask 12 is formed of, for example, a silicon oxide film deposited by a CVD method and has a thickness of about 10 to 50 [nm]. Further, similarly to the mask 11, the impurity transmitting mask 12 may be formed of any of a silicon oxide film deposited by a sputtering method, a silicon nitride film deposited by a CVD method, and a silicon nitride film deposited by a sputtering method. .
【００４２】一括消去方式を採用するＥＥＰＲＯＭの周
辺回路の高耐圧素子ＱH は、素子分離領域で周囲を規定
された領域においてｐ型ウエル領域２の主面に構成さ
れ、ｎチャネル導電型電界効果トランジスタで構成され
る。この高耐圧素子ＱH である電界効果トランジスタ
は、チャネル形成領域（ｐ型ウエル領域２）、ゲート絶
縁膜５、ゲート電極７、ソース領域及びドレイン領域を
主体に構成される。ゲート電極７は、これに限定されな
いが、記憶素子ＱM である電界効果トランジスタの電荷
蓄積ゲート電極７と同一製造工程で形成される。ソース
領域、ドレイン領域の夫々は低い不純物濃度のｎ型半導
体領域１５及び高い不純物濃度のｎ+ 型半導体領域１７
で構成される。つまり、高耐圧素子ＱH である電界効果
トランジスタはＬＤＤ（Ｌightly Ｄoped Ｄrain）構造
で構成される。前記ゲート電極７のゲート長方向の側壁
にはサイドウォールスペーサ１６が形成される。The high withstand voltage element Q H of the peripheral circuit of the EEPROM employing the batch erasing method is formed on the main surface of the p-type well region 2 in a region defined by the element isolation region and has an n-channel conductivity type field effect. It is composed of transistors. The field effect transistor is a high-voltage element Q H, a channel formation region (p-type well region 2), the gate insulating film 5, the gate electrode 7, and the main source and drain regions. The gate electrode 7 is not limited thereto, are formed in the same manufacturing process as the charge storage gate electrode 7 of a field effect transistor is a storage element Q M. Each of the source region and the drain region has a low impurity concentration n-type semiconductor region 15 and a high impurity concentration n + type semiconductor region 17.
It consists of. In other words, the field effect transistor is a high-voltage element Q H is composed of LDD (L ightly D oped D rain ) structure. A sidewall spacer 16 is formed on a side wall of the gate electrode 7 in the gate length direction.
【００４３】周辺回路の低耐圧素子ＱL は、素子分離領
域で周囲を規定された領域においてｐ型ウエル領域２の
主面に構成され、ｎチャネル導電型電界効果トランジス
タで構成される。この低耐圧素子ＱL である電界効果ト
ランジスタは、チャネル形成領域（ｐ型ウエル領域
２）、ゲート絶縁膜９、ゲート電極１０、ソース領域及
びドレイン領域を主体に構成される。ゲート電極１０
は、これに限定されないが、記憶素子ＱM である電界効
果トランジスタの制御ゲート電極１０と同一製造工程で
形成される。ソース領域、ドレイン領域の夫々は低い不
純物濃度のｎ型半導体領域１５及び高い不純物濃度のｎ
+ 型半導体領域１７で構成される。つまり、低耐圧素子
ＱL である電界効果トランジスタはＬＤＤ構造で構成さ
れる。The low voltage element Q L of the peripheral circuit is configured on the main surface of the p-type well region 2 in the region defined around the element isolation region, formed of an n-channel conductivity type field effect transistor. The field effect transistor is a low breakdown voltage element Q L, a channel formation region (p-type well region 2), the gate insulating film 9, a gate electrode 10, composed mainly of a source region and a drain region. Gate electrode 10
Include, but are not limited to, are formed in the same manufacturing process as the control gate electrode 10 of the field effect transistor is a storage element Q M. Each of the source region and the drain region has an n-type semiconductor region 15 having a low impurity concentration and an n-type semiconductor region 15 having a high impurity concentration.
It is composed of a + type semiconductor region 17. In other words, the field effect transistor is a low breakdown voltage element Q L is composed of the LDD structure.
【００４４】次に、前述の一括消去方式を採用するＥＥ
ＰＲＯＭを備えた半導体集積回路装置の形成方法につい
て、図２乃至図１１（製造プロセスの各工程毎に示す要
部断面図）を使用し、簡単に説明する。Next, the EE adopting the above-described batch erasing method will be described.
A method for forming a semiconductor integrated circuit device provided with a PROM will be briefly described with reference to FIGS. 2 to 11 (cross-sectional views showing main parts in each step of a manufacturing process).
【００４５】まず、ｐ- 型半導体基板１の主面にｐ型ウ
エル領域２、ｎ型ウエル領域の夫々を形成する。この
後、ｐ型ウエル領域２の非活性領域の主面にフィールド
絶縁膜３及びｐ型チャネルストッパ領域４を形成すると
ともに、図示しないが、ｎ型ウエル領域の非活性領域の
主面にフィールド絶縁膜３を形成する。以下、ｎ型ウエ
ル領域においての電界効果トランジスタの形成方法は省
略する。First, a p-type well region 2 and an n-type well region are respectively formed on the main surface of a p − type semiconductor substrate 1. Thereafter, a field insulating film 3 and a p-type channel stopper region 4 are formed on the main surface of the non-active region of the p-type well region 2, and a field insulating film (not shown) is formed on the main surface of the non-active region of the n-type well region. The film 3 is formed. Hereinafter, the method of forming the field effect transistor in the n-type well region will be omitted.
【００４６】次に、図２に示すように、ｐ型ウエル領域
２の活性領域の主面上にゲート絶縁膜５を形成する。ゲ
ート絶縁膜５は、高耐圧特性を確保するために、例えば
熱酸化法で形成された酸化珪素膜を使用し、この酸化珪
素膜は２０〜５０〔ｎｍ〕程度の膜厚で形成される。Next, as shown in FIG. 2, a gate insulating film 5 is formed on the main surface of the active region of the p-type well region 2. The gate insulating film 5 uses, for example, a silicon oxide film formed by a thermal oxidation method in order to secure high withstand voltage characteristics, and the silicon oxide film is formed with a thickness of about 20 to 50 [nm].
【００４７】次に、記憶素子ＱM の形成領域において、
ゲート絶縁膜５を除去し、図３に示すように、ゲート絶
縁膜５が除去された領域に新たにゲート絶縁膜６を形成
する。ゲート絶縁膜６は、トンネル酸化膜として使用さ
れるので、例えば約８００〔℃〕で酸化される酸化珪素
膜を使用し、例えば８〜１２〔ｎｍ〕程度の膜厚で形成
される。Next, in the area where the storage element Q M is formed,
The gate insulating film 5 is removed, and as shown in FIG. 3, a new gate insulating film 6 is formed in a region where the gate insulating film 5 has been removed. Since the gate insulating film 6 is used as a tunnel oxide film, for example, a silicon oxide film oxidized at about 800 ° C. is used, and is formed to a thickness of, for example, about 8 to 12 nm.
【００４８】次に、図４に示すように、記憶素子ＱM の
形成領域においてゲート絶縁膜６の上部に電荷蓄積ゲー
ト電極７Ａ、高耐圧素子ＱH の形成領域においてゲート
絶縁膜５の上部にゲート電極７の夫々を形成する。記憶
素子ＱM の形成領域に形成された電荷蓄積ゲート電極７
Ａは、この工程において、ゲート幅寸法が確定され、ゲ
ート長寸法は未確定の状態にある。電荷蓄積ゲート電極
７Ａ、ゲート電極７の夫々は、前述のように、ＣＶＤ法
で堆積された多結晶珪素膜で形成され、例えば１００〜
２００〔ｎｍ〕程度の膜厚で形成される。Next, as shown in FIG. 4, the memory element Q M charge storage gate electrode 7A on the gate insulating film 6 in a region of the upper portion of the gate insulating film 5 in a region of the high-voltage element Q H Each of the gate electrodes 7 is formed. Charge storage gate electrode 7 formed in the formation region of storage element Q M
In A, the gate width dimension is determined and the gate length dimension is undetermined in this step. Each of the charge storage gate electrode 7A and the gate electrode 7 is formed of a polycrystalline silicon film deposited by the CVD method as described above.
It is formed with a thickness of about 200 [nm].
【００４９】次に、図５に示すように、記憶素子ＱM の
形成領域の電荷蓄積ゲート電極７Ａの上部表面上を含む
基板全面にゲート絶縁膜８を形成する。この構造に限定
されないが、ゲート絶縁膜８は、電荷蓄積ゲート電極７
Ａの表面を酸化した酸化珪素膜８Ａ、ＣＶＤ法若しくは
スパッタ法で堆積された窒化珪素膜８Ｂ、この窒化珪素
膜８Ｂを酸化した酸化珪素膜８Ｃの夫々を順次積層した
積層膜で形成される。このゲート絶縁膜８は、酸化珪素
膜に換算した場合、１５〜４０〔ｎｍ〕程度の膜厚で形
成される。Next, as shown in FIG. 5, a gate insulating film 8 on the entire surface of the substrate including a top upper surface of the storage element Q M charge storage gate electrode 7A of the formation region of. Although not limited to this structure, the gate insulating film 8 is
A silicon oxide film 8A in which the surface of A is oxidized, a silicon nitride film 8B deposited by a CVD method or a sputtering method, and a silicon oxide film 8C in which the silicon nitride film 8B is oxidized are sequentially laminated to form a laminated film. The gate insulating film 8 is formed to have a thickness of about 15 to 40 [nm] in terms of a silicon oxide film.
【００５０】次に、前記ゲート絶縁膜８のうち、記憶素
子ＱM の形成領域のゲート絶縁膜８は残し、それ以外の
ゲート絶縁膜８を除去する。この後、図６に示すよう
に、低耐圧素子ＱL の形成領域において、ｐ型ウエル領
域２の活性領域の主面上にゲート絶縁膜９を形成する。
このゲート絶縁膜９は、熱酸化法で酸化した酸化珪素膜
で形成され、１０〜３０〔ｎｍ〕程度の膜厚で形成され
る。Next, among the gate insulating film 8, the gate insulating film 8 forming region of the memory element Q M leaves, removes the gate insulating film 8 otherwise. Thereafter, as shown in FIG. 6, in the formation region of the low voltage element Q L, a gate insulating film 9 on the main surface of the active region of the p-type well region 2.
The gate insulating film 9 is formed of a silicon oxide film oxidized by a thermal oxidation method and has a thickness of about 10 to 30 [nm].
【００５１】次に、記憶素子ＱM の形成領域のゲート絶
縁膜８の表面上、低耐圧素子ＱL の形成領域のゲート絶
縁膜９の表面上の夫々を含む基板全面上に多結晶珪素膜
１０Ａ、ＷＳｉｘ膜１０Ｂ、マスク１１の夫々を順次積
層する。多結晶珪素膜は、例えばＣＶＤ法で堆積され、
１００〜２００〔ｎｍ〕程度の膜厚で形成される。ＷＳ
ｉｘ膜１０Ｂは、例えばＣＶＤ法又はスパッタ法で堆積
され、１００〜２００〔ｎｍ〕程度の膜厚で形成され
る。マスク１１は前述の条件下で形成される。このマス
ク１１を形成することにより、ＷＳｉｘ膜１０Ｂの表面
に酸化処理で酸化膜を形成する工程が廃止できる。Next, on the surface of the gate insulating film 8 forming region of the memory element Q M, polycrystalline silicon film on the entire surface of the substrate including the respective surface of the gate insulating film 9 forming region of the low breakdown voltage element Q L 10A, the WSix film 10B, and the mask 11 are sequentially laminated. The polycrystalline silicon film is deposited by, for example, a CVD method,
It is formed with a thickness of about 100 to 200 [nm]. WS
The ix film 10B is deposited by, for example, a CVD method or a sputtering method, and is formed with a thickness of about 100 to 200 [nm]. The mask 11 is formed under the conditions described above. By forming the mask 11, the step of forming an oxide film on the surface of the WSix film 10B by an oxidation process can be eliminated.
【００５２】次に、図７に示すように、記憶素子ＱM の
形成領域において、マスク１１、ＷＳｉｘ膜１０Ｂ、多
結晶珪素膜１０Ａ、ゲート絶縁膜８、電荷蓄積ゲート電
極７Ａの夫々に順次パターンニングを施し、電荷蓄積ゲ
ート電極７、制御ゲート電極１０、ワード線１０ＷＬ、
マスク１１の夫々を形成する。前記パターンニングはＲ
ＩＥ等の異方性エッチングを使用した重ね切りで行われ
る。パターンニングは、記憶素子ＱM の形成領域におい
て行われ、低耐圧素子ＱL 、高耐圧素子ＱH の夫々の形
成領域においては行われない。Next, as shown in FIG. 7, in a region of the memory element Q M, the mask 11, WSix film 10B, a polycrystalline silicon film 10A, the gate insulating film 8, successively to each of the charge storage gate electrode 7A patterns The charge storage gate electrode 7, the control gate electrode 10, the word line 10WL,
Each of the masks 11 is formed. The patterning is R
This is performed by overlapping cutting using anisotropic etching such as IE. Patterning is performed in a region of the memory element Q M, the low voltage element Q L, in the formation region of each of the high-voltage element Q H is not performed.
【００５３】また、前記パターンニングが行われると、
記憶素子ＱM の形成領域においてはゲート絶縁膜（トン
ネル酸化膜）６がオーバエッチングされ、約半分程度の
膜厚になる。この膜厚が減少されたゲート絶縁膜６は不
純物透過用酸化膜としての機能を確保できない。When the patterning is performed,
In a region of the memory element Q M denotes a gate insulating film (tunnel oxide film) 6 are over-etched, the thickness of about half. The gate insulating film 6 whose thickness is reduced cannot secure a function as an oxide film for transmitting impurities.
【００５４】次に、図８に示すように、記憶素子ＱM の
形成領域の制御ゲート電極１０のＷＳｉｘ膜１０Ｂの側
面、ソース領域の形成領域の表面、ドレイン領域の形成
領域の表面の夫々を含む、基板全面上に不純物透過用マ
スク１２を形成する。この不純物透過用マスク１２は前
述の条件下において形成される。この不純物透過用マス
ク１２を形成することにより、酸化処理で不純物透過用
マスクを形成する工程が廃止できる。Next, as shown in FIG. 8, WSix film 10B side of the memory element Q M control gate electrode 10 of the forming area of the surface of the formation region of the source region, respectively of the surface of the formation region of the drain region The impurity transmitting mask 12 is formed on the entire surface of the substrate including the substrate. The impurity transmitting mask 12 is formed under the above-described conditions. By forming the impurity transmitting mask 12, the step of forming the impurity transmitting mask by the oxidation treatment can be eliminated.
【００５５】次に、図９に示すように、記憶素子ＱM の
形成領域において、マスク１１、制御ゲート電極１０及
び電荷蓄積ゲート電極７を不純物導入マスクの主体とし
て使用し、ｐ型ウエル領域２の主面部にｎ型不純物を導
入し、ソース領域、ドレイン領域の夫々として使用され
るｎ+ 型半導体領域１３を形成する。前記ｎ型不純物と
しては例えばＡｓを使用し、イオン打込みで不純物透過
用マスク１２を通して導入される。ｎ型不純物の導入は
フォトレジスト膜で形成される不純物導入マスクを使用
しない所謂マスクレスで行われる。Next, as shown in FIG. 9, in a region of the memory element Q M, the mask 11, the control gate electrode 10 and the charge storage gate electrode 7 is used as a main impurity introduction mask, p-type well region 2 Then, an n-type impurity is introduced into the main surface portion to form an n + -type semiconductor region 13 used as each of a source region and a drain region. As the n-type impurity, for example, As is used, and is introduced through the impurity transmitting mask 12 by ion implantation. The introduction of the n-type impurity is performed without using an impurity introduction mask formed of a photoresist film, that is, without using a mask.
【００５６】次に、低耐圧素子ＱL の形成領域におい
て、ＷＳｉｘ膜１０Ｂ、多結晶珪素膜１０Ａの夫々にパ
ターンニングを施し、ゲート電極１０を形成する。Next, in the forming region of the low voltage element Q L, WSix film 10B, subjected to patterning in each of the polycrystalline silicon film 10A, thereby forming the gate electrode 10.
【００５７】次に、図１０に示すように、記憶素子ＱM
である電界効果トランジスタのソース領域の形成領域に
おいて、ｎ型不純物１４ｎを導入し、ソース領域である
ｎ+型半導体領域１４を形成する。ｎ型不純物１４ｎ
は、前述のＡｓに比べて拡散速度が速いＰを使用し、イ
オン打込みで不純物透過用マスク１２を通して導入され
る。ｎ型不純物１４ｎの導入に際しては、マスク１１、
ゲート電極１０、一点鎖線で示すフォトレジスト膜等が
不純物導入マスクとして使用される。Next, as shown in FIG. 10, the storage element Q M
In the region where the source region of the field effect transistor is formed, the n-type impurity 14n is introduced to form the n + -type semiconductor region 14 as the source region. n-type impurity 14n
Is introduced through the impurity transmitting mask 12 by ion implantation using P, whose diffusion speed is faster than that of As described above. When introducing the n-type impurity 14n, the mask 11,
The gate electrode 10, a photoresist film indicated by a chain line, and the like are used as an impurity introduction mask.
【００５８】前記ｎ型不純物１４ｎは導入後に引き伸し
拡散で拡散され、ｎ型不純物１４ｎ自体の拡散速度が速
くしかも比較的長時間の熱処理が行われるので、ソース
領域であるｎ+ 型半導体領域１４はチャネル形成領域側
への拡散量が大きくなる。このｎ+ 型半導体領域１４と
電荷蓄積ゲート電極７との重復領域はトンネル領域とし
て使用される。また、前記熱処理は微量の酸素を含む窒
素ガス若しくはアルゴンガス雰囲気中で行ってもよい。
この場合、雰囲気中に含まれる微量な酸素はｎ型不純物
の拡散速度を促進できる。The n-type impurity 14n is diffused by extension and diffusion after the introduction, and the diffusion speed of the n-type impurity 14n itself is high and the heat treatment is performed for a relatively long time. In No. 14, the amount of diffusion toward the channel forming region is increased. The overlap region between the n + type semiconductor region 14 and the charge storage gate electrode 7 is used as a tunnel region. Further, the heat treatment may be performed in a nitrogen gas or argon gas atmosphere containing a small amount of oxygen.
In this case, a small amount of oxygen contained in the atmosphere can promote the diffusion rate of the n-type impurity.
【００５９】このソース領域であるｎ+ 型半導体領域１
４を形成する工程が終了すると、記憶素子ＱM である電
界効果トランジスタがほぼ完成する。The n + type semiconductor region 1 as the source region
When four steps of forming a is finished, the field effect transistor is substantially completed, which is a storage element Q M.
【００６０】次に、低耐圧素子ＱL 、高耐圧素子ＱH の
夫々の形成領域において、低い不純物濃度のｎ型半導体
領域１５、サイドウォールスペーサ１６、高い不純物濃
度のｎ+ 型半導体領域１７の夫々を形成する。このｎ+
型半導体領域１７を形成する工程が終了すると、低耐圧
素子ＱL 、高耐圧素子ＱH の夫々の電界効果トランジス
タがほぼ完成する。Next, the low voltage element Q L, in the formation region of each of the high-voltage element Q H, a lower n-type semiconductor region 15 having an impurity concentration, the sidewall spacer 16, a high impurity concentration n + -type semiconductor region 17 Form each. This n +
When forming a type semiconductor region 17 is completed, the low voltage element Q L, field effect transistors of each of the high-voltage element Q H is almost completed.
【００６１】次に、層間絶縁膜１８、接続孔１９、配線
２０、最終保護膜２１の夫々を順次形成することによ
り、一括消去方式を採用するＥＥＰＲＯＭを備えた半導
体集積回路装置が完成する。Next, a semiconductor integrated circuit device having an EEPROM employing a batch erasing method is completed by sequentially forming each of the interlayer insulating film 18, the connection hole 19, the wiring 20, and the final protective film 21.
【００６２】このように構成される一括消去方式を採用
するＥＥＰＲＯＭを備えた半導体集積回路装置は、以下
の作用効果が得られる。The semiconductor integrated circuit device provided with the EEPROM adopting the batch erasing method configured as described above has the following effects.
【００６３】（１）電荷蓄積ゲート電極７の上部及びゲ
ート幅方向の側壁に沿って制御ゲート電極１０が形成さ
れ、この電荷蓄積ゲート電極７及び制御ゲート電極１０
のゲート長方向の両側部の夫々にソース領域（ｎ+ 型半
導体領域１４）、ドレイン領域（ｎ+ 型半導体領域１
３）の夫々が形成される電界効果トランジスタを記憶素
子ＱM とする、一括消去方式を採用するＥＥＰＲＯＭを
備えた半導体集積回路装置の形成方法において、以下の
工程（Ａ）乃至工程（Ｄ）を備える。（Ａ）前記ＥＥＰ
ＲＯＭの記憶素子ＱM である電界効果トランジスタの電
荷蓄積ゲート電極７及び制御ゲート電極１０を基板上に
形成するとともに、前記制御ゲート電極１０のＷＳｉｘ
膜１０Ｂの上部表面上に耐酸化用マスク１１（又は不純
物透過用マスク１２）を堆積する工程、（Ｂ）前記工程
（Ａ）で形成されたマスク１１を耐酸化マスクとして使
用し、酸化処理を施し、前記ｐ型ウエル領域２上のソー
ス領域、ドレイン領域の夫々の形成領域に不純物透過用
酸化膜を形成する工程、（Ｃ）前記工程（Ａ）で形成さ
れたマスク１１を使用し、前記ｐ型ウエル領域２のソー
ス領域、ドレイン領域の夫々の形成領域に、前記工程
（Ｂ）で形成された不純物透過用酸化膜を通して所定導
電型不純物をイオン打込みで導入する工程、（Ｄ）熱処
理を施し、前記工程（Ｂ）で導入された所定導電型不純
物に引き伸し拡散を施し、ソース領域、ドレイン領域の
夫々を形成する工程。この構成により、以下の作用効果
が得られる。（ａ）ＥＥＰＲＯＭを備えた半導体集積回
路装置の形成方法において、前記工程（Ｂ）の不純物透
過用酸化膜を形成する際の酸化処理の際に、前記工程
（Ａ）で堆積されたマスク１１を耐酸化マスクとして使
用し、記憶素子ＱM である電界効果トランジスタの制御
ゲート電極１０のＷＳｉｘ膜１０Ｂの上部表面を被覆し
たので、このＷＳｉｘ膜１０Ｂの上部表面の酸化、特に
電荷蓄積ゲート電極７のゲート幅方向の端部の段差領域
での異常酸化を低減できる。（ｂ）ＥＥＰＲＯＭを備え
た半導体集積回路装置の形成方法において、前記工程
（Ｃ）のイオン打込みで所定導電型不純物を導入する際
に、前記工程（Ａ）で堆積されたマスク１１を不純物導
入マスクとして使用し、記憶素子ＱM である電界効果ト
ランジスタの制御ゲート電極１０のＷＳｉｘ膜１０Ｂの
上部表面を被覆したので、前記所定導電型不純物のＷＳ
ｉｘ膜１０Ｂへの導入を低減し、この結果、ＷＳｉｘ膜
１０Ｂの表面を酸化し酸化膜を形成する工程を排除で
き、このＷＳｉｘ膜１０Ｂの上部表面の酸化、特に電荷
蓄積ゲート電極７のゲート幅方向の端部の段差領域での
異常酸化を低減できる。（ｃ）前記作用効果（ａ）、作
用効果（ｂ）の夫々が得られるので、記憶素子ＱM であ
る電界効果トランジスタの制御ゲート電極１０（又はワ
ード線１０ＷＬ）は電荷蓄積ゲート電極７のゲート幅方
向の端部での断面々積の減少を抑えることができ（ワー
ド線１０ＷＬの抵抗値を小さくでき）、又断線不良を低
減できる。(1) A control gate electrode 10 is formed along the upper part of the charge storage gate electrode 7 and the side wall in the gate width direction, and the charge storage gate electrode 7 and the control gate electrode 10 are formed.
Source region (n + -type semiconductor region 14) and drain region (n + -type semiconductor region 1) on both sides in the gate length direction.
3) each have a field effect transistor storage elements Q M formed of, in the formation method of a semiconductor integrated circuit device having an EEPROM employing a batch erasing method, the following steps (A) to step (D) is Prepare. (A) The EEP
A charge storage gate electrode 7 and the control gate electrode 10 of the field effect transistor is a storage element Q M of ROM and forming on the substrate, WSix of the control gate electrode 10
A step of depositing an oxidation resistant mask 11 (or an impurity transmitting mask 12) on the upper surface of the film 10B, and (B) an oxidation treatment using the mask 11 formed in the step (A) as an oxidation resistant mask. Forming an impurity transmitting oxide film in each of a source region and a drain region on the p-type well region 2; (C) using the mask 11 formed in the step (A); implanting a predetermined conductivity type impurity by ion implantation into the source region and the drain region of the p-type well region 2 through the impurity transmitting oxide film formed in the step (B); and (D) heat treatment. Forming a source region and a drain region by extending and diffusing the predetermined conductivity type impurity introduced in the step (B). With this configuration, the following operation and effect can be obtained. (A) In the method of forming a semiconductor integrated circuit device provided with an EEPROM, the mask 11 deposited in the step (A) may be used in the oxidation treatment for forming the impurity transmitting oxide film in the step (B). use as anti-oxidation mask, since the coated upper surface of the WSix film 10B of the control gate electrode 10 of the field effect transistor is a storage element Q M, oxidation of the upper surface of the WSix film 10B, in particular of the charge storage gate electrode 7 Abnormal oxidation in the step region at the end in the gate width direction can be reduced. (B) In the method of forming a semiconductor integrated circuit device having an EEPROM, when introducing a predetermined conductivity type impurity by ion implantation in the step (C), the mask 11 deposited in the step (A) is replaced with an impurity introduction mask. use as, so to coat the top surface of the WSix film 10B of the control gate electrode 10 of the field effect transistor is a storage element Q M, of the predetermined conductivity type impurity WS
The step of oxidizing the surface of the WSix film 10B to form an oxide film can be eliminated, and the oxidation of the upper surface of the WSix film 10B, particularly the gate width of the charge storage gate electrode 7, can be eliminated. Abnormal oxidation in the step region at the end in the direction can be reduced. (C) the working effect (a), since the respective actions and effects (b) is obtained, the control gate electrode 10 (or word line 10WL) of the field effect transistor is a storage element Q M gates of the charge storage gate electrode 7 A decrease in the cross-sectional area at the end in the width direction can be suppressed (the resistance value of the word line 10WL can be reduced), and disconnection failure can be reduced.
【００６４】（２）前記手段（１）に記載される工程
（Ａ）の耐酸化用マスク１１を堆積する工程は、前記制
御ゲート電極１０のＷＳｉｘ膜１０Ｂの上部表面、側壁
及びソース領域、ドレイン領域の夫々の形成領域に不純
物透過用マスク１２を堆積する工程である。この構成に
より、以下の作用効果が得られる。（ａ）ＥＥＰＲＯＭ
を備えた半導体集積回路装置の形成方法において、前記
不純物透過用マスク１２を堆積する工程と同一工程で、
ｐ型ウエル領域２のソース領域、ドレイン領域の夫々の
形成領域に不純物透過用酸化膜に相当するマスクを形成
できるので、この不純物透過用酸化膜を形成する工程
（手段（１）の工程（Ｃ））に相当する分、製造工程数
を低減できる。（ｂ）ＥＥＰＲＯＭを備えた半導体集積
回路装置の形成方法において、前記制御ゲート電極１０
のＷＳｉｘ膜１０Ｂの上部表面及び側面を不純物透過用
マスク１２で被覆したので、このＷＳｉｘ膜１０Ｂの上
部表面の酸化、特に電荷蓄積ゲート電極７のゲート幅方
向の端部の段差領域での異常酸化をより低減できる。
（ｃ）前記不純物透過用マスク１２は、堆積法で形成さ
れ、ソース領域、ドレイン領域の夫々の表面上に形成さ
れる膜厚にほぼ等しい薄い膜厚で電荷蓄積ゲート電極
７、制御ゲート電極１０の夫々の側壁に形成されるの
で、記憶素子ＱM である電界効果トランジスタのオフセ
ット構造化を防止できる。(2) The step (A) of depositing the oxidation-resistant mask 11 in the step (A) according to the means (1) includes the step of depositing the upper surface, the side wall, the source region, and the drain of the WSix film 10 B of the control gate electrode 10. This is a step of depositing the impurity transmitting mask 12 in each of the formation regions. With this configuration, the following operation and effect can be obtained. (A) EEPROM
In the method for forming a semiconductor integrated circuit device provided with: the same step as the step of depositing the impurity transmitting mask 12;
Since a mask corresponding to the impurity transmitting oxide film can be formed in each of the source region and the drain region forming region of the p-type well region 2, the step of forming the impurity transmitting oxide film (step (C) of the means (1)) )), The number of manufacturing steps can be reduced. (B) In the method of forming a semiconductor integrated circuit device having an EEPROM, the control gate electrode 10
Since the upper surface and side surfaces of the WSix film 10B are covered with the mask 12 for impurity transmission, the upper surface of the WSix film 10B is oxidized, particularly abnormal oxidation in the step region at the end of the charge storage gate electrode 7 in the gate width direction. Can be further reduced.
(C) The impurity transmitting mask 12 is formed by a deposition method, and has a thin film thickness substantially equal to the film thickness formed on each surface of the source region and the drain region. because it is formed on the side wall of each of, it can prevent the offset structure of the field effect transistor is a storage element Q M.
【００６５】（３）前記手段（１）又は手段（２）に記
載される工程（Ｄ）のソース領域、ドレイン領域の夫々
を形成する熱処理は、微量の酸素を含む雰囲気中で行わ
れる。この構成により、前記工程（Ｄ）の熱処理の雰囲
気中に微量の酸素を含むことで、所定導電型不純物の拡
散係数を大きくできるとともに、この所定導電型不純物
の拡散係数を大きくしても、予じめ工程（Ａ）で耐酸化
用マスク１１（又は不純物透過用マスク１２）を形成し
てあるので、制御ゲート電極１０のＷＳｉｘ膜１０Ｂの
上部表面の酸化、特に電荷蓄積ゲート電極７のゲート幅
方向の端部の段差領域での異常酸化が抑えられる。(3) The heat treatment for forming each of the source region and the drain region in the step (D) described in the means (1) or (2) is performed in an atmosphere containing a trace amount of oxygen. With this configuration, by including a small amount of oxygen in the atmosphere of the heat treatment in the step (D), the diffusion coefficient of the predetermined conductivity type impurity can be increased. Since the oxidation resistant mask 11 (or the impurity transmitting mask 12) is formed in the first step (A), the oxidation of the upper surface of the WSix film 10B of the control gate electrode 10, particularly the gate width of the charge storage gate electrode 7, is performed. Abnormal oxidation in the step region at the end in the direction is suppressed.
【００６６】（４）前記手段（３）に記載される電界効
果トランジスタは一括消去方式を採用するＥＥＰＲＯＭ
の記憶素子ＱM として形成され、この記憶素子ＱM の電
界効果トランジスタは、工程（Ｄ）の前又後に微量の酸
素を含む雰囲気中で熱処理が行われ、ドレイン領域（１
３）に比べてソース領域（１４）のチャネル形成領域へ
の拡散量が大きくされ、トンネル領域が形成される。こ
の構成により、前記一括消去方式を採用するＥＥＰＲＯ
Ｍの記憶素子ＱM である電界効果トランジスタのソース
領域は、トンネル領域を形成する分、長時間の熱処理が
行われるが、この長時間の熱処理が行われても、予じめ
工程（Ａ）で耐酸化用マスク１１を形成してあるので、
制御ゲート電極１０のＷＳｉｘ膜１０Ｂの上部表面の酸
化、特に電荷蓄積ゲート電極７のゲート幅方向の端部の
段差領域での異常酸化を抑えることができる。(4) The field effect transistor described in the means (3) is an EEPROM employing a batch erasing method.
The formation as a memory element Q M, the field effect transistor of the memory element Q M is heat-treated in an atmosphere containing traces of oxygen before addition after step (D) is performed, the drain region (1
The diffusion amount of the source region (14) into the channel formation region is increased as compared with the case (3), and a tunnel region is formed. With this configuration, the EEPROM that adopts the batch erasing method
The source region of the field-effect transistor, which is the M storage element Q M , is subjected to a long-time heat treatment for forming the tunnel region. Since the oxidation-resistant mask 11 is formed in
Oxidation of the upper surface of the WSix film 10B of the control gate electrode 10, particularly abnormal oxidation in the step region at the end of the charge storage gate electrode 7 in the gate width direction can be suppressed.
【００６７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。As described above, the invention made by the present inventor is:
Although the present invention has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and it is needless to say that various changes can be made without departing from the gist of the present invention.
【００６８】例えば、本発明は、一括消去方式を採用す
るＥＥＰＲＯＭ以外のＥＥＰＲＯＭに適用できる。For example, the present invention can be applied to EEPROMs other than the EEPROM employing the batch erasing method.
【００６９】また、本発明は、紫外線消去型不揮発性記
憶回路（ＥＰＲＯＭ:Ｅrasable Ｐrogrammable Ｒead
Ｏnly Ｍemory）を備えた半導体記憶回路装置若しくは
半導体集積回路装置に適用できる。The present invention also relates to an ultraviolet-erasable nonvolatile memory.
Memory (EPROM:ErasableProgrammableRead
OnlyMemory) or a semiconductor memory circuit device with
Applicable to semiconductor integrated circuit devices.
【００７０】[0070]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００７１】（１）電荷蓄積ゲート電極の上部及びゲー
ト幅方向の側壁に沿って高融点金属膜若しくは高融点金
属珪化膜を主体とする制御ゲート電極が形成される電界
効果トランジスタを記憶素子とする紫外線消去型又は電
気的消去型不揮発性記憶回路を備えた半導体集積回路装
置において、前記制御ゲート電極の高融点金属膜若しく
は高融点金属珪化膜の段差部分特に電荷蓄積ゲート電極
のゲート幅方向の端部での異常酸化を低減できる。(1) A field effect transistor in which a control gate electrode mainly composed of a high melting point metal film or a high melting point metal silicide film is formed along the upper portion of the charge storage gate electrode and the side wall in the gate width direction is used as a storage element. In a semiconductor integrated circuit device provided with an ultraviolet erasing type or electrically erasing type non-volatile memory circuit, a step portion of a high melting point metal film or a high melting point metal silicide film of the control gate electrode, particularly an end of a charge storage gate electrode in a gate width direction. Abnormal oxidation in the part can be reduced.
【００７２】（２）前記効果（１）の他に、紫外線消去
型又は電気的消去型不揮発性記憶回路を備えた半導体集
積回路装置の動作速度の高速化を図れる。(2) In addition to the effect (1), the operation speed of a semiconductor integrated circuit device having an ultraviolet erasing type or electrically erasing type nonvolatile memory circuit can be increased.
【００７３】（３）前記効果（１）の他に、紫外線消去
型又は電気的消去型不揮発性記憶回路を備えた半導体集
積回路装置の動作不良を防止できる。(3) In addition to the effect (1), operation failure of a semiconductor integrated circuit device having an ultraviolet erasing type or electrically erasing type nonvolatile memory circuit can be prevented.
【００７４】（４）前記効果（１）の他に、紫外線消去
型又は電気的消去型不揮発性記憶回路を備えた半導体集
積回路装置の製造プロセスの工程数を削減できる。(4) In addition to the effect (1), the number of steps in the manufacturing process of a semiconductor integrated circuit device having an ultraviolet erasing type or electrically erasing type nonvolatile memory circuit can be reduced.
【図１】 （Ａ）は本発明の一実施例である半導体集積
回路装置に搭載された一括消去方式を採用する不揮発性
記憶回路の要部断面図、（Ｂ）は前記不揮発性記憶回路
の記憶素子の別の領域の断面図。FIG. 1A is a sectional view of a main part of a nonvolatile memory circuit adopting a batch erasing method mounted on a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 1B is a sectional view of the nonvolatile memory circuit; FIG. 14 is a cross-sectional view of another region of a storage element.
【図２】 前記半導体集積回路装置の製造プロセスの第
１工程での要部断面図。FIG. 2 is an essential part cross sectional view of a first step of a manufacturing process of the semiconductor integrated circuit device;
【図３】 第２工程での要部断面図。FIG. 3 is an essential part cross-sectional view in a second step.
【図４】 第３工程での要部断面図。FIG. 4 is a sectional view of a main part in a third step.
【図５】 第４工程での要部断面図。FIG. 5 is an essential part cross-sectional view in a fourth step.
【図６】 第５工程での要部断面図。FIG. 6 is an essential part cross-sectional view in a fifth step.
【図７】 第６工程での要部断面図。FIG. 7 is an essential part cross-sectional view in a sixth step.
【図８】 第７工程での要部断面図。FIG. 8 is an essential part cross-sectional view in a seventh step.
【図９】 第８工程での要部断面図。FIG. 9 is an essential part cross-sectional view in an eighth step.
【図１０】 第９工程での要部断面図。FIG. 10 is a sectional view of a main part in a ninth step.
【図１１】 第１０工程での要部断面図。FIG. 11 is an essential part cross-sectional view in a tenth step.
１…半導体基板、２…ウエル領域、５，６，８，９…ゲ
ート絶縁膜、７…ゲート電極、１０…ゲート電極、１０
Ａ…多結晶珪素膜、１０Ｂ…ＷＳｉｘ膜、１０ＷＬ…ワ
ード線、１３，１４，１５，１７…半導体領域、１１，
１２…マスク。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Well area, 5, 6, 8, 9 ... Gate insulating film, 7 ... Gate electrode, 10 ... Gate electrode, 10
A: polycrystalline silicon film, 10B: WSix film, 10WL: word line, 13, 14, 15, 17 ... semiconductor region, 11,
12 ... mask.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−222471（ＪＰ，Ａ) 特開 平２−31466（ＪＰ，Ａ) 特開 平３−245566（ＪＰ，Ａ) 特開 昭54−102964（ＪＰ，Ａ) 特開 昭63−114121（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-222471 (JP, A) JP-A-2-31466 (JP, A) JP-A-3-245566 (JP, A) JP-A 54-1979 102964 (JP, A) JP-A-63-114121 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
方向の側壁に沿って、高融点金属膜若しくは高融点金属
珪化膜で形成された又は多結晶珪素膜上に高融点金属膜
若しくは高融点金属珪化膜が積層された制御ゲート電極
が形成され、この電荷蓄積ゲート電極及び制御ゲート電
極のゲート長方向の両側部の一方にソース領域、他方に
ドレイン領域が形成された電界効果トランジスタを記憶
素子とする、紫外線消去型又は電気的消去型不揮発性記
憶回路を備えた半導体集積回路装置の製造方法におい
て、以下の工程（Ａ）乃至工程（Ｄ）を備える。 （Ａ）前記不揮発性記憶回路の記憶素子である電界効果
トランジスタの電荷蓄積ゲート電極及び制御ゲート電極
を基板上に形成するとともに、前記制御ゲート電極の高
融点金属膜若しくは高融点金属珪化膜の上部表面上に第
１の絶縁膜を堆積する工程、 （Ｂ）前記制御ゲート電極の上部、前記制御ゲート電極
及び前記電荷蓄積ゲート電極の各側壁及び前記ソース領
域と前記ドレイン領域の夫々の形成領域を覆う如く、第
２の絶縁膜を堆積する工程、 （Ｃ）前記工程（Ａ）で形成された前記第１の絶縁膜を
不純物導入マスクとして、前記工程（Ｂ）で形成された
前記第２の絶縁膜を不純物透過用マスクとして、各々使
用し、前記ソース領域と前記ドレイン領域の夫々の形成
領域に、所定導電型不純物をイオン打込みで導入する工
程、 （Ｄ）熱処理を施し、前記工程（Ｃ）で導入された所定
導電型不純物に引き伸し拡散を施し、前記ソース領域と
前記ドレイン領域の夫々を形成する工程。1. A along the side wall of the upper and the gate width direction of the charge accumulation gate electrode, a refractory metal film or a refractory metal with high melting point metal film or a refractory metal silicide film is formed at or polycrystalline silicon film A control gate electrode on which a silicide film is laminated is formed, and a field effect transistor in which a source region is formed on one of both sides of the charge storage gate electrode and the control gate electrode in the gate length direction and a drain region is formed on the other is referred to as a storage element. The method for manufacturing a semiconductor integrated circuit device provided with an ultraviolet erasing type or electrically erasing type non-volatile memory circuit includes the following steps (A) to ( D ). (A) forming a charge storage gate electrode and a control gate electrode of a field effect transistor, which is a storage element of the nonvolatile storage circuit, on a substrate, and forming a refractory metal film or a refractory metal silicide film on the control gate electrode; First on the surface
Depositing a first insulating film, (B) an upper portion of the control gate electrode, the control gate electrode
And each side wall of the charge storage gate electrode and the source region.
Region and the drain region so as to cover the respective formation regions.
(C) depositing the first insulating film formed in the step (A).
An impurity introduction mask formed in the step (B) was used.
Each of the second insulating films is used as a mask for impurity transmission.
Forming the source region and the drain region, respectively.
Process to introduce impurities of a given conductivity type into the region by ion implantation.
Extent, (D) subjected to a heat treatment, wherein step (C) subjected to pull enlargement diffusion to a predetermined conductivity type impurity introduced in the step of forming a respective of the source region and the drain region.
程（Ｂ）において、前記第１の絶縁膜又は前記第２の絶
縁膜をＣＶＤ法により酸化珪素膜又は窒化珪素膜を堆積
することにより形成する。 2. The process (A) or the process according to claim 1
In the step (B), the first insulating film or the second insulating film is formed.
Deposition of silicon oxide film or silicon nitride film by CVD method on edge film
It forms by doing.
程（Ｂ）において、前記第１の絶縁膜又は前記第２の絶
縁膜をスパッタ法により酸化珪素膜又は窒化珪素膜を堆
積することにより形成する。 3. The process (A) or the process according to claim 1,
In the step (B), the first insulating film or the second insulating film is formed.
A silicon oxide film or a silicon nitride film is deposited on the edge film by sputtering.
It is formed by stacking.
される電界効果トランジスタは、一括消去方式を採用す
る不揮発性記憶回路の記憶素子として形成され、この記
憶素子の電界効果トランジスタには、前記工程（Ｃ）に
おいて、前記ドレイン領域に第１の所定導電型不純物が
導入され、前記ソース領域に第１の所定導電型不純物と
これにより拡散速度が速い第２の所定導電型不純物が導
入され、トンネル領域が形成される。4. The method according to claim 1 , 2 or 3.
Field effect transistor is formed as a memory element of the nonvolatile memory circuit employing the collective erasing method, the field effect transistor of the memory element, wherein in the step (C), a first predetermined conductivity in said drain region the type impurity is introduced, a first predetermined conductivity type impurity and thereby diffusion rate in the source region is higher second predetermined conductivity type impurity is introduced, a tunnel region is formed.
理は、微量の酸素を含む雰囲気中で行われる。5. The heat treatment of the step (D) according to claim 4 is performed in an atmosphere containing a trace amount of oxygen.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01930992A JP3156865B2 (en) | 1992-02-05 | 1992-02-05 | Method for forming semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01930992A JP3156865B2 (en) | 1992-02-05 | 1992-02-05 | Method for forming semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218442A JPH05218442A (en) | 1993-08-27 |
| JP3156865B2 true JP3156865B2 (en) | 2001-04-16 |
Family
ID=11995821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01930992A Expired - Fee Related JP3156865B2 (en) | 1992-02-05 | 1992-02-05 | Method for forming semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156865B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154802A (en) * | 1996-11-22 | 1998-06-09 | Toshiba Corp | Manufacture of nonvolatile semiconductor memory |
-
1992
- 1992-02-05 JP JP01930992A patent/JP3156865B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218442A (en) | 1993-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4755864A (en) | Semiconductor read only memory device with selectively present mask layer | |
| JP2825585B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US5338954A (en) | Semiconductor memory device having an insulating film and a trap film joined in a channel region | |
| US6365457B1 (en) | Method for manufacturing nonvolatile memory device using self-aligned source process | |
| EP0124115B1 (en) | Semiconducter rom device and method for manufacturing the same | |
| US6747321B2 (en) | Semiconductor memory device with a silicide layer formed on regions other than source regions | |
| JP3389112B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US20040102004A1 (en) | Semiconductor storage device and its manufacturing method | |
| JPH1074915A (en) | Non-volatile semiconductor storage device | |
| JP3381147B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH04348072A (en) | Manufacture of nonvolatile semiconductor memory device | |
| JPS6130063A (en) | Nonvolatile semiconductor memory device | |
| JP3425882B2 (en) | Method for manufacturing semiconductor device | |
| US5151761A (en) | Nonvolatile semiconductor memory device with isolated gate electrodes | |
| US4825271A (en) | Nonvolatile semiconductor memory | |
| JP3156865B2 (en) | Method for forming semiconductor integrated circuit device | |
| JP2910839B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2936608B2 (en) | Manufacturing method of semiconductor nonvolatile memory | |
| JP3622536B2 (en) | Method for manufacturing nonvolatile semiconductor memory device | |
| JP4244902B2 (en) | Nonvolatile semiconductor memory device | |
| US20030109117A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3128962B2 (en) | Nonvolatile semiconductor device and method of manufacturing the same | |
| US6756269B2 (en) | Method for manufacturing nonvolatile semiconductor memory device | |
| JP3067838B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH0697695B2 (en) | Method for manufacturing semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |