JP3128962B2 - Nonvolatile semiconductor device and method of manufacturing the same - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、たとえばＥＰＲＯＭ、
Ｅ2 ＰＲＯＭ、あるいはマスクＲＯＭなどの不揮発性半
導体装置に係わり、さらに詳しくは、セルサイズの縮小
を可能とした不揮発性半導体装置の構造およびその製造
方法に関する。BACKGROUND OF THE INVENTION The present invention relates to an EPROM,
The present invention relates to a nonvolatile semiconductor device such as an E 2 PROM or a mask ROM, and more particularly to a structure of a nonvolatile semiconductor device capable of reducing a cell size and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】情報の書き込みおよび消去が可能な不揮
発性半導体メモリ装置として、ＥＰＲＯＭが知られてい
る。ＥＰＲＯＭの概略の断面および平面図を図１４，１
５にそれぞれ示す。2. Description of the Related Art An EPROM is known as a nonvolatile semiconductor memory device capable of writing and erasing information. FIGS. 14 and 1 show schematic cross-sectional and plan views of the EPROM.
5 respectively.
【０００３】このＥＰＲＯＭでは、半導体基板２の表面
に、選択酸化素子分離領域（ＬＯＣＯＳ）４およびゲー
ト絶縁層６が形成してあり、ゲート絶縁層６の上に、た
とえばポリシリコン膜で構成されるフローティングゲー
ト８が形成してある。フローティングゲート８の上に
は、中間絶縁層１０を介してたとえばポリシリコン膜で
構成されるコントロールゲート１２が積層してある。フ
ローティングゲート８およびコントロールゲート１２の
成膜パターンは、図１５に示すように、所定間隔で列状
に配置されたコントロールゲート１２の下方に、フロー
ティングゲート８がコントロールゲート１２の長手方向
に沿って所定間隔で配置されるようなパターンである。
各フローティングゲート８のパターンが、一メモリセル
に対応する。In this EPROM, a selective oxidizing element isolation region (LOCOS) 4 and a gate insulating layer 6 are formed on the surface of a semiconductor substrate 2, and a polysilicon film is formed on the gate insulating layer 6, for example. A floating gate 8 is formed. On the floating gate 8, a control gate 12 made of, for example, a polysilicon film is stacked via an intermediate insulating layer 10. As shown in FIG. 15, the film formation patterns of the floating gate 8 and the control gate 12 are such that the floating gate 8 is positioned below the control gates 12 arranged in a row at predetermined intervals along the longitudinal direction of the control gate 12. The patterns are arranged at intervals.
The pattern of each floating gate 8 corresponds to one memory cell.
【０００４】フローティングゲート８およびコントロー
ルゲート１２が所定のパターンで成膜された後の半導体
基板２の表面には、ソース・ドレイン領域と成る不純物
拡散層２４ａ，２４ｂがイオン注入法などで自己整合的
に形成してある。On the surface of the semiconductor substrate 2 after the floating gate 8 and the control gate 12 are formed in a predetermined pattern, impurity diffusion layers 24a and 24b serving as source / drain regions are formed in a self-aligned manner by an ion implantation method or the like. It is formed in.
【０００５】コントロールゲート１２の上には、層間絶
縁層１４を介してアルミニウムなどで構成される金属電
極層１６が所定のパターンで積層してある。金属電極層
１６は、図１４に示すように、コンタクトホール２６を
通じてメモリセルのドレイン領域となる不純物拡散層２
４ａに対して接続される。金属電極層１６の上には、図
示しないオーバコート層が成膜される。A metal electrode layer 16 made of aluminum or the like is laminated on the control gate 12 through an interlayer insulating layer 14 in a predetermined pattern. As shown in FIG. 14, the metal electrode layer 16 is formed on the impurity diffusion layer
4a. An overcoat layer (not shown) is formed on the metal electrode layer 16.
【０００６】[0006]
【発明が解決しようとする課題】ところが、このような
ＥＰＲＯＭでは、メモリセルのドレイン領域となる不純
物拡散層２４ａに対してコンタクトホール２６を通じて
金属電極層１６が接続される構成であるため、ワード線
となるコントロールゲート１２，１２間の間隔Ｌを、コ
ンタクトホール２６の大きさおよび形成誤差を見込んで
大きく設計する必要があった。そのため、セルサイズの
縮小化が困難であり、高集積化の要請に反していた。However, such an EPROM has a structure in which the metal electrode layer 16 is connected to the impurity diffusion layer 24a serving as the drain region of the memory cell through the contact hole 26. The distance L between the control gates 12 must be designed large in consideration of the size of the contact hole 26 and the formation error. Therefore, it was difficult to reduce the cell size, which was against the demand for high integration.
【０００７】本発明は、このような実状に鑑みてなさ
れ、ワード線の間隔を狭めることが可能であり、したが
ってセルサイズの大幅な縮小が可能で、高集積化を図る
ことができる不揮発性半導体装置を提供することを目的
とする。The present invention has been made in view of such a situation, and it is possible to reduce the interval between word lines, and therefore, to significantly reduce the cell size and achieve high integration. It is intended to provide a device.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体装置は、半導体基板上に、
メモリセルがマトリックス状に形成してある不揮発性半
導体装置であって、メモリセルに対して接続されるビッ
ト線が、ソース・ドレイン領域用拡散層の下方に半導体
基板内に埋め込まれるように形成され、ソース・ドレイ
ン領域用拡散層と同一の導電型のビット線用拡散層で構
成され、ビット線用拡散層とソース・ドレイン領域用拡
散層との間には、ビット線用拡散層に沿って、ビット線
用拡散層とは反対の導電型の分離用拡散層が形成されて
いる。上記ビット線用拡散層と、ソース・ドレイン領域
用拡散層とは、ソース・ドレイン領域用拡散層と同一の
導電型で、しかも所定パターンに半導体基板内に埋め込
まれるように形成されたコンタクト用拡散層により接続
されることが好ましい。また、本発明では、半導体基板
の表面に、ストライプ状の選択酸化素子分離領域を形成
し、この選択酸化素子分離領域をマスクとして、イオン
注入法により、自己整合的にビット線用拡散層を半導体
基板内部に形成することが好ましい。In order to achieve the above object, a nonvolatile semiconductor device according to the present invention is provided on a semiconductor substrate.
A nonvolatile semiconductor device in which memory cells are formed in a matrix, wherein a bit line connected to the memory cell is formed to be embedded in a semiconductor substrate below a source / drain region diffusion layer. And a bit line diffusion layer of the same conductivity type as the source / drain region diffusion layer.
Between the diffusion layer and the bit line diffusion layer,
The diffusion layer for the opposite conductivity type to the diffusion layer for the
There Ru. The bit line diffusion layer and the source / drain region diffusion layer have the same conductivity type as the source / drain region diffusion layer, and are formed in a predetermined pattern so as to be embedded in the semiconductor substrate. Preferably they are connected by layers. According to the present invention, a stripe-shaped selective oxidation element isolation region is formed on the surface of a semiconductor substrate, and the bit line diffusion layer is formed in a self-aligned manner by ion implantation using the selective oxidation element isolation region as a mask. Preferably, it is formed inside the substrate.
【０００９】[0009]
【作用】本発明の不揮発性半導体装置では、メモリセル
に対して接続されるビット線が、ソース・ドレイン領域
用拡散層の下方に半導体基板内に埋め込まれるように形
成されたビット線用拡散層で構成されているので、ビッ
ト線との接続のために、ソース・ドレイン領域用拡散層
に対して臨むコンタクトホールを形成する必要がなくな
る。その結果、コンタクトホールの大きさおよびコンタ
クトホールの形成誤差を見込んでメモリセルのワード線
間隔を広げる必要がなくなり、ワード線間隔を、ホトリ
ソグラフィによって律速される限界まで狭めることが可
能になる。さらに、ビット線用拡散層とソース・ドレイ
ン領域用拡散層との間に、ビット線用拡散層に沿って、
ビット線用拡散層とは反対の導電型の分離用拡散層が形
成されているので、ビット線用拡散層が直接ソース・ド
レイン領域用の不純物拡散層に対して導通することを防
止することができる。また、特にストライプ状の選択酸
化素子分離領域をマスクとして、イオン注入法により、
自己整合的にビット線用拡散層を半導体基板内部に形成
する本発明では、レジストのパターニングなどの工程が
不用となり、製造工程の削減が可能となる。その結果、
マスクズレによる隣接埋め込みビット線間の接近に伴う
セル間の干渉および埋め込みビット線の線幅減少による
抵抗増を防止することが可能になる。さらに、本発明で
は、コンタクト用拡散層を、記憶すべき情報に対応した
パターンで形成することにより、新規な構造のマスクＲ
ＯＭを実現することができる。In the nonvolatile semiconductor device of the present invention, a bit line connected to a memory cell is formed below a source / drain region diffusion layer so as to be embedded in a semiconductor substrate. Therefore, there is no need to form a contact hole facing the source / drain region diffusion layer for connection with the bit line. As a result, it is not necessary to increase the interval between the word lines of the memory cell in consideration of the size of the contact hole and the formation error of the contact hole, and it is possible to narrow the interval between the word lines to the limit determined by photolithography. In addition, diffusion layers for bit lines and source / drain
Between the diffusion region for the bit line region and the diffusion layer for the bit line,
An isolation diffusion layer of the opposite conductivity type to the bit line diffusion layer is formed.
In this case, the bit line diffusion layer is directly
It prevents conduction to the impurity diffusion layer for the rain region.
Can be stopped. In addition, using the stripe-shaped selective oxidation element isolation region as a mask,
In the present invention in which the bit line diffusion layer is formed inside the semiconductor substrate in a self-aligned manner, steps such as resist patterning are unnecessary, and the number of manufacturing steps can be reduced. as a result,
It is possible to prevent interference between cells due to the approach of adjacent buried bit lines due to mask displacement and increase in resistance due to a decrease in the line width of the buried bit lines. Further, in the present invention, the mask diffusion layer having a novel structure is formed by forming the contact diffusion layer in a pattern corresponding to the information to be stored.
OM can be realized.
【００１０】[0010]
【実施例】以下、本発明の一実施例に係る不揮発性半導
体装置について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係るＥＰＲＯＭの要部断面図、
図２は図１に示すII-II 線に沿う要部断面図、図３は同
実施例のＥＰＲＯＭの要部平面図、図４，５は同実施例
のＥＰＲＯＭの製造過程を示す要部断面図、図６〜９は
本発明の他の実施例に係るＥＰＲＯＭの製造過程を示す
要部断面斜視図、図１０は図９に示すＸ−Ｘ線に沿う断
面図、図１１は同実施例のＥＰＲＯＭの概略平面図、図
１２は周辺回路を示す概略断面図、図１３は本発明の他
の実施例に係るマスクＲＯＭの概略断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a nonvolatile semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a sectional view of a main part of an EPROM according to an embodiment of the present invention,
2 is a cross-sectional view of a main part taken along line II-II shown in FIG. 1, FIG. 3 is a plan view of a main part of the EPROM of the embodiment, and FIGS. FIGS. 6 to 9 are perspective views of essential parts showing a process of manufacturing an EPROM according to another embodiment of the present invention, FIG. 10 is a sectional view taken along line XX shown in FIG. 9, and FIG. FIG. 12 is a schematic sectional view showing a peripheral circuit, and FIG. 13 is a schematic sectional view of a mask ROM according to another embodiment of the present invention.
【００１１】図１〜３に示すように、本実施例のＥＰＲ
ＯＭ２０では、たとえばシリコン製の半導体基板２の表
面に、選択酸化素子分離領域（ＬＯＣＯＳ）４およびゲ
ート絶縁層６が形成してあり、ゲート絶縁層６の上に、
フローティングゲート８が形成してある。ＬＯＣＯＳ４
およびゲート絶縁層６は、半導体基板２の表面を酸化す
ることにより形成され、酸化シリコン膜で構成される。
フローティングゲート８は、たとえばＣＶＤ法で成膜さ
れるポリシリコン膜で構成される。As shown in FIGS. 1 to 3, the EPR of this embodiment
In the OM 20, for example, a selective oxidation element isolation region (LOCOS) 4 and a gate insulating layer 6 are formed on the surface of a semiconductor substrate 2 made of silicon.
A floating gate 8 is formed. LOCOS4
The gate insulating layer 6 is formed by oxidizing the surface of the semiconductor substrate 2 and is composed of a silicon oxide film.
The floating gate 8 is formed of, for example, a polysilicon film formed by a CVD method.
【００１２】フローティングゲート８の上には、中間絶
縁層１０を介してコントロールゲート１２が積層してあ
る。中間絶縁層１０としては、たとえば、リーク電流が
少なく膜厚制御性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 ）などの積層膜などが用いられる。コントロ
ールゲート１２は、ポリシリコン膜あるいはポリサイド
膜（タングステンシリサイド、モリブテンシリサイド、
チタンシリサイド、タンタルシリサイドなどのシリサイ
ド膜とポリシリコン膜との積層膜）などで構成される。On the floating gate 8, a control gate 12 is laminated via an intermediate insulating layer 10. As the intermediate insulating layer 10, for example, an ONO film (SiO 2 / SiN) having a small leakage current and excellent film thickness controllability is used.
/ SiO 2 ) or the like. The control gate 12 is formed of a polysilicon film or a polycide film (tungsten silicide, molybdenum silicide,
(A laminated film of a silicide film such as titanium silicide or tantalum silicide and a polysilicon film).
【００１３】フローティングゲート８およびコントロー
ルゲート１２の成膜パターンは、図３に示すように、所
定間隔で列状に配置されたコントロールゲート１２の下
方に、フローティングゲート８がコントロールゲート１
２の長手方向に沿って所定間隔で配置されるようなパタ
ーンである。各フローティングゲート８のパターンが、
一メモリセルに対応する。As shown in FIG. 3, the film formation patterns of the floating gate 8 and the control gate 12 are such that the floating gate 8 is located below the control gates 12 arranged in a row at predetermined intervals.
2 are arranged at predetermined intervals along the longitudinal direction. The pattern of each floating gate 8 is
It corresponds to one memory cell.
【００１４】図１に示すように、フローティングゲート
８およびコントロールゲート１２が所定のパターンで成
膜された後の半導体基板２の表面には、ドレイン領域と
成る不純物拡散層２４ａと、ソース領域と成る不純物拡
散層２４ｂとがイオン注入法などで自己整合的に形成し
てある。不純物拡散層２４ａ，２４ｂは、特に限定され
ないが、半導体基板２がＰ型半導体基板である場合に
は、Ｎ+ の不純物拡散層で構成される。As shown in FIG. 1, after the floating gate 8 and the control gate 12 are formed in a predetermined pattern, the surface of the semiconductor substrate 2 has an impurity diffusion layer 24a serving as a drain region and a source region. The impurity diffusion layer 24b is formed in a self-aligned manner by an ion implantation method or the like. Although the impurity diffusion layers 24a and 24b are not particularly limited, when the semiconductor substrate 2 is a P-type semiconductor substrate, the impurity diffusion layers 24a and 24b are formed of N + impurity diffusion layers.
【００１５】ソース・ドレイン領域と成る不純物拡散層
２４ａ，２４ｂの下方には、ビット線用拡散層３０が半
導体基板２内に埋め込まれるように形成してある。この
ビット線用拡散層３０は、従来のビット線と同様なパタ
ーンで形成され、ワード線となるコントロールゲート１
２に対して略直角方向に所定間隔で形成される。このビ
ット線用拡散層３０は、ソース・ドレイン領域と成る不
純物拡散層２４ａ，２４ｂと同一の導電型の不純物拡散
層で構成される。この拡散層３０の形成方法については
後述する。Below the impurity diffusion layers 24a and 24b serving as source / drain regions, a bit line diffusion layer 30 is formed so as to be embedded in the semiconductor substrate 2. The bit line diffusion layer 30 is formed in the same pattern as that of the conventional bit line, and has a control gate 1 serving as a word line.
2, and are formed at a predetermined interval in a direction substantially perpendicular to the direction of the reference numeral 2. The bit line diffusion layer 30 is formed of the same conductivity type impurity diffusion layer as the impurity diffusion layers 24a and 24b serving as source / drain regions. The method for forming the diffusion layer 30 will be described later.
【００１６】ビット線用拡散層３０の形成深さは、不純
物拡散層２４ａ，２４ｂに対して絶縁できる程度であれ
ば特に限定されないが、たとえばゲート絶縁層６から約
０．４μｍ以上の深さである。The formation depth of the bit line diffusion layer 30 is not particularly limited as long as the bit line diffusion layer 30 can be insulated from the impurity diffusion layers 24a and 24b. For example, the depth is about 0.4 μm or more from the gate insulating layer 6. is there.
【００１７】ビット線用拡散層３０と、各メモリセルの
ドレイン領域となる不純物拡散層２４ａとは、コンタク
ト用拡散層３２を通して接続される。コンタクト用拡散
層３２は、ドレイン領域と成る不純物拡散層２４ａと同
一導電型の不純物拡散層で構成される。このコンタクト
用拡散層３２は、図３にも示すように、ドレイン領域と
成る不純物拡散層２４ａとビット線用拡散層３０との中
間深さ位置に所定のパターンで形成され、両者を電気的
に接続するようになっている。このコンタクト用拡散層
３２の形成方法については後述する。The bit line diffusion layer 30 and the impurity diffusion layer 24a serving as the drain region of each memory cell are connected through a contact diffusion layer 32. The contact diffusion layer 32 is formed of an impurity diffusion layer of the same conductivity type as the impurity diffusion layer 24a serving as a drain region. The contact diffusion layer 32 is formed in a predetermined pattern at an intermediate depth position between the impurity diffusion layer 24a serving as a drain region and the bit line diffusion layer 30, as shown in FIG. It is supposed to connect. The method for forming the contact diffusion layer 32 will be described later.
【００１８】コントロールゲート１２の上には、図１に
示すように、層間絶縁層３６およびオーバコート層３８
が形成してある。層間絶縁層３６は、たとえばＣＶＤ法
で成膜してある酸化シリコン層などで構成される。ま
た、オーバコート層３８は、特に限定されないが、たと
えば、プラズマＣＶＤ法で得られる窒化シリコン膜（Ｐ
−ＳｉＮ膜）などで構成される。On the control gate 12, as shown in FIG. 1, an interlayer insulating layer 36 and an overcoat layer 38 are provided.
Is formed. The interlayer insulating layer 36 is composed of, for example, a silicon oxide layer formed by a CVD method. The overcoat layer 38 is not particularly limited. For example, a silicon nitride film (P
-SiN film).
【００１９】このようなＥＰＲＯＭ２０の製造プロセス
を次に説明する。図３に示すIV-IV 線に沿う断面である
図４（Ａ）と、図３に示すV −V 線に沿う断面である図
５（Ａ）とに示すように、まずシリコンウェーハなどで
構成される半導体基板２を準備し、その表面に、各メモ
リセルを素子分離するためのＬＯＣＯＳ４を熱酸化法に
より形成する。次に、各ＬＯＣＯＳ４間に位置する半導
体基板２の表面に、熱酸化法でゲート絶縁層６を形成す
る。Next, the manufacturing process of the EPROM 20 will be described. As shown in FIG. 4A, which is a cross section along the line IV-IV shown in FIG. 3, and FIG. 5A, which is a cross section along the line VV shown in FIG. A semiconductor substrate 2 is prepared, and a LOCOS 4 for isolating each memory cell is formed on the surface thereof by a thermal oxidation method. Next, a gate insulating layer 6 is formed on the surface of the semiconductor substrate 2 located between the LOCOSs 4 by a thermal oxidation method.
【００２０】次に、図４（Ｂ）および図５（Ｂ）に示す
ように、ビット線用拡散層３０を、半導体基板２内に埋
め込まれるように形成するためのイオン注入を行う。イ
オン注入に際しては、半導体基板２がＰ型半導体基板で
ある場合には、ＡｓやＰなどのＮ型の不純物を用い、Ａ
ｓであれば約４００〜６００ＫｅＶのエネルギーで、Ｐ
であれば約１００〜２００ＫｅＶのエネルギーでイオン
注入を行う。ドーズ量は特に限定されないが、約１×１
０15ｃｍ-2である。このようなイオン注入により、ゲー
ト絶縁層６からの深さ約０．４μｍ以上の位置に不純物
濃度のピークを有する埋め込み型のビット線用拡散層３
０を形成することができる。Next, as shown in FIGS. 4B and 5B, ion implantation for forming the bit line diffusion layer 30 so as to be embedded in the semiconductor substrate 2 is performed. At the time of ion implantation, if the semiconductor substrate 2 is a P-type semiconductor substrate, an N-type impurity such as As or P is used,
s, energy of about 400 to 600 KeV, P
If so, ion implantation is performed at an energy of about 100 to 200 KeV. The dose is not particularly limited, but is about 1 × 1
0 15 cm -2 . By such ion implantation, the buried bit line diffusion layer 3 having an impurity concentration peak at a depth of about 0.4 μm or more from the gate insulating layer 6.
0 can be formed.
【００２１】なお、このイオン注入に際しては、不必要
な部分に対してイオン注入されることを防止するため
に、レジスト膜を用いる必要があるが、ＬＯＣＯＳ４が
あるため、図３に示すように、ＬＯＣＯＳ４が切れる共
通ソース部分４２のみをレジストマスクでマスクすれば
よい。ただし、ＬＯＣＯＳ４に沿って共通ソース部分４
２を列状にマスクするようにしても良い。その場合に
は、ＬＯＣＯＳ４の上にも、レジスト膜がマスキングさ
れる。In this ion implantation, it is necessary to use a resist film in order to prevent unnecessary portions from being ion-implanted. However, since LOCOS 4 is provided, as shown in FIG. Only the common source portion 42 where the LOCOS 4 is cut may be masked with a resist mask. However, the common source part 4 along LOCOS4
2 may be masked in a row. In that case, a resist film is masked also on LOCOS4.
【００２２】次に、本実施例では、ビット線用拡散層３
０を形成するためのレジスト膜を用いたイオン注入法に
より、ビット線用拡散層３０の上層側に、分離用拡散層
４０を形成する。分離用拡散層４０を形成のためにイオ
ン注入される不純物の導電型は、ビット線用拡散層で用
いられた不純物の導電型と反対極性であり、たとえばＢ
などのＰ型不純物が用いられる。分離用拡散層４０は、
ビット線用拡散層３０が直接ソース・ドレイン領域用の
不純物拡散層２４ａ，２４ｂに対して導通することを防
止するためのストッパ用の拡散層である。イオン注入時
の不純物濃度は、基板内のある深さでピークを有するよ
うに分布するため、ビット線用拡散層３０を形成するた
めのイオン注入によりソース・ドレイン領域付近にまで
分布するＮ型不純物の濃度を中和させる作用を有する。
なお、分離用拡散層４０を設けることなく、半導体基板
２自身の不純物濃度を高めておくことも考えられる。分
離用拡散層４０と半導体基板２とは、同一の導電型であ
るので、半導体基板に対する不純物の濃度を高めておく
ことで、分離用拡散層を設けることなく、ビット線用拡
散層の不純物濃度分布を急勾配にすることができる。Next, in this embodiment, the bit line diffusion layer 3 is used.
An isolation diffusion layer 40 is formed on the upper side of the bit line diffusion layer 30 by an ion implantation method using a resist film for forming 0. The conductivity type of the impurity ion-implanted to form the isolation diffusion layer 40 is opposite to the conductivity type of the impurity used in the bit line diffusion layer.
P-type impurities such as are used. The separation diffusion layer 40
This is a stopper diffusion layer for preventing the bit line diffusion layer 30 from directly conducting to the source / drain region impurity diffusion layers 24a and 24b. Since the impurity concentration at the time of ion implantation is distributed so as to have a peak at a certain depth in the substrate, the N-type impurity is distributed to near the source / drain region by ion implantation for forming the bit line diffusion layer 30. Has the effect of neutralizing the concentration of
It is also conceivable to increase the impurity concentration of the semiconductor substrate 2 itself without providing the separation diffusion layer 40. Since the isolation diffusion layer 40 and the semiconductor substrate 2 are of the same conductivity type, by increasing the impurity concentration in the semiconductor substrate, the impurity concentration of the bit line diffusion layer can be reduced without providing the isolation diffusion layer. The distribution can be steep.
【００２３】次に、図４，５（Ｃ）に示すように、レジ
スト膜を取り除いた後に、ゲート絶縁層６の表面に、フ
ローティングゲート８となるポリシリコン膜をＣＶＤ法
などで成膜し、このフローティングゲート８を覆うよう
に、たとえばＯＮＯ積層膜で構成される中間絶縁層１０
を成膜する。次に、中間絶縁層１０の表面に、コントロ
ールゲート１２と成るポリシリコン膜をＣＶＤ法などで
成膜し、ＲＩＥなどを用いて連続して所定のパターンに
エッチングすることにより、所定パターンのコントロー
ルゲート１２およびフローティングゲート８を得る。コ
ントロールゲート１２は、ポリサイド膜などで構成する
こともできる。Next, as shown in FIGS. 4 and 5 (C), after removing the resist film, a polysilicon film serving as a floating gate 8 is formed on the surface of the gate insulating layer 6 by a CVD method or the like. Intermediate insulating layer 10 formed of, for example, an ONO laminated film so as to cover floating gate 8.
Is formed. Next, a polysilicon film serving as the control gate 12 is formed on the surface of the intermediate insulating layer 10 by a CVD method or the like, and is continuously etched into a predetermined pattern using RIE or the like, so that the control gate of the predetermined pattern is formed. 12 and the floating gate 8 are obtained. The control gate 12 can also be composed of a polycide film or the like.
【００２４】コントロールゲート１２が形成された後に
は、半導体基板２の表面に、ソース・ドレイン領域およ
び共通ソース領域となる不純物拡散層２４ａ，２４ｂ，
４２をイオン注入法などでコントロールゲートおよびＬ
ＯＣＯＳ４に対して自己整合的に形成する。イオン注入
時に用いる不純物の導電型は、ビット線用拡散層３０と
同一の導電型の不純物であり、たとえばＡｓやＰなどの
Ｎ型の不純物である。そのイオン注入時のエネルギー
は、特に限定されないが、Ａｓであれば約３００〜５０
０ＫｅＶのエネルギーで、Ｐであれば約１００〜２００
ＫｅＶのエネルギーでイオン注入を行う。ドーズ量は特
に限定されないが、約３×１０15ｃｍ-2である。After the control gate 12 is formed, the impurity diffusion layers 24a, 24b serving as a source / drain region and a common source region are formed on the surface of the semiconductor substrate 2.
42 is a control gate and L
It is formed in a self-aligned manner with respect to OCOS4. The conductivity type of the impurity used at the time of ion implantation is the same conductivity type as that of the bit line diffusion layer 30, for example, an N-type impurity such as As or P. The energy at the time of the ion implantation is not particularly limited.
Energy of 0 KeV, about 100 to 200 for P
Ion implantation is performed at an energy of KeV. The dose is not particularly limited, but is about 3 × 10 15 cm −2 .
【００２５】次に、本実施例では、ドレイン領域と成る
不純物拡散層２４ａと、ビット線用拡散層との接続を図
るために、レジストマスクを用いて所定のパターンに、
イオン注入を行い、コンタクト用拡散層３２を形成す
る。このイオン注入に用いる不純物としては、特に限定
されないが、不純物拡散層２４ａと同一の導電型であ
り、たとえばＡｓやＰなどのＮ型の不純物を用い、Ａｓ
であれば約３００〜５００ＫｅＶのエネルギーで、Ｐで
あれば約１００〜２００ＫｅＶのエネルギーでイオン注
入を行う。ドーズ量は特に限定されないが、たとえば約
５×１０14ｃｍ-2である。イオン注入後には熱処理によ
る拡散が行われる。Next, in this embodiment, in order to connect the impurity diffusion layer 24a serving as a drain region and the bit line diffusion layer, a predetermined pattern is formed using a resist mask.
Ion implantation is performed to form a contact diffusion layer 32. The impurity used for the ion implantation is not particularly limited, but has the same conductivity type as the impurity diffusion layer 24a. For example, an N-type impurity such as As or P is used.
In this case, the ion implantation is performed with an energy of about 300 to 500 KeV, and in the case of P, the ion implantation is performed with an energy of about 100 to 200 KeV. The dose is not particularly limited, but is, for example, about 5 × 10 14 cm −2 . After the ion implantation, diffusion by heat treatment is performed.
【００２６】次に、コントロールゲート層１２の上に層
間絶縁層３６を成膜する。層間絶縁層３６は、特に限定
されないが、たとえばＣＶＤ法で得られる酸化シリコン
層などで構成される。本実施例では、層間絶縁層３６に
は、ビット線のためのコンタクトホールを形成する必要
がない。Next, an interlayer insulating layer 36 is formed on the control gate layer 12. The interlayer insulating layer 36 is not particularly limited, but is composed of, for example, a silicon oxide layer obtained by a CVD method. In this embodiment, it is not necessary to form a contact hole for a bit line in the interlayer insulating layer 36.
【００２７】次に、本発明の他の実施例について図６〜
１１に基づき説明する。図６〜１１に示すように、この
実施例では、半導体基板２の表面に、ストライプ状のＬ
ＯＣＯＳ４ａを形成し、このＬＯＣＯＳ４ａをマスクと
して、イオン注入法により、自己整合的にビット線用拡
散層３０ａを半導体基板２内部に形成する。Next, another embodiment of the present invention will be described with reference to FIGS.
11 will be described. As shown in FIGS. 6 to 11, in this embodiment, a stripe-shaped L
The OCOS 4a is formed, and the bit line diffusion layer 30a is formed in the semiconductor substrate 2 in a self-aligned manner by ion implantation using the LOCOS 4a as a mask.
【００２８】この実施例に係るＥＰＲＯＭの製造プロセ
スの一例を次に示す。まず、シリコン製半導体基板の表
面に、パッド用酸化シリコン膜を成膜した後、選択酸化
用の窒化シリコン膜をＣＶＤ法などで成膜する（図示せ
ず）。そして、窒化シリコン膜をストライプ状のＬＯＣ
ＯＳパターンでパターニングし、チャネルストップ用イ
オン注入を行う。次に、図６に示すように、半導体基板
２の表面を熱酸化し、約６００ｎｍ程度の膜厚のストラ
イプ状のＬＯＣＯＳ４ａを得る。An example of the manufacturing process of the EPROM according to this embodiment will be described below. First, after a silicon oxide film for a pad is formed on the surface of a silicon semiconductor substrate, a silicon nitride film for selective oxidation is formed by a CVD method or the like (not shown). Then, the silicon nitride film is formed into a striped LOC.
Patterning is performed using an OS pattern, and channel stop ion implantation is performed. Next, as shown in FIG. 6, the surface of the semiconductor substrate 2 is thermally oxidized to obtain a striped LOCOS 4a having a thickness of about 600 nm.
【００２９】次に、図７に示すように、ビット線用拡散
層３０ａを、半導体基板２内に埋め込まれるように形成
するためのイオン注入を行う。イオン注入に際しては、
半導体基板２がＰ型半導体基板である場合には、Ａｓや
ＰなどのＮ型の不純物を用い、Ａｓであれば約７００Ｋ
ｅＶのエネルギーでエネルギーでイオン注入を行う。ド
ーズ量は特に限定されないが、約４×１０15ｃｍ-2であ
る。このようなイオン注入により、深さ約０．４μｍ以
上の位置に不純物濃度のピークを有する埋め込み型のビ
ット線用拡散層３０ａを、ＬＯＣＯＳ４ａに対して自己
整合的に形成することができる。ビット線用拡散層３０
ａは、ＬＯＣＯＳ４ａに対して自己整合的に形成される
ことから、その幅Ｂおよび間隔Ｌは一定となる。Next, as shown in FIG. 7, ion implantation for forming the bit line diffusion layer 30a so as to be embedded in the semiconductor substrate 2 is performed. For ion implantation,
When the semiconductor substrate 2 is a P-type semiconductor substrate, an N-type impurity such as As or P is used.
Ion implantation is performed with energy of eV. The dose is not particularly limited, but is about 4 × 10 15 cm −2 . By such ion implantation, a buried bit line diffusion layer 30a having an impurity concentration peak at a depth of about 0.4 μm or more can be formed in a self-aligned manner with respect to the LOCOS 4a. Bit line diffusion layer 30
Since a is formed in a self-aligned manner with respect to the LOCOS 4a, its width B and interval L are constant.
【００３０】次に、図８に示すように、半導体基板２の
表面にゲート絶縁層６を形成するために、２０ｎｍ程度
の酸化シリコン膜をＣＶＤ法などで成膜する。その表面
には、フローティングゲートとなる第１ポリシリコン膜
をＣＶＤ法により成膜する。この第１ポリシリコン膜
は、所定パターンのレジストが成膜された状態でＲＩＥ
され、レジストのパターンに加工される。Next, as shown in FIG. 8, in order to form the gate insulating layer 6 on the surface of the semiconductor substrate 2, a silicon oxide film of about 20 nm is formed by a CVD method or the like. A first polysilicon film serving as a floating gate is formed on the surface by a CVD method. This first polysilicon film is subjected to RIE in a state where a resist of a predetermined pattern is formed.
And processed into a resist pattern.
【００３１】その後、中間絶縁層１０となる酸化シリコ
ン膜を約２０ｎｍ程度ＣＶＤ法で成膜し、その上に、コ
ントロールゲート１２となる第２ポリシリコン膜をＣＶ
Ｄ法で成膜する。この第２ポリシリコン膜は、所定パタ
ーンのレジストが成膜された状態でＲＩＥされ、レジス
トのパターンに加工される。次に、中間絶縁層１０とな
る酸化シリコン膜、フローティングゲート８となるポリ
シリコン膜を、順次ＲＩＥによりエッチングする。Thereafter, a silicon oxide film serving as the intermediate insulating layer 10 is formed to a thickness of about 20 nm by a CVD method, and a second polysilicon film serving as the control gate 12 is formed thereon by CV.
The film is formed by the method D. The second polysilicon film is subjected to RIE in a state where a predetermined pattern of resist is formed, and is processed into a resist pattern. Next, the silicon oxide film serving as the intermediate insulating layer 10 and the polysilicon film serving as the floating gate 8 are sequentially etched by RIE.
【００３２】次に、図９および図１１に示すように、Ｆ
ＯＥ（Field Oxide Etch）窓明けによりパターニング
を行い、ストライプ状のＬＯＣＯＳ４ａを、コントロー
ルゲート１２をマスクの一部に用いて所定のパターンに
エッチングし、共通ソース領域用拡散層４２ａとなる基
板２の表面を露出させる。Next, as shown in FIG. 9 and FIG.
Patterning is performed by opening an OE (Field Oxide Etch) window, and the stripe-shaped LOCOS 4a is etched into a predetermined pattern using the control gate 12 as a part of a mask, and the surface of the substrate 2 that becomes the common source region diffusion layer 42a. To expose.
【００３３】次に、図９〜図１１に示すように、半導体
基板２の表面に、ソース・ドレイン領域および共通ソー
ス領域となる不純物拡散層２４ａ，４２ａを、イオン注
入法などで、コントロールゲート１２およびエッチング
されたＬＯＣＯＳ４ａに対して自己整合的に形成する。
イオン注入時に用いる不純物の導電型は、ビット線用拡
散層３０ａと同一の導電型の不純物であり、たとえばＡ
ｓやＰなどのＮ型の不純物である。そのイオン注入時の
エネルギーは、特に限定されないが、Ａｓであれば約３
００〜５００ＫｅＶのエネルギーで、Ｐであれば約１０
０〜２００ＫｅＶのエネルギーでイオン注入を行う。ド
ーズ量は特に限定されないが、約３×１０15ｃｍ-2であ
る。Next, as shown in FIGS. 9 to 11, impurity diffusion layers 24a and 42a serving as source / drain regions and a common source region are formed on the surface of the semiconductor substrate 2 by ion implantation or the like. And it is formed in a self-aligned manner with respect to the etched LOCOS 4a.
The conductivity type of the impurity used at the time of ion implantation is the same conductivity type as that of the bit line diffusion layer 30a.
N-type impurities such as s and P. The energy at the time of the ion implantation is not particularly limited.
Energy of 00 to 500 KeV, about 10 for P
Ion implantation is performed at an energy of 0 to 200 KeV. The dose is not particularly limited, but is about 3 × 10 15 cm −2 .
【００３４】次に、コントロールゲート１２の上に約５
００ｎｍ程度の酸化シリコン膜などで構成される層間絶
縁膜層３６を成膜し、その上から、所定のパターンで、
コンタクト用拡散層３２ａを形成するためのイオン注入
を行う。その後、周辺回路形成のために、層間絶縁膜層
の成膜、層間絶縁膜層に対するコンタクトホールの形
成、アルミニウム配線層の形成、アルミニウム配線層の
パターニングなどを行う。なお、コンタクト用拡散層３
２ａを形成するためのイオン注入に際しては、周辺回路
部は、レジストで全面を覆っておき、イオン注入されな
いようにする。Next, about 5
An interlayer insulating film layer 36 composed of a silicon oxide film of about 00 nm is formed, and a predetermined pattern is formed thereon.
Ion implantation for forming the contact diffusion layer 32a is performed. After that, in order to form a peripheral circuit, an interlayer insulating film layer is formed, a contact hole is formed in the interlayer insulating film layer, an aluminum wiring layer is formed, and an aluminum wiring layer is patterned. The contact diffusion layer 3
At the time of ion implantation for forming 2a, the peripheral circuit portion is entirely covered with a resist so as to prevent ion implantation.
【００３５】本実施例では、ビット線用拡散層が、スト
ライプ状のＬＯＣＯＳに沿って自己整合的に形成される
ことから、ビット線用拡散層３０ａが、隣接するセルト
ランジスタのドレイン領域（拡散層２４ａ）側へはみ出
すことを有効に防止することができる。したがって、セ
ルトランジスタのドレイン（拡散層２４ａ）と隣接ビッ
ト線用拡散層３０ａとのパンチスルーのおそれを有効に
解消することができる。また、隣接するビット線用拡散
層３０ａ相互間の距離Ｌは、ストライプ状のＬＯＣＯＳ
間隔で一義的に決定され、常に一定となると共に、ビッ
ト線用拡散層の線幅Ｂも一定となる。ビット線用拡散層
３０ａの線幅Ｂが一定となれば、抵抗値のばらつきを防
止することができ、セルトランジスタ製造のための歩留
まりが向上すると共に、安定化する。In this embodiment, since the bit line diffusion layer is formed in a self-aligned manner along the stripe-shaped LOCOS, the bit line diffusion layer 30a is formed in the drain region (diffusion layer) of the adjacent cell transistor. It can be effectively prevented from protruding to the side 24a). Therefore, the possibility of punch-through between the drain (diffusion layer 24a) of the cell transistor and the adjacent bit line diffusion layer 30a can be effectively eliminated. The distance L between the adjacent bit line diffusion layers 30a is the same as the stripe-shaped LOCOS.
It is uniquely determined by the interval and is always constant, and the line width B of the bit line diffusion layer is also constant. If the line width B of the bit line diffusion layer 30a is constant, variation in resistance can be prevented, and the yield for manufacturing cell transistors is improved and stabilized.
【００３６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、ビット線用拡散層３０の低抵抗
化を図るために、ビット線用拡散層３０，３０ａの一定
の長さ毎に、アルミニウムなどの金属電極層でシャント
し、ビット線用拡散層３０，３０ａの見かけ上の抵抗を
低減することができ、メモリセルの高速動作を実現する
ことができる。The present invention is not limited to the above-described embodiment, but can be variously modified within the scope of the present invention. For example, in order to reduce the resistance of the bit line diffusion layer 30, every predetermined length of the bit line diffusion layer 30, 30a is shunted with a metal electrode layer such as aluminum, and the bit line diffusion layer 30, 30a is shunted. The apparent resistance of the memory cell 30a can be reduced, and high-speed operation of the memory cell can be realized.
【００３７】また、図１２に示すように、周辺回路５０
でも、埋め込み型のビット線用拡散層３０ｂを、配線用
として用いることにより、半導体基板２上に積層される
使用可能配線層数を一つ増大させることができる。なお
図１２中、符号３２ｂはコンタクト用拡散層、５２は周
辺回路５０の拡散層、５４は周辺回路５０のゲート電
極、５６はアルミ配線用コンタクトホール、５８はアル
ミ配線、３８はオーバコート層である。Further, as shown in FIG.
However, by using the buried bit line diffusion layer 30b for wiring, the number of usable wiring layers stacked on the semiconductor substrate 2 can be increased by one. In FIG. 12, reference numeral 32b is a contact diffusion layer, 52 is a diffusion layer of the peripheral circuit 50, 54 is a gate electrode of the peripheral circuit 50, 56 is a contact hole for aluminum wiring, 58 is an aluminum wiring, and 38 is an overcoat layer. is there.
【００３８】さらに、上述した実施例では、ＥＰＲＯＭ
を例にとり本発明を説明したが、本発明の構造は、ＥＰ
ＲＯＭに限定されず、Ｅ2 ＰＲＯＭ、フラッシュ型メモ
リなどの電気的消去型の不揮発性半導体装置、あるいは
その他の不揮発性半導体装置に対しても適用することが
できる。Further, in the above-described embodiment, the EPROM
The present invention has been described by taking an example as an example.
The present invention is not limited to a ROM, and can be applied to an electrically erasable nonvolatile semiconductor device such as an E 2 PROM and a flash memory, or to other nonvolatile semiconductor devices.
【００３９】たとえば図１３は、本発明をマスクＲＯＭ
に適用した例を示している。この実施例では、ＬＯＣＯ
Ｓ４ｂにより、それぞれのセルトランジスタ６０が完全
に分離されており、各セルトランジスタ６０のドレイン
領域用拡散層６１と、ビット線用拡散層３０ｃとを、記
憶すべき情報に対応したパターンで形成されたコンタク
ト用拡散層３２ｃにより、適宜接続することで、マスク
ＲＯＭを実現している。なお図１３中、符号６２はゲー
ト絶縁層、６４はセントランジスタのゲート電極であ
る。For example, FIG. 13 shows a mask ROM according to the present invention.
The example applied to FIG. In this embodiment, LOCO
By S4b, each cell transistor 60 is completely separated, and the drain region diffusion layer 61 and the bit line diffusion layer 30c of each cell transistor 60 are formed in a pattern corresponding to information to be stored. A mask ROM is realized by appropriately connecting the contact diffusion layers 32c. In FIG. 13, reference numeral 62 denotes a gate insulating layer, and 64 denotes a gate electrode of the sense transistor.
【００４０】[0040]
【発明の効果】以上説明してきたように、本発明によれ
ば、メモリセルのソース・ドレイン領域用拡散層に対し
て接続されるビット線が、ソース・ドレイン領域用拡散
層の下方に半導体基板内に埋め込まれるように形成され
たビット線用拡散層で構成されているので、ビット線と
の接続のために、ソース・ドレイン領域用拡散層に対し
て臨むコンタクトホールを形成する必要がなくなる。そ
の結果、コンタクトホールの大きさおよびコンタクトホ
ールの形成誤差を見込んでメモリセルのワード線間隔を
広げる必要がなくなり、ワード線間隔を、ホトリソグラ
フィによって律速される限界まで狭めることが可能にな
る。したがって、メモリセルサイズの大幅な縮小が可能
になり、高集積化が可能になる。また、ビット線接続用
のコンタクトホールの開口が不用になることから、ビッ
ト線コンタクトホール開口に伴う製造歩留まり低下がな
くなり、歩留まり向上の観点からも有利である。さら
に、ビット線用拡散層とソース・ドレイン領域用拡散層
との間に、ビット線用拡散層に沿って、ビット線用拡散
層とは反対の導電型の分離用拡散層が形成されているの
で、ビット線用拡散層が直接ソース・ドレイン領域用の
不純物拡散層に対して導通することを防止することがで
きる。 As described above, according to the present invention, the bit line connected to the source / drain region diffusion layer of the memory cell is provided below the source / drain region diffusion layer. Since the bit line diffusion layer is formed so as to be buried therein, it is not necessary to form a contact hole facing the source / drain region diffusion layer for connection with the bit line. As a result, it is not necessary to increase the interval between the word lines of the memory cell in consideration of the size of the contact hole and the formation error of the contact hole, and it is possible to narrow the interval between the word lines to the limit determined by photolithography. Therefore, the memory cell size can be significantly reduced, and high integration can be achieved. Further, since the opening of the contact hole for connecting the bit line becomes unnecessary, the production yield is not reduced due to the opening of the bit line contact hole, which is advantageous from the viewpoint of improving the yield. Further
In addition, a diffusion layer for bit lines and a diffusion layer for source / drain regions
Between the bit line diffusion layer and the bit line diffusion layer.
The diffusion layer of the conductivity type opposite to the layer is formed.
The bit line diffusion layer is directly connected to the source / drain regions.
It is possible to prevent conduction to the impurity diffusion layer.
Wear.
【００４１】特に、ストライプ状の選択酸化素子分離領
域をマスクとして、イオン注入法により、自己整合的に
ビット線用拡散層を半導体基板内部に形成する本発明で
は、レジストのパターニングなどの工程が不用となり、
製造工程の削減が可能となる。その結果、マスクズレに
よる隣接埋め込みビット線間の接近に伴うセル間の干渉
および埋め込みビット線の線幅減少による抵抗増を防止
することが可能になる。この点でも、不揮発性半導体装
置の製造歩留まりが向上する。さらに、本発明では、コ
ンタクト用拡散層を、記憶すべき情報に対応したパター
ンで形成することにより、新規な構造のマスクＲＯＭを
実現することができる。In particular, in the present invention in which a bit line diffusion layer is formed in a self-aligned manner inside a semiconductor substrate by ion implantation using the stripe-shaped selective oxidation element isolation region as a mask, steps such as resist patterning are unnecessary. Becomes
The number of manufacturing steps can be reduced. As a result, it is possible to prevent interference between cells due to the approach between adjacent buried bit lines due to mask misalignment and increase in resistance due to a decrease in the line width of the buried bit line. Also in this respect, the manufacturing yield of the nonvolatile semiconductor device is improved. Further, in the present invention, a mask ROM having a novel structure can be realized by forming the contact diffusion layer in a pattern corresponding to information to be stored.
【図１】本発明の一実施例に係るＥＰＲＯＭの要部断面
図である。FIG. 1 is a sectional view of a main part of an EPROM according to an embodiment of the present invention.
【図２】図１に示すII-II 線に沿う要部断面図である。FIG. 2 is a cross-sectional view of a main part along line II-II shown in FIG.
【図３】同実施例のＥＰＲＯＭの要部平面図である。FIG. 3 is a plan view of a main part of the EPROM of the embodiment.
【図４】同実施例のＥＰＲＯＭの製造過程を示す要部断
面図である。FIG. 4 is a fragmentary cross-sectional view showing the process of manufacturing the EPROM of the embodiment.
【図５】同実施例のＥＰＲＯＭの製造過程を示す要部断
面図である。FIG. 5 is a fragmentary cross-sectional view showing the process of manufacturing the EPROM of the embodiment.
【図６】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。FIG. 6 is a fragmentary cross-sectional perspective view showing a process of manufacturing an EPROM according to another embodiment of the present invention.
【図７】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。FIG. 7 is a fragmentary perspective view showing the manufacturing process of an EPROM according to another embodiment of the present invention.
【図８】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。FIG. 8 is a fragmentary perspective view showing the manufacturing process of an EPROM according to another embodiment of the present invention.
【図９】本発明の他の実施例に係るＥＰＲＯＭの製造過
程を示す要部断面斜視図である。FIG. 9 is a cross-sectional perspective view of a main part showing a process of manufacturing an EPROM according to another embodiment of the present invention.
【図１０】図９に示すＸ−Ｘ線に沿う概略断面図であ
る。FIG. 10 is a schematic sectional view taken along line XX shown in FIG. 9;
【図１１】同実施例のＥＰＲＯＭの概略平面図である。FIG. 11 is a schematic plan view of the EPROM of the embodiment.
【図１２】周辺回路を示す要部概略断面図である。FIG. 12 is a schematic cross-sectional view of a main part showing a peripheral circuit.
【図１３】本発明のさらにその他の実施例に係るマスク
ＲＯＭの要部概略断面図である。FIG. 13 is a schematic sectional view of a main part of a mask ROM according to still another embodiment of the present invention.
【図１４】従来例に係るＥＰＲＯＭの要部断面図であ
る。FIG. 14 is a sectional view of a main part of an EPROM according to a conventional example.
【図１５】同従来例に係るＥＰＲＯＭの平面図である。FIG. 15 is a plan view of an EPROM according to the conventional example.
２… 半導体基板 ４．４ａ… ＬＯＣＯＳ（選択酸化素子分離領域） ６… ゲート絶縁層 ８… フローティングゲート １０… 中間絶縁層 １２… コントロールゲート １４… 層間絶縁層 １６… 金属電極層 ２０… ＥＰＲＯＭ ２４ａ，２４ｂ… 不純物拡散層 ３０，３０ａ，３０ｂ，３０ｃ… ビット線用拡散層 ３２，３２ａ，３２ｂ，３２ｃ… コンタクト用拡散層 ４２ａ… 共通ソース用拡散層 Reference Signs List 2 semiconductor substrate 4.4a LOCOS (selective oxidation element isolation region) 6 gate insulating layer 8 floating gate 10 intermediate insulating layer 12 control gate 14 interlayer insulating layer 16 metal electrode layer 20 EPROM 24a, 24b ... impurity diffusion layers 30, 30a, 30b, 30c ... bit line diffusion layers 32, 32a, 32b, 32c ... contact diffusion layers 42a ... common source diffusion layers
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平２−294077（ＪＰ，Ａ) 特開 平５−102439（ＪＰ，Ａ) 特開 平４−280469（ＪＰ，Ａ) 特開 平４−262576（ＪＰ，Ａ) 特開 平４−225276（ＪＰ，Ａ) 特開 平４−118967（ＪＰ，Ａ) 特開 平４−30573（ＪＰ，Ａ) 特開 平３−218665（ＪＰ，Ａ) 特開 平２−234473（ＪＰ，Ａ) 特開 平２−63163（ＪＰ，Ａ) 特開 昭57−192067（ＪＰ，Ａ) 特開 昭54−92077（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/8242 H01L 27/108 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI H01L 29/792 (56) References JP-A-2-294077 (JP, A) JP-A-5-102439 (JP, A) JP-A-4-280469 (JP, A) JP-A-4-262576 (JP, A) JP-A-4-225276 (JP, A) JP-A-4-118967 (JP, A) JP-A-4-30573 (JP JP, A) JP-A-3-218665 (JP, A) JP-A-2-234473 (JP, A) JP-A-2-63163 (JP, A) JP-A-57-192067 (JP, A) JP 54-92077 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/8247 H01L 21/8242 H01L 27/108 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
ス状に形成してある不揮発性半導体装置であって、 各メモリセルに対して接続されるビット線が、ソース・
ドレイン領域用拡散層の下方に半導体基板内に埋め込ま
れるように形成され、前記ソース・ドレイン領域用拡散
層と同一の導電型のビット線用拡散層で構成され、 前記ビット線用拡散層と前記ソース・ドレイン領域用拡
散層との間には、前記ビット線用拡散層に沿って、前記
ビット線用拡散層とは反対の導電型の分離用拡散層が形
成されてい ることを特徴とする不揮発性半導体装置。1. A nonvolatile semiconductor device in which memory cells are formed in a matrix on a semiconductor substrate, wherein a bit line connected to each memory cell has a source
Is formed so as to be embedded in the semiconductor substrate beneath the drain region diffusion layer, the formed of the source and drain regions for the diffusion layer same conductivity type as the bit line diffusion layer, the said bit line diffusion layer Expansion for source / drain region
Between the diffusion layer and the bit line diffusion layer,
An isolation diffusion layer of the opposite conductivity type to the bit line diffusion layer is formed.
It made which do nonvolatile semiconductor device according to claim Rukoto.
レイン領域用拡散層とは、前記ソース・ドレイン領域用
拡散層と同一の導電型で、しかも所定パターンに前記半
導体基板内に埋め込まれるように形成されたコンタクト
用拡散層により接続されることを特徴とする請求項１に
記載の不揮発性半導体装置。And wherein said bit line diffusion layer, the drain and the region for the diffusion layer, in the source-drain regions for the diffusion layer same conductivity type and, moreover the semi <br/> conductor in a predetermined pattern 2. The non-volatile semiconductor device according to claim 1, wherein the non-volatile semiconductor device is connected by a contact diffusion layer formed so as to be embedded in the substrate.
択酸化素子分離領域間に形成され、選択酸化素子分離領
域は、前記半導体基板の表面に沿ってストライプ状に形
成されることを特徴とする請求項１または２のいずれか
に記載の不揮発性半導体装置。Wherein said source and drain regions for the diffusion layer is formed between the selective oxidation isolation region, selectively oxidized isolation region, a feature that it is formed in a stripe shape along the surface of said semiconductor substrate The nonvolatile semiconductor device according to claim 1, wherein:
報に対応したパターンで形成され、マスクＲＯＭとして
用いられることを特徴とする請求項２に記載の不揮発性
半導体装置。 4. The nonvolatile semiconductor device according to claim 2, wherein said contact diffusion layer is formed in a pattern corresponding to information to be stored and is used as a mask ROM.
酸化素子分離領域を形成し、この選択酸化素子分離領域
をマスクとして、イオン注入法により、自己整合的にビ
ット線用拡散層を半導体基板内部に形成することを特徴
とする不揮発性半導体装置の製造方法。5. A bit line diffusion layer is formed in a self-aligned manner by ion implantation using the selective oxidation element isolation region as a mask on a surface of the semiconductor substrate. A method for manufacturing a nonvolatile semiconductor device, wherein the method is formed inside.
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