JP3156522B2 - Drive circuit for liquid crystal display - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、フルカラーによる階
調表示が可能な液晶表示装置用駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for a liquid crystal display device capable of full-color gradation display.
【０００２】[0002]
【従来の技術】フルカラー表示用の液晶駆動回路とし
て、振動電圧方式、抵抗分割方式、ＤＡＣ（デジタル−
アナログ変換器）内蔵方式等が知られている。これらの
方式のうち、駆動回路としての動作スピードや電圧の精
度の点からみて、ＤＡＣ内蔵方式が優れていると考えら
れる。この発明は、特にＤＡＣ内蔵方式の液晶駆動回路
に関するものである。図６は、マトリクス構造の液晶パ
ネルとその周辺回路からなる一般的な液晶表示装置の構
成を示している。同図において、６０１は液晶パネル、
６０２はコモンドライバ、そして６０３はセグメントド
ライバである。液晶パネル６０１のマトリクスのロウ側
を走査するコモンドライバ６０２は、一時点ではある１
つのロウの全液晶画素を選択する。セグメントドライバ
６０３の中で、ある１つのカラムを駆動する駆動回路６
０４は、コモンドライバ６０２が選択した液晶画素に対
し、当該液晶画素の階調データに応じた電圧を印加す
る。各液晶画素６０５にはトランジスタ６０６を介して
駆動回路６０４からの電圧が印加される。2. Description of the Related Art As a liquid crystal driving circuit for full-color display, an oscillating voltage system, a resistance division system, a DAC (digital-
An analog converter) built-in system is known. Among these methods, the DAC built-in method is considered to be superior in terms of the operating speed and voltage accuracy of the drive circuit. The present invention particularly relates to a liquid crystal drive circuit incorporating a DAC. FIG. 6 shows a configuration of a general liquid crystal display device including a liquid crystal panel having a matrix structure and its peripheral circuits. In the figure, 601 is a liquid crystal panel,
602 is a common driver, and 603 is a segment driver. The common driver 602 that scans the row side of the matrix of the liquid crystal panel 601 has a 1
Select all liquid crystal pixels in one row. A driving circuit 6 for driving a certain column in the segment driver 603
04 applies a voltage corresponding to the gradation data of the liquid crystal pixel to the liquid crystal pixel selected by the common driver 602. A voltage from the driving circuit 604 is applied to each liquid crystal pixel 605 via the transistor 606.
【０００３】以上の構成において、駆動回路６０４に
は、表示データをアナログ信号に変換するＤＡＣ（ディ
ジタル／アナログ変換器）が用いられる。図７は、従来
のＤＡＣの構成例を示す図である。このＤＡＣ７００は
電荷スケーリング型のＤＡＣであり、Ｎ個のコンデンサ
Ｃ1〜ＣN 、終端コンデンサＣT ならびにスイッチＷa
・Ｗb ・Ｗ1 〜ＷN から構成されている。最初のコンデ
ンサＣ1 の容量をＣとすると、２番目のコンデンサＣ2
の容量は［１／２］Ｃに、３番目のコンデンサＣ3 の容
量は［１／４］Ｃに．．．Ｎ−１番目のコンデンサＣ
N-1 の容量は［１／２N-2 ］Ｃ、そしてＮ番目のコンデ
ンサＣN の容量は［１／２N-1 ］Ｃとなるように設計さ
れている。ＣT の容量は［１／２N-1 ］Ｃである。ま
た、Ｂはボルテージフォロワであり、ＶREFは基準電圧
である。In the above configuration, a DAC (digital / analog converter) for converting display data into an analog signal is used for the drive circuit 604. FIG. 7 is a diagram illustrating a configuration example of a conventional DAC. The DAC700 is DAC charge scaling type, N pieces of the capacitor C 1 -C N, termination capacitor C T and the switch W a
- and a W b · W 1 ~W N. Assuming that the capacity of the first capacitor C 1 is C, the second capacitor C 2
Is [1/2] C, the capacity of the third capacitor C3 is [1/4] C. . . N-1st capacitor C
Capacity of N-1 is [1/2 N-2] C and the capacity of the N-th capacitor C N, is designed to be a [1/2 N-1] C. Capacity of C T is [1/2 N-1] C. B is a voltage follower, and V REF is a reference voltage.
【０００４】このＤＡＣ７００へ供給されるディジタル
データは、Ｎビットの２進数で与えられる。このＮビッ
トのディジタルデータのそれぞれのビットの値をｂ1，
ｂ2，・・・ｂN とする。ビットｂi （ｉ＝１〜Ｎ）
が”１”であると、スイッチＷiが基準電源ＶREF に接
続され、”０”であるとグランドに接続される。ＤＡＣ
７００には、互いに重なりあわない２相のクロック
φ1、φ2が接続されている。φ1 のタイミングにおいて
は、スイッチＷa ・Ｗb が閉じ、スイッチＷ1 〜ＷN が
グランド側に倒れ、コンデンサＣ1 〜ＣN とＣT の両端
がグランドに接続される。φ2 のタイミングにおいて
は、スイッチＷa ・Ｗb が開くとともに、スイッチＷ1
〜ＷN は上述したように階調値の各ビットの値に応じて
ＶREF かグランド側に切り替わる。[0004] Digital data supplied to the DAC 700 is given as an N-bit binary number. The value of each bit of the N-bit digital data is represented by b 1 ,
b 2, and ··· b N. Bit b i (i = 1~N)
There If it is "1", is connected the switch W i is the reference power supply V REF, is connected to the ground to be "0". DAC
700 is connected to two-phase clocks φ 1 and φ 2 which do not overlap with each other. At the timing of phi 1, switch W a · W b is closed, the switch W 1 to W-N collapse to the ground side, across the capacitor C 1 -C N and C T are connected to ground. At the timing of phi 2, the switch W a · W b is opened, the switch W 1
ＷW N is switched to V REF or ground according to the value of each bit of the gradation value as described above.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述の回路
をＩＣチップ上に実装するにあたっては、各コンデンサ
の容量の精度を確保するために、これらコンデンサを単
位コンデンサで構成する方法を採用している。図７の場
合で言うと、［１／２N-1 ］Ｃの容量を持つコンデンサ
を単位コンデンサとする。したがって、Ｎ番目のコンデ
ンサＣN は１個の単位コンデンサ、「Ｎ−１」番目のコ
ンデンサＣN-1 は２個の単位コンデンサから構成され、
等々、回路全体としては［２N −１］個の単位コンデン
サを必要とする。液晶の階調数が増えてデジタルデータ
のビット数が増大するにしたがい、必要とされる単位コ
ンデンサの数は飛躍的に増大する。たとえば、８ビット
のデジタルデータを入力とする場合には２５６階調表示
が可能となるが、そのためには２５５個もの単位コンデ
ンサが必要とされることになる。By the way, in mounting the above-mentioned circuit on an IC chip, a method is adopted in which these capacitors are constituted by unit capacitors in order to ensure the accuracy of the capacitance of each capacitor. . In the case of FIG. 7, a capacitor having a capacity of [1/2 N-1 ] C is defined as a unit capacitor. Therefore, the Nth capacitor C N is composed of one unit capacitor, the “N−1” th capacitor C N-1 is composed of two unit capacitors,
For example, [2 N -1] unit capacitors. As the number of gradations of liquid crystal increases and the number of bits of digital data increases, the number of required unit capacitors increases dramatically. For example, when 8-bit digital data is input, 256 gradations can be displayed. For this purpose, as many as 255 unit capacitors are required.
【０００６】このように、従来の容量型ＤＡＣを使用し
た液晶駆動回路ではコンデンサがＩＣチップ上で大きな
面積を占有する。特に近年では、ＴＦＴ（薄膜トランジ
スタ）型の液晶表示装置における階調数の向上につれ、
チップサイズの増大がコストダウンのネックとなってい
る。この発明は上記の点に鑑みてなされたものであり、
その目的は、液晶駆動回路に使用する素子がＩＣチップ
上に占める面積を削減し、液晶表示装置用駆動回路の小
型化を図ることにある。As described above, in the liquid crystal drive circuit using the conventional capacitive DAC, the capacitor occupies a large area on the IC chip. Particularly in recent years, as the number of gradations in a TFT (thin film transistor) type liquid crystal display device has been improved,
The increase in chip size is a bottleneck for cost reduction. The present invention has been made in view of the above points,
It is an object of the present invention to reduce the area occupied by an element used for a liquid crystal driving circuit on an IC chip and to downsize a driving circuit for a liquid crystal display device.
【０００７】[0007]
【課題を解決するための手段】以上の課題を解決するた
めに、本発明は、液晶表示装置を階調駆動する液晶表示
装置用駆動回路において、基準電流が流れる基準ＭＯＳ
ＦＥＴと、前記基準電流を発生させる定電流回路と、前
記基準ＭＯＳＦＥＴと同一のチャネル長を有し、チャネ
ル幅が前記基準ＭＯＳＦＥＴのチャネル幅のそれぞれ２
m （ｍ＝０〜「ｎ−１」）倍に設定され、前記基準電流
の２m 倍の電流がそれぞれ流れる第１〜第ｎのＭＯＳＦ
ＥＴとを有するカレントミラー回路と、外部から供給さ
れるｎビットの階調データに基づいて前記第１〜第ｎの
ＭＯＳＦＥＴの出力電流をオン／オフ制御する第１〜第
ｎのスイッチ手段と、サンプルパルスのタイミングにお
いて前記第１〜第ｎのＭＯＳＦＥＴの出力電流によって
充電されるコンデンサと、前記コンデンサの充電電圧を
前記液晶表示装置へ印加する出力バッファと、前記コン
デンサの充電電圧を前記出力バッファに伝えるかどうか
を制御するサンプル用スイッチ手段とを具備し、前記サ
ンプルパルスに応答し、前記コンデンサの充電を開始す
るタイミングで、前記第１〜第ｎのスイッチ手段がオン
又はオフするとともに前記サンプル用スイッチ手段がオ
フにされ、前記コンデンサの充電を終了させるタイミン
グで、前記第１〜第ｎのスイッチ手段がオフにされると
ともに前記サンプル用スイッチ手段がオンにされること
を特徴としている。 In order to solve the above problems SUMMARY OF THE INVENTION The present invention provides a liquid crystal display device driving circuit for gradation driving a liquid crystal display device, the reference MOS the standards current flows
An FET, a constant current circuit for generating the reference current,
It has the same channel length as the reference MOSFET, and
The channel width is 2 times the channel width of the reference MOSFET.
m (M = 0 to “n−1”) times, 2 m of the reference current 1st to n-th MOSFs, each of which flows twice the current
ET, and the first to n-th based on n-bit grayscale data supplied from the outside.
Said switch means of the first to n to ON / OFF control of the output current of the MOSFET, and a capacitor which is charged by the MOSFET of the output current of the first to n at the timing of the sample pulses, the charging voltage of the capacitor an output buffer for applying to the liquid crystal display device, the con
Whether to transfer the charge voltage of the capacitor to the output buffer
Comprising a sample switch means for controlling said service
Start charging the capacitor in response to the sample pulse.
At the same time, the first to n-th switch means are turned on.
Or the sample switch is turned off and
Timing to end charging of the capacitor
When the first to n-th switch means are turned off,
Both the sample switch means is turned on
It is characterized by.
【０００８】[0008]
【作用】この発明によれば、階調データに基づいてカレ
ントミラー回路を構成する第１〜第ｎのＭＯＳＦＥＴの
出力電流をオン／オフ制御してコンデンサの充電電流を
変化させ、このコンデンサの充電電圧に基づいて液晶表
示装置を駆動する。このような構成により、単位コンデ
ンサを多数使用する必要がなくなるとともに、回路を半
導体素子で形成することが可能となり、回路の大きさを
大幅に縮小することが可能となる。 SUMMARY OF] According to the present invention, boyfriend based on grayscale data
The on / off control of the output currents of the first to n-th MOSFETs constituting the mirror circuit changes the charging current of the capacitor, and the liquid crystal display device is driven based on the charging voltage of the capacitor. With such a configuration, it is not necessary to use a large number of unit capacitors, and it is possible to form a circuit with a semiconductor element, and it is possible to significantly reduce the size of the circuit .
【０００９】[0009]
【実施例】次に、図面を参照してこの発明の一実施例に
ついて説明する。図１は、同実施例による液晶表示装置
用駆動回路の回路図であり、カレントミラー型ＤＡＣを
採用している。ここで図１の回路の説明に入る前に、図
２を参照して簡単にカレントミラー回路の説明をする。
図２において、ＶCCは電源電圧である。２０１はＭＯＳ
ＦＥＴ（ＭＯＳ電界効果トランジスタ）であり、チャネ
ル幅がＷ1 、チャネル長がＬ1 である。また、２０２も
ＭＯＳＦＥＴであり、そのチャネル幅はＷ2 、チャネル
長はＬ2 である。ここで、これら「チャネル幅」ないし
は「チャネル長」は、それぞれ図３に示すＭＯＳＦＥＴ
の構造図におけるチャネル幅Ｗあるいはチャネル長Ｌで
示されるものである。なお、図３においてＧ，Ｓ，Ｄは
それぞれＭＯＳＦＥＴのゲート、ソース、ドレインであ
る。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a drive circuit for a liquid crystal display device according to the embodiment, which employs a current mirror type DAC. Before starting the description of the circuit of FIG. 1, the current mirror circuit will be briefly described with reference to FIG.
In FIG. 2, V CC is a power supply voltage. 201 is MOS
An FET (MOS field effect transistor) having a channel width of W 1 and a channel length of L 1 . 202 is also a MOSFET, and its channel width is W 2 and its channel length is L 2 . Here, these “channel width” or “channel length” are respectively the MOSFETs shown in FIG.
Are shown by the channel width W or the channel length L in the structure diagram of FIG. In FIG. 3, G, S, and D are the gate, source, and drain of the MOSFET, respectively.
【００１０】一方、２０３は定電流回路であり、マスタ
ースライスによってその電流値を容易に調整することが
可能である。いま、定電流回路２０３の電流をＩ1 と
し、またチャネル長Ｌ1 ＝Ｌ2 と仮定すると、図２の回
路の出力電流ＩOUT は、 ＩOUT ＝［Ｗ2 ／Ｗ1 ］・Ｉ1 …（１） となる。つまり、出力電流ＩOUT は、電流値Ｉ1 と上記
の２つのＭＯＳＦＥＴ２０１、２０２のそれぞれのチャ
ネル幅によって定まる。次に、図１に示す液晶表示装置
用駆動回路の説明に移る。同図の駆動回路は、液晶画素
の階調データである２ビットの階調データ、ビット
ｂ0 ，ｂ1 を入力として液晶表示装置の液晶画素を駆動
する。ここで、ビットｂ1がＭＳＢ（Most Significant
Bit）である。On the other hand, reference numeral 203 denotes a constant current circuit whose current value can be easily adjusted by a master slice. Now, assuming that the current of the constant current circuit 203 is I 1 and that the channel length is L 1 = L 2 , the output current I OUT of the circuit of FIG. 2 is I OUT = [W 2 / W 1 ] · I 1 . (1) That is, the output current I OUT is determined by the current value I 1 and the channel width of each of the two MOSFETs 201 and 202. Next, the description will proceed to the liquid crystal display device driving circuit illustrated in FIG. The drive circuit shown in the figure drives the liquid crystal pixel of the liquid crystal display device by inputting 2-bit gradation data, bits b 0 and b 1 , which are the gradation data of the liquid crystal pixel. Here, bit b 1 is the MSB (Most Significant).
Bit).
【００１１】同図において、ＶDDは回路の電源電圧であ
る。また、１０１、１０２ならびに１０４はＭＯＳＦＥ
Ｔである。ＭＯＳＦＥＴ１０１と１０２は、定電流回路
１０３とともに上述のカレントミラー回路を構成してい
る。同様にＭＯＳＦＥＴ１０１、１０４ならびに定電流
回路１０３はもう一つのカレントミラー回路を構成す
る。ここで、ＭＯＳＦＥＴ１０１，１０２ならびに１０
４のチャネル長はすべて同一値となるようにしてある。
また、各ＭＯＳＦＥＴのチャネル幅は、ＭＯＳＦＥＴ１
０１のチャネル幅をＷR とした時に、ＭＯＳＦＥＴ１０
２のチャネル幅はＭＯＳＦＥＴ１０１のチャネル幅と同
じＷR 、ＭＯＳＦＥＴ１０４のチャネル幅は２・ＷR と
なっている。したがって、定電流回路１０３に流れる電
流の電流値をＩR と置くと、（１）式により、ＭＯＳＦ
ＥＴ１０２にはＩR の電流値の電流が流れ、ＭＯＳＦＥ
Ｔ１０４には２・ＩR の電流値の電流が流れる。In FIG. 1, V DD is the power supply voltage of the circuit. Also, 101, 102 and 104 are MOSFE
T. The MOSFETs 101 and 102 together with the constant current circuit 103 constitute the above-described current mirror circuit. Similarly, the MOSFETs 101 and 104 and the constant current circuit 103 constitute another current mirror circuit. Here, MOSFETs 101, 102 and 10
4 have the same value.
The channel width of each MOSFET is MOSFET1
The channel width when the W R of 01, MOSFET10
2 of the channel width of the channel width of the same W R, MOSFET104 the channel width of MOSFET101 has a 2 · W R. Therefore, if the current value of the current flowing through the constant current circuit 103 is set as I R , the MOSF
A current having a current value of I R flows through the ET 102 and the MOSFE
T104 current of the current value of 2 · I R flows through the.
【００１２】１０５は容量ＣF を持つコンデンサであ
る。また、出力バッファ１０６はコンデンサ１０５の両
端間の電圧ＶC を出力して液晶画素１０７を駆動する。
なお、出力バッファ１０６は、増幅機能を有するものを
用いても良い。出力バッファ１０６に増幅機能を有する
ものを用いた場合には、コンデンサ１０５に容量の小さ
いコンデンサを用いても十分な階調表示を行うことがで
きる。Ｓ0 ，Ｓ1 ，ＳM，ＳH はスイッチであり、サン
プルパルスＳａｍｐを基準にしてオン／オフする。サン
プルパルスＳａｍｐは図４に示すような矩形波で、”
Ｈ”（ハイ）の間がサンプル期間であり、”Ｌ”（ロ
ー）の期間がホールド期間である。サンプル期間の持続
時間はＴであり、ホールド期間の持続時間は時間Ｔに比
べるとはるかに長い。これらのスイッチとサンプルパル
スＳａｍｐとの関係が同図に示してある。Reference numeral 105 denotes a capacitor having a capacitance C F. The output buffer 106 outputs the voltage V C across the capacitor 105 to drive the liquid crystal pixels 107.
Note that the output buffer 106 may have an amplification function. When a buffer having an amplifying function is used as the output buffer 106, a sufficient gradation display can be performed even if a small capacitor is used as the capacitor 105. S 0 , S 1 , S M , and S H are switches, which are turned on / off with reference to the sample pulse Samp. The sample pulse Samp is a rectangular wave as shown in FIG.
The period between H (high) is a sample period, and the period of L (low) is a hold period.The duration of the sample period is T, and the duration of the hold period is much longer than the time T. The relationship between these switches and the sample pulse Samp is shown in FIG.
【００１３】スイッチＳ0 ，Ｓ1 は、サンプルパルスＳ
ａｍｐの立ち上がりのタイミングにおいて、それぞれ階
調データのビットｂ0 ，ｂ1 の値に応じてオン・オフす
る。スイッチＳ0 は、ビットｂ0 の値が”０”である場
合にオフとなり”１”である場合にオンとなる。同様
に、スイッチＳ1 は、ビットｂ1 の値が”０”である場
合にオフとなり”１”である場合にオンとなる。また、
スイッチＳ0 ，Ｓ1 はサンプルパルスＳａｍｐの立ち下
がりのタイミングにおいて無条件にオフとなる。The switches S 0 and S 1 are connected to the sample pulse S
At the timing of the rise of amp, it is turned on / off in accordance with the values of the bits b 0 and b 1 of the gradation data, respectively. The switch S 0 is turned off when the value of the bit b 0 is “0” and turned on when it is “1”. Similarly, the switch S 1 is turned off when the value of the bit b 1 is “0” and turned on when it is “1”. Also,
The switches S 0 and S 1 are turned off unconditionally at the falling timing of the sample pulse Samp.
【００１４】また、スイッチＳH は、サンプルパルスＳ
ａｍｐの立ち上がりのタイミングでオフとなり、サンプ
ルパルスＳａｍｐの立ち下がりのタイミングでオンとな
る。また、スイッチＳM は、サンプルパルスＳａｍｐの
立ち上がりのタイミングより微小時間τだけ早くオンと
なり、サンプルパルスＳａｍｐの立ち下がりのタイミン
グより上記時間τだけ早くオフとなる。The switch SH is connected to the sample pulse S
The signal is turned off at the rising timing of the amp, and is turned on at the falling timing of the sample pulse Samp. The switch S M is turned on by a short time τ earlier than the rising timing of the sample pulse Samp, and is turned off by the above time τ earlier than the falling timing of the sample pulse Samp.
【００１５】次に、本実施例による液晶表示装置用駆動
回路の動作を説明する。液晶画素１０７の階調データと
してたとえば”２”を指定する。これにより図１の駆動
回路に与えられる階調データは、ビットｂ0 が”０”、
ビットｂ1 が”１”となる。まず、サンプルパルスＳａ
ｍｐが立ち上がる時刻より時間τだけ前において、スイ
ッチＳM がオンとなる。この時、スイッチＳH はオン状
態にあり、これによりコンデンサ１０５内の電荷がスイ
ッチＳH 、ＳM を通して放電される。また、スイッチＳ
M がオンとなると、出力バッファ１０６の出力が「０」
となり、液晶画素１０７の充電電荷が放電される。なお
この時、スイッチＳ0 、Ｓ1 はオフ状態となっている。Next, the operation of the liquid crystal display device driving circuit according to this embodiment will be described. For example, “2” is designated as the gradation data of the liquid crystal pixel 107. Tone data thereby provided to the drive circuit of Figure 1, bit b 0 is "0",
Bit b 1 becomes "1". First, the sample pulse Sa
The switch SM is turned on a time τ before the time when mp rises. In this case, switch S H is in ON state, thereby the charge in the capacitor 105 is discharged through the switch S H, S M. Also, switch S
When M is turned on, the output of the output buffer 106 becomes “0”
, And the charge of the liquid crystal pixel 107 is discharged. At this time, the switches S 0 and S 1 are off.
【００１６】次に、サンプルパルスＳａｍｐが立ち上が
ると、その立ち上がりタイミングにおいて、スイッチＳ
1 がオン、スイッチＳH がオフとなる。またスイッチＳ
0 はビットｂ0 がオフであることから、オフ状態を続け
る。これによりＭＯＳＦＥＴ１０４のドレインには２・
ＩR の電流が流れ、スイッチＳ1 を介してコンデンサ１
０５の充電を開始する。続いて、サンプルパルスＳａｍ
ｐの立ち下がりタイミングの時間τ前にスイッチＳM が
オフとなり、液晶画素１０７の充電電荷の放電を終了す
る。Next, when the sample pulse Samp rises, the switch S at the rising timing.
1 is on and switch SH is off. Also switch S
0 remains off because bit b 0 is off. As a result, 2 ·
Current I R flows, the capacitor 1 through the switch S 1
05 charging is started. Subsequently, the sample pulse Sam
The switch S M is turned off before the time τ of the falling timing of p, and the discharge of the charged charges of the liquid crystal pixel 107 ends.
【００１７】さらに時間τ経過後にサンプルパルスＳａ
ｍｐが立ち下がると、その立ち下がりタイミングにおい
て、スイッチＳ1 がオフとなる。スイッチＳ0 はすでに
オフであるためそのままオフ状態を続ける。これによ
り、コンデンサ１０５への充電が終了する。また同時
に、スイッチＳH がオンとなりコンデンサ１０５の充電
電圧が出力バッファ１０６の入力端子に印加される。出
力バッファ１０６はこれを受けて液晶画素１０７を駆動
する。コンデンサ１０５の電荷は、サンプルパルスＳａ
ｍｐの立ち上がりの時間τ前のタイミングにおいて再び
スイッチＳM がオンとなるまで保持される。After a lapse of time τ, the sample pulse Sa
When mp falls in its fall timing, the switch S 1 is turned off. Since the switch S 0 is already off, the switch S 0 continues to be off. Thus, the charging of the capacitor 105 ends. At the same time, the switch SH is turned on, and the charging voltage of the capacitor 105 is applied to the input terminal of the output buffer 106. The output buffer 106 drives the liquid crystal pixel 107 in response to this. The charge of the capacitor 105 is equal to the sample pulse Sa.
It is held until the switch SM is turned on again at the timing before the rise time τ of mp.
【００１８】ところで、コンデンサ１０５の両端間の電
圧ＶC は、以下に示すように時間の経過とともに変化す
る。サンプルパルスＳａｍｐのある立ち上がりタイミン
グの時刻を”０”とすると、前述したようにその直前の
ホールド期間中にコンデンサ１０５の電荷はすべて放電
されており、コンデンサ１０５の両端間の電圧ＶC は”
０”になっている。コンデンサ１０５に蓄積される電荷
をｑ、コンデンサ１０５に流れる電流を時刻ｔの関数と
してｉ（ｔ）とすると、サンプル期間中のある時刻ｔ1
（０≦ｔ1≦Ｔ）におけるコンデンサ１０５の両端間の
電圧ＶC は次式で表される。By the way, the voltage V C across the capacitor 105 changes with time as shown below. If the time of a certain rising timing of the sample pulse Samp is set to “0”, as described above, all the charges of the capacitor 105 are discharged during the immediately preceding hold period, and the voltage V C across the capacitor 105 becomes “0”.
0 ". Assuming that the electric charge accumulated in the capacitor 105 is q and the current flowing through the capacitor 105 is i (t) as a function of the time t, a certain time t 1 during the sampling period.
The voltage V C across the capacitor 105 at (0 ≦ t 1 ≦ T) is expressed by the following equation.
【数１】 (Equation 1)
【００１９】定電流回路１０３の電流値は時間に依存し
ないため、サンプル期間中にＭＯＳＦＥＴ１０２あるい
はＭＯＳＦＥＴ１０４に流れる電流値は時間によらず一
定である。すなわち、電流ｉ（ｔ）の値は階調データの
ビットｂ0 ，ｂ1 の値にのみ依存する一定値ＩC を持
つ。したがって、時刻ｔ1 における充電電圧ＶOUT は次
式で計算される。 ＶOUT ＝ＩC・ｔ1 ／ＣF …（３） つまり、コンデンサ１０５の両端間の電圧ＶC は図４
の”階調データ＝２”に示すごとく、時間に比例して直
線的に上昇してゆく。したがって、サンプルパルスＳａ
ｍｐの立ち下がりタイミングにおけるコンデンサ１０５
の両端間の電圧ＶC は、（ＩC ＝２・ＩR から）２・Ｉ
R ・Ｔ／ＣF となる。ここで、ＩR ・Ｔ／ＣF の値をＶ
Tとおくことにする。Since the current value of the constant current circuit 103 does not depend on time, the current value flowing through the MOSFET 102 or the MOSFET 104 during the sampling period is constant regardless of time. That is, the value of the current i (t) has a constant value I C that depends only on the values of the bits b 0 and b 1 of the gradation data. Therefore, the charging voltage V OUT at time t 1 is calculated by the following equation. V OUT = I C · t 1 / C F (3) That is, the voltage V C across the capacitor 105 is as shown in FIG.
As shown in “gray scale data = 2”, the data linearly increases in proportion to time. Therefore, the sample pulse Sa
Capacitor 105 at falling timing of mp
The voltage V C across (from I C = 2 · I R) 2 · I
The R · T / C F. Here, the value of I R · T / C F is V
I will leave it as T.
【００２０】ところで、階調データとして”０”を与え
た場合には、ｂ0 ＝”０”、ｂ1 ＝”０”であり、サン
プルパルスＳａｍｐの立ち上がりのタイミングにおいて
スイッチＳ0 、Ｓ1 ともオフのままである。したがって
コンデンサ１０５に流れる電流は”０”であり、サンプ
ルパルスＳａｍｐの立ち下がりのタイミングにおいて、
コンデンサの両端間の電圧ＶC は”０”のままである。
また、階調データとして”１”を与えた場合には、ｂ0
＝”１”、ｂ1 ＝”０”であり、サンプルパルスＳａｍ
ｐの立ち上がりのタイミングにおいてスイッチＳ0 がオ
ンとなり、Ｓ1はオフのままである。したがってコンデ
ンサ１０５に流れる電流はＩR となり、サンプルパルス
Ｓａｍｐの立ち下がりのタイミングにおいて、コンデン
サの両端間の電圧ＶC はＩR ・Ｔ／ＣF ＝ＶT となる。
また、階調データとして”３”を与えた場合には、
ｂ0 、ｂ1 とも”１”であり、サンプルパルスＳａｍｐ
の立ち上がりのタイミングにおいてスイッチＳ0 、Ｓ1
ともオンとなる。したがってコンデンサ１０５に流れる
電流は３・ＩR となり、サンプルパルスＳａｍｐの立ち
下がりのタイミングにおいて、コンデンサの両端間の電
圧ＶC は３・ＶT となる。このように、階調データとし
て与えた値に比例してコンデンサ両端間の電圧ＶC が得
られる。By the way, when given a "0" as the gradation data, b 0 = "0", a b 1 = "0", the switch S 0, S 1 both at the rising timing of the sample pulse Samp It remains off. Therefore, the current flowing through the capacitor 105 is “0”, and at the falling timing of the sample pulse Samp,
The voltage V C across the capacitor remains “0”.
When “1” is given as the gradation data, b 0
= “1”, b 1 = “0”, and the sample pulse Sam
Switch S 0 at the rising timing of p is turned on, S 1 remains off. Therefore, the current flowing through the capacitor 105 becomes I R , and the voltage V C across the capacitor becomes I R · T / C F = V T at the falling timing of the sample pulse Samp.
When “3” is given as gradation data,
Both b 0 and b 1 are “1”, and the sample pulse Samp
Switches S 0 , S 1 at the rising timing of
Both are turned on. Thus current 3 · I R becomes flowing in the capacitor 105, the falling edge of the sample pulse Samp, the voltage V C across the capacitor becomes 3 · V T. Thus, the voltage V C across the capacitor is obtained in proportion to the value given as the gradation data.
【００２１】なお、これまでの説明は階調データが２ビ
ットの場合であったが、階調データのビット数を任意の
ビット数に拡張することが可能である。例として図５
に、階調データを２ビットから８ビットに拡張して、液
晶画素１０７が２５６階調表示を可能とした場合におけ
る駆動回路の回路図を示す。同図は、図１におけるスイ
ッチＳH から左側の部分の回路、つまりＤＡＣ部分の回
路、に対応する部分のみを示している。In the above description, the gradation data is 2 bits, but the number of bits of the gradation data can be extended to an arbitrary number of bits. FIG. 5 as an example
FIG. 7 shows a circuit diagram of a driving circuit in a case where the grayscale data is expanded from 2 bits to 8 bits so that the liquid crystal pixel 107 can display 256 grayscales. The figure, the circuit of the left portion from the switch S H in FIG. 1, i.e. shows only a portion corresponding to the circuit of the DAC portion.
【００２２】階調データを８ビットに拡張してＤ0 〜Ｄ
7 とすると、スイッチはＰ0 〜Ｐ7の８個に拡張され、
またＭＯＳＦＥＴもＴ0 〜Ｔ7 の８個に拡張される。こ
こで、階調データはビットＤ0 がＬＳＢ（Least Signif
icant Bit ）である。ＭＯＳＦＥＴ、Ｔ0 〜Ｔ7 のチャ
ネル幅は、ＭＯＳＦＥＴ１０１のチャネル幅を基準値”
１”として、それぞれ１、２、４、８、１６、３２、６
４、１２８のチャネル幅を持つように形成されている。
なお、この回路の動作は上述の階調データが２ビットの
場合の記述から容易に理解されるため省略する。The gray scale data is expanded to 8 bits and D 0 to D
When 7, the switch is expanded into eight P 0 to P 7,
The MOSFET is also expanded into eight T 0 through T 7. Here, in the gradation data, the bit D 0 is LSB (Least Signif
icant Bit). The channel widths of the MOSFETs T 0 to T 7 are based on the channel width of the MOSFET 101.
1, 2, 4, 8, 16, 32, 6
It is formed to have a channel width of 4,128.
Note that the operation of this circuit is easily understood from the description in the case where the grayscale data is 2 bits, and thus the description thereof is omitted.
【００２３】本実施例では、各ＭＯＳＦＥＴに流れる電
流値をＭＯＳＦＥＴのサイズ相対比で決定できるため、
ウェハープロセスの誤差を受けにくいというメリットが
ある。さらに、容量型ＤＡＣにおいて単位コンデンサが
占有している面積に比較して、ＭＯＳＦＥＴのチャネル
面積が小さくなる。液晶表示装置の駆動回路のようなア
レー型の回路においては、セル１個の面積の削減が全チ
ップ面積に及ぼす影響は大きく、面積削減の効果も大き
い。In this embodiment, the value of the current flowing through each MOSFET can be determined by the size relative ratio of the MOSFET.
There is a merit that it is hard to receive an error of a wafer process. Further, the channel area of the MOSFET is smaller than the area occupied by the unit capacitor in the capacitive DAC. In an array type circuit such as a driving circuit of a liquid crystal display device, the reduction of the area of one cell has a large effect on the entire chip area, and the area reduction effect is also large.
【００２４】[0024]
【発明の効果】以上説明したように、この発明によれ
ば、階調データに基づいてカレントミラー回路を構成す
る第１〜第ｎのＭＯＳＦＥＴの出力電流をオン／オフ制
御してコンデンサの充電電流を変化させ、このコンデン
サの充電電圧に基づいて液晶表示装置を駆動するように
したので、単位コンデンサを多数使用する必要がなくな
るとともに、回路を半導体素子で形成することが可能と
なり、駆動回路の大きさを大幅に縮小することが可能と
なる、という効果が得られる。また、カレントミラー回
路をＭＯＳＦＥＴを用いて構成することにより、ＭＯＳ
ＦＥＴに流れる電流値をＭＯＳＦＥＴの［Ｗ／Ｌ］比で
決定することが可能となるため、駆動回路がウェハープ
ロセスの誤差を受けにくくなる、という効果が得られ
る。なお、［Ｗ／Ｌ］のＷはＭＯＳＦＥＴのチャネル
幅、ＬはＭＯＳＦＥＴのチャネル長である。As described above, according to the present invention, a current mirror circuit is formed based on gradation data .
The on / off control of the output currents of the first to n-th MOSFETs changes the charging current of the capacitor, and the liquid crystal display device is driven based on the charging voltage of the capacitor. This eliminates the necessity of performing the operation, and also allows the circuit to be formed of a semiconductor element, thereby achieving an effect that the size of the driving circuit can be significantly reduced. Further, by constituting with a MOSFET mosquitoes rent mirror circuit, MOS
Since the value of the current flowing through the FET can be determined by the [W / L] ratio of the MOSFET, an effect is obtained that the drive circuit is less susceptible to wafer process errors. In [W / L], W is the channel width of the MOSFET, and L is the channel length of the MOSFET.
【図面の簡単な説明】[Brief description of the drawings]
【図１】この発明の一実施例による液晶表示装置用駆動
回路の回路図である。FIG. 1 is a circuit diagram of a driving circuit for a liquid crystal display according to an embodiment of the present invention.
【図２】同実施例による液晶表示装置用駆動回路が使用
しているカレントミラー回路の回路図である。FIG. 2 is a circuit diagram of a current mirror circuit used in the liquid crystal display device driving circuit according to the embodiment.
【図３】同実施例により使用されるＭＯＳＦＥＴの構造
を示す図である。FIG. 3 is a diagram showing a structure of a MOSFET used in the embodiment.
【図４】同実施例によるサンプルパルスＳａｍｐとスイ
ッチＳ0 ，Ｓ1 ，ＳH ，ＳM の状態ならびにコンデンサ
１０５の両端間の電圧Ｖc との関係を示すタイムチャー
トである。4 is a time chart showing the relationship between the voltage V c across the sample pulse Samp and switches S 0, S 1, S H , the state of the S M and the capacitor 105 according to the embodiment.
【図５】同実施例による液晶表示装置用駆動回路におい
て階調データのビット数を８ビットに拡張した場合にお
けるＤＡＣ部の回路の回路図である。FIG. 5 is a circuit diagram of a circuit of a DAC unit when the number of bits of grayscale data is expanded to 8 bits in the liquid crystal display device drive circuit according to the same embodiment.
【図６】従来技術による液晶パネル６０１とその周辺回
路の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a conventional liquid crystal panel 601 and its peripheral circuits.
【図７】従来技術による駆動回路６０４に使用されてい
る容量型ＤＡＣの回路図である。FIG. 7 is a circuit diagram of a capacitive DAC used in a drive circuit 604 according to the related art.
１０１、１０２、１０４…ＭＯＳＦＥＴ、１０３…定電
流回路、１０５…コンデンサ、１０６…出力バッファ、
１０７…液晶画素、ｂ0，ｂ1…階調データ、Ｓ0、Ｓ1、
ＳH、ＳM …スイッチ、ＶDD …電源電圧、６０１…液晶
パネル、６０４…駆動回路、Ｓａｍｐ…サンプルパルス101, 102, 104: MOSFET, 103: constant current circuit, 105: capacitor, 106: output buffer,
107: liquid crystal pixel, b 0 , b 1 : gradation data, S 0 , S 1 ,
S H , S Mス イ ッ チ switch, V DD電源 power supply voltage, 601 液晶 liquid crystal panel, 604 駆 動 drive circuit, Samp サ ン プ ル sample pulse
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G09G 3/00-3/38 G02F 1/133 505-580
Claims (1)
置用駆動回路において、基 準電流が流れる基準ＭＯＳＦＥＴと、前記基準電流を
発生させる定電流回路と、前記基準ＭＯＳＦＥＴと同一
のチャネル長を有し、チャネル幅が前記基準ＭＯＳＦＥ
Ｔのチャネル幅のそれぞれ２ m （ｍ＝０〜「ｎ−１」）
倍に設定され、前記基準電流の２m 倍の電流がそれぞれ
流れる第１〜第ｎのＭＯＳＦＥＴとを有するカレントミ
ラー回路と、 外部から供給されるｎビットの階調データに基づいて前
記第１〜第ｎのＭＯＳＦＥＴの出力電流をオン／オフ制
御する第１〜第ｎのスイッチ手段と、 サンプルパルスのタイミングにおいて前記第１〜第ｎの
ＭＯＳＦＥＴの出力電流によって充電されるコンデンサ
と、 前記コンデンサの充電電圧を前記液晶表示装置へ印加す
る出力バッファと、前記コンデンサの充電電圧を前記出力バッファに伝える
かどうかを制御するサンプル用スイッチ手段と を具備
し、前記サンプルパルスに応答し、前記コンデンサの充
電を開始するタイミングで、前記第１〜第ｎのスイッチ
手段がオン又はオフするとともに前記サンプル用スイッ
チ手段がオフにされ、前記コンデンサの充電を終了させ
るタイミングで、前記第１〜第ｎのスイッチ手段がオフ
にされるとともに前記サンプル用スイッチ手段がオンに
されることを特徴とする液晶表示装置用駆動回路。 1. A liquid crystal display device driving circuit for gradation driving a liquid crystal display device, the reference MOSFET to standards current flows, the reference current
The constant current circuit to be generated is the same as the reference MOSFET
And the channel width is equal to the reference MOSFET.
2 m for each channel width of T (M = 0 to "n-1")
Is set to double, 2 m of the reference current A current source having first to n-th MOSFETs each having twice the current flowing therethrough.
And a first to n-th switch means for controlling on / off of the output currents of the first to n-th MOSFETs based on n-bit grayscale data supplied from the outside. The first to n-th
A capacitor charged by an output current of a MOSFET , an output buffer for applying a charging voltage of the capacitor to the liquid crystal display device, and a charging voltage of the capacitor to the output buffer
Switch means for controlling whether or not the capacitor is charged in response to the sample pulse.
The first to n-th switches at the timing of
When the means is turned on or off, the sample
Switch is turned off, and charging of the capacitor is terminated.
At the same time, the first to n-th switch means are turned off.
And the sample switch is turned on.
A driving circuit for a liquid crystal display device .
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1994
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