JP3152080B2 - Drive circuit for liquid crystal display - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、フルカラーによる階
調表示が可能な液晶パネル装置等に用いられる液晶表示
装置用駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for a liquid crystal display device used for a liquid crystal panel device or the like capable of full-color gradation display.

【０００２】[0002]

【従来の技術】フルカラー表示用の液晶駆動回路とし
て、振動電圧方式、抵抗分割方式、Ｄ−Ａコンバータ内
蔵方式等が知られている。そして、この発明は特にＤ−
Ａコンバータ内蔵方式の駆動回路に関する。図７は、マ
トリクス構造の液晶パネルとその駆動回路からなる一般
的な液晶表示装置の構成を示している。同図で、７０１
は液晶パネルである。７０２はコモンドライバ、７０３
はセグメントドライバである。液晶パネル７０１のマト
リクスのロウ側を走査するコモンドライバ７０２は、一
時点ではある１つのロウの全液晶画素を選択する。セグ
メントドライバ７０３において、ある１つのカラムを駆
動する駆動回路７０４は、コモンドライバ７０２が選択
した液晶画素に対し、当該液晶画素の階調値に応じた電
圧を印加する。液晶画素７０５にはトランジスタ７０６
を介して駆動回路からの電圧が印加される。2. Description of the Related Art As a liquid crystal drive circuit for full-color display, there are known an oscillation voltage system, a resistance division system, a system with a built-in DA converter, and the like. And this invention is especially D-
The present invention relates to a drive circuit having a built-in A converter. FIG. 7 shows a configuration of a general liquid crystal display device including a liquid crystal panel having a matrix structure and a driving circuit thereof. In FIG.
Denotes a liquid crystal panel. 702 is a common driver, 703
Is a segment driver. A common driver 702 that scans the row side of the matrix of the liquid crystal panel 701 selects all the liquid crystal pixels of one row at a time. In the segment driver 703, a driving circuit 704 that drives a certain column applies a voltage to a liquid crystal pixel selected by the common driver 702 according to a gradation value of the liquid crystal pixel. A liquid crystal pixel 705 has a transistor 706
The voltage from the drive circuit is applied via the.

【０００３】以上の構成において、駆動回路７０４に
は、表示データをアナログ信号に変換するＤＡＣ（ディ
ジタル／アナログ変換器）が用いられる。図８は、従来
のＤＡＣの構成例を示す図である。このＤＡＣ８００は
電荷スケーリング型のＤＡＣであり、Ｎ個のコンデンサ
Ｃ１〜Ｃ_N 、終端コンデンサＣ_T ならびにスイッチＳａ
・Ｓｂ・Ｓ１〜Ｓ_N から構成されている。最初のコンデ
ンサＣ１の容量をＣとすると、２番目のコンデンサＣ₂
の容量は［１／２］Ｃに、３番目のコンデンサＣ₃容量
は［１／４］Ｃに．．．Ｎ−１番目のコンデンサＣ_N-1
の容量は［１／２^N-2］Ｃ、そしてＮ番目のコンデンサ
Ｃ_N の容量は［１／２^N-1］Ｃとなるように設計されて
いる。Ｃ_Tの容量は［１／２^N-1］Ｃである。また、Ｂは
ボルテージフォロワであり、Ｖ_REFは基準電圧である。In the above configuration, a DAC (digital / analog converter) for converting display data into an analog signal is used for the drive circuit 704. FIG. 8 is a diagram illustrating a configuration example of a conventional DAC. The DAC800 is DAC charge scaling type, N pieces of capacitors C1~C _N, termination capacitor C _T and the switch Sa
Sb · S1 to _SN . Assuming that the capacitance of the first capacitor C1 is C, the second capacitor C ₂
The capacity to [1/2] C, 3-th capacitor C ₃ volume [1/4] to C. . . N-1st capacitor C _N-1
Is designed to have a capacitance of [1/2 ^N-2 ] C, and the capacitance of the _Nth capacitor C _N is [1/2 ^N-1 ] C. Capacity of C _T is [1/2 ^N-1] C. B is a voltage follower, and V _REF is a reference voltage.

【０００４】このＤＡＣ８００へ供給されるディジタル
データは、Ｎビットの２進数で与えられる。このＮビッ
トのディジタルデータのそれぞれのビットの値をｂ₁，
ｂ₂，・・・ｂ_N とする。ビットｂｉ（ｉ＝１〜Ｎ）
が”１”であると、スイッチＳｉが基準電源Ｖ_REF に接
続され、”０”であるとグランドに接続される。ＤＡＣ
８００には、互いに重なりあわない２相のクロック
φ₁、φ₂が接続されている。φ₁ のタイミングにおいて
は、スイッチＳａ・Ｓｂが閉じ、スイッチＳ₁〜Ｓ_Nがグ
ランド側に倒れ、コンデンサＣ₁〜Ｃ_NとＣ_T の両端がグ
ランドに接続される。φ₂ のタイミングにおいては、ス
イッチＳａ・Ｓｂが開くとともに、スイッチＳ₁〜Ｓ_Nは
上述したように階調値の各ビットの値に応じてＶ_REF か
グランド側に切り替わる。[0004] Digital data supplied to the DAC 800 is given as an N-bit binary number. The value of each bit of the N-bit digital data is represented by b ₁ ,
b _2, and ··· b _N. Bit bi (i = 1 to N)
Is "1", the switch Si is connected to the reference power supply _VREF , and if "0", it is connected to the ground. DAC
800 is connected to two-phase clocks φ ₁ and φ ₂ which do not overlap each other. At the timing of phi _1, switch Sa · Sb is closed and switches S ₁ to S _N collapse to the ground side, across the capacitor C ₁ -C _N and C _T are connected to ground. At the timing of phi _2, the switch Sa · Sb is opened, the switch S ₁ to S _N is switched to V _REF or ground side in response to the value of each bit of the gray scale value as described above.

【０００５】[0005]

【発明が解決しようとする課題】ところで、従来のＤＡ
Ｃを液晶駆動回路に用いた場合、変換素子としてコンデ
ンサを採用しており、しかも上述のように多数のコンデ
ンサを必要とするため、ＩＣチップ上に占めるコンデン
サ等の素子の面積が大きくなり、駆動回路の小型化が図
れない、などの問題があった。この発明は上記の点に鑑
みてなされたものであり、その目的は、コンデンサ等の
素子がＩＣチップ上で大きな面積を占有することをなく
し、液晶表示装置用駆動回路の小型化を図ることにあ
る。By the way, the conventional DA
When C is used in a liquid crystal drive circuit, a capacitor is used as a conversion element, and a large number of capacitors are required as described above. Therefore, the area of the element such as a capacitor occupying on an IC chip becomes large, and the drive is performed. There was a problem that the circuit could not be downsized. The present invention has been made in view of the above points, and an object of the present invention is to prevent a device such as a capacitor from occupying a large area on an IC chip and to downsize a driving circuit for a liquid crystal display device. is there.

【０００６】[0006]

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、サンプルパルスのタイミ
ングにおいて外部から供給される階調データに基づいて
液晶パネルを階調駆動する液晶表示装置用駆動回路にお
いて、入力された前記サンプルパルスの立ち上がりを前
記階調データに応じて決まる遅延時間だけ遅延させたパ
ルスを出力する遅延手段と、前記遅延手段が出力するパ
ルスに基づき、該出力パルスの立ち上がり時点から前記
液晶パネルの充電を開始し、前記サンプルパルスの立ち
下がり時点で充電を終了し、以後、前記液晶パネルへの
経路をハイインピーダンス状態とする充電手段とを具備
し、前記遅延手段は、同一の遅延時間を持った遅延回路
が階調表示数と同じ個数だけ直列接続され、入力された
前記サンプルパルスを順次遅延させる回路と、前記各遅
延回路の入力にそれぞれ一端が接続された複数のスイッ
チ回路であって、前記階調データに応じてオンにされる
何れかのスイッチ回路に接続されている遅延回路への入
力信号を該スイッチ回路の他端から前記充電手段へ出力
する複数のスイッチ回路とを備えたことを特徴としてい
る。 According to a first aspect of the present invention, there is provided a liquid crystal display for driving a liquid crystal panel in gradation based on gradation data supplied from outside at the timing of a sample pulse. in the display device driver circuit, delayed by a delay time determined in accordance with the prior <br/> Kikaicho data rising of the input the sample pulses Pa
Delay means for outputting a pulse, path of the delay means outputs
The charging of the liquid crystal panel is started from the rising point of the output pulse, and the charging is stopped at the falling point of the sample pulse.
; And a charging means for a route to a high impedance state, said delay means includes a delay circuit having the same delay time
Are connected in series as many as the number of gray scales
A circuit for sequentially delaying the sample pulse;
Multiple switches with one end connected to the input of the extension circuit
Switch which is turned on in accordance with the gradation data.
Input to the delay circuit connected to any of the switch circuits
Output a force signal from the other end of the switch circuit to the charging means.
And a plurality of switch circuits.
You.

【０００７】請求項２記載の発明は、サンプルパルスの
タイミングにおいて外部から供給される階調データに基
づいて液晶パネルを階調駆動する液晶表示装置用駆動回
路において、入力された前記サンプルパルスの立ち上が
りを前記階調データに応じて決まる遅延時間だけ遅延さ
せたパルスを出力する遅延手段と、前記遅延手段が出力
するパルスに基づき、該出力パルスの立ち上がり時点か
ら前記液晶パネルの充電を開始し、前記サンプルパルス
の立ち下がり時点で充電を終了し、以後、前記液晶パネ
ルへの経路をハイインピーダンス状態とする充電手段と
を具備し、前記遅延手段は、前記階調データのビット数
と同じ個数の抵抗が直列接続され、一端に電源電圧が供
給された抵抗回路と、前記各抵抗に対応して設けられた
スイッチ回路からなり、各スイッチ回路は対応する前記
階調データのビットに応じてオン／オフするとともに、
オンとなったときに対応する抵抗の両端を短絡する複数
のスイッチ回路と、前記抵抗回路の他端における電圧に
よって充電されるコンデンサと、前記サンプルパルスが
立ち上がっている間、前記抵抗回路の他端における電圧
を前記コンデンサに伝える充電用スイッチ回路と、前記
コンデンサの電圧が一定値を越えたことを検出し、該検
出時点から立ち上がる信号を前記出力パルスとして前記
充電手段へ出力する検出手段とを備えたことを特徴とし
ている。 According to a second aspect of the present invention , the sampling pulse
The timing is based on grayscale data supplied externally at the timing.
Drive circuit for liquid crystal display devices that
Path, the rising of the input sample pulse
Is delayed by a delay time determined according to the gradation data.
Delay means for outputting a delayed pulse; and
The rising edge of the output pulse based on the
Start charging the liquid crystal panel,
The charging is terminated at the time of the falling edge of the LCD panel.
Charging means for setting the path to the
Comprising a said delay means, the number of bits of the gradation data
And the same number of resistors are connected in series.
Supplied resistance circuit, and provided corresponding to each of the resistors
Switch circuits, each switch circuit corresponding to the
Turns on / off according to the bits of the gradation data,
Multiple shorting both ends of the corresponding resistor when turned on
And the voltage at the other end of the resistor circuit
Therefore, the capacitor to be charged and the sample pulse
While rising, the voltage at the other end of the resistor circuit
A charge switch circuit for transmitting the
When the voltage of the capacitor exceeds a certain value,
The signal that rises from the output point is the output pulse.
Detecting means for outputting to the charging means.
ing.

【０００８】請求項３記載の発明は、サンプルパルスの
タイミングにおいて外部から供給される階調データに基
づいて液晶パネルを階調駆動する液晶表示装置用駆動回
路において、入力された前記サンプルパルスの立ち上が
りを前記階調データに応じて決まる遅延時間だけ遅延さ
せたパルスを出力する遅延手段と、前記遅延手段が出力
するパルスに基づき、該出力パルスの立ち上がり時点か
ら前記液晶パネルの充電を開始し、前記サンプルパルス
の立ち下がり時点で充電を終了し、以後、前記液晶パネ
ルへの経路をハイインピーダンス状態とする充電手段と
を具備し、前記遅延手段は、前記階調データのビット数
と同じ個数の抵抗が直列接続され、一端が接地された抵
抗回路と、前記各抵抗に対応して設けられたスイッチ回
路からなり、各スイッチ回路は対応する前記階調データ
のビットに応じてオン／オフするとともに、オンとなっ
たときに対応する抵抗の両端を短絡する複数のスイッチ
回路と、前記抵抗回路の他端に接続され、該抵抗回路の
抵抗値と電源電圧によって決まる電流を出力するカレン
トミラー回路と、前記カレントミラー回路の出力電流に
よって充電されるコンデンサと、前記サンプルパルスが
立ち下がっている間に前記コンデンサを放電させる放電
回路と、前記コンデンサの電圧が一定値を越えたことを
検出し、該検出時点から立ち上がる信号を前記出力パル
スとして前記充電手段へ出力する検出手段とを備えたこ
とを特徴としている。 According to a third aspect of the present invention , the sample pulse
The timing is based on grayscale data supplied externally at the timing.
Drive circuit for liquid crystal display devices that
Path, the rising of the input sample pulse
Is delayed by a delay time determined according to the gradation data.
Delay means for outputting a delayed pulse; and
The rising edge of the output pulse based on the
Start charging the liquid crystal panel,
The charging is terminated at the time of the falling edge of the LCD panel.
Charging means for setting the path to the
Comprising a said delay means, the number of bits of the gradation data
The same number of resistors are connected in series and one end is grounded.
A resistance circuit and a switch circuit provided corresponding to each of the resistors.
And each switch circuit has a corresponding gradation data.
ON / OFF according to the bit of
Switches that short both ends of the corresponding resistor when
A circuit, connected to the other end of the resistor circuit,
Karen that outputs current determined by resistance and power supply voltage
And the output current of the current mirror circuit.
Therefore, the capacitor to be charged and the sample pulse
Discharge to discharge the capacitor while falling
Circuit and that the voltage of the capacitor exceeds a certain value.
And outputs a signal rising from the detection point to the output pulse.
Detection means for outputting to the charging means
It is characterized by.

【０００９】[0009]

【作用】この発明によれば、入力されたサンプルパルス
の立ち上がりを階調データに応じて決まる遅延時間だけ
遅延させたパルスを出力し、この出力パルスに基づい
て、当該出力パルスの立ち上がり時点からサンプルパル
スの立ち下がり時点まで液晶パネルを充電して、以後、
液晶パネルへの経路をハイインピーダンス状態とする。
このような構成により、従来のものより小型化、ＩＣ化
しやすい液晶表示装置用駆動回路を提供することが可能
となる。According to the present invention, the rising of the input sample pulse is delayed by a delay time determined according to the gradation data.
Outputs the delayed pulse, and based on this output pulse
The liquid crystal panel is charged from the rising point of the output pulse to the falling point of the sample pulse.
The route to the liquid crystal panel to a high impedance state.
With such a configuration, it is possible to provide a driving circuit for a liquid crystal display device that is smaller and easier to be integrated into an IC than a conventional one.

【００１０】[0010]

【実施例】【Example】

［実施例１］次に、図面を参照してこの発明の第１の実
施例について説明する。図１は、本実施例による液晶表
示装置用駆動回路の構成を示す回路図である。この図に
おいて、Ｓａｍｐはサンプルパルスであり、同図に示し
たように振幅Ｅ₁ を持つ矩形波である。サンプルパルス
Ｓａｍｐにおいて、”Ｈ”（ハイ）である期間をサンプ
ル期間、”Ｌ”（ロー）である期間をホールド期間と定
義する。サンプル期間の持続時間はＴである。[First Embodiment] Next, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a liquid crystal display device driving circuit according to the present embodiment. In this figure, Samp is the sample pulse is a square wave with an amplitude E ₁ as shown in FIG. In the sample pulse Samp, a period of “H” (high) is defined as a sample period, and a period of “L” (low) is defined as a hold period. The duration of the sample period is T.

【００１１】Ｄ０，Ｄ１，．．．Ｄ_n-1 は液晶画素の各
階調に対応するｎ個の２値データである。すなわち、こ
の回路はｎ段階の階調表示を行う回路である。また、Ｓ
０，Ｓ１，．．．Ｓ_n-1 は、それぞれがデータＤ０、Ｄ
１，．．．Ｄ_n-1 に１対１に対応して設けられたスイッ
チである。データＤｉ（ｉ＝０，１，．．．ｎ−１）
に”１”を指定すると、データＤｉに対応するスイッチ
Ｓｉが閉じ、データＤｉに”０”を指定するとデータＤ
ｉに対応したスイッチＳｉが開く。ｄ０，ｄ１，．．．
ｄ_n-1 は遅延回路である。遅延回路はいくつかの非反転
バッファ（図示略）を直列に接続することにより構成し
ている。なお、非反転バッファの代わりに偶数個の反転
バッファ、あるいは偶数個の反転バッファと非反転バッ
ファの組み合わせでも良い。また、この実施例では各遅
延回路ｄｉ（ｉ＝０〜ｎ−１）は等しい遅延時間Ｔｄを
持つように設定している。D0, D1,. . . D _n-1 is n binary data corresponding to each gradation of the liquid crystal pixel. That is, this circuit is a circuit that performs n-stage gradation display. Also, S
0, S1,. . . S _n-1 are data D0, D
1,. . . D _n-1 is a switch provided in one-to-one correspondence. Data Di (i = 0, 1,... N-1)
Is set to "1", the switch Si corresponding to the data Di is closed, and when "0" is specified to the data Di, the data D
The switch Si corresponding to i opens. d0, d1,. . .
d _n-1 is a delay circuit. The delay circuit is configured by connecting several non-inverting buffers (not shown) in series. Instead of the non-inverting buffer, an even number of inverting buffers or a combination of an even number of inverting buffers and a non-inverting buffer may be used. In this embodiment, the delay circuits di (i = 0 to n-1) are set to have the same delay time Td.

【００１２】１０１はコンプリメンタリ回路であり、サ
ンプルパルスＳａｍｐに従ってオン／オフされる。すな
わち、サンプルパルスＳａｍｐが”Ｈ”の時オン、”
Ｌ”の時オフとなる。１０２は液晶画素であり、その容
量はＣ_Lである。以下、上記構成における液晶表示装置
用駆動回路の動作を説明する。いま、階調データとして
例えばＤ２が供給されたとする。この場合、スイッチＳ
２のみが閉じ、スイッチＳ０，Ｓ１，Ｓ３，．．．Ｓ
_n-1 は開いた状態になる。Reference numeral 101 denotes a complementary circuit which is turned on / off in accordance with a sample pulse Samp. That is, when the sample pulse Samp is “H”, it is turned on.
L turned off when the ".102 is a liquid crystal pixel, its capacity is C _L. Hereinafter, the operation of the liquid crystal display device driving circuit in the configuration. Now, for example, D2 is a gradation data supply In this case, the switch S
2 are closed and switches S0, S1, S3,. . . S
_n-1 is open.

【００１３】サンプルパルスＳａｍｐがサンプル期間に
なると、サンプルパルスＳａｍｐによってコンプリメン
タリ回路１０１が導通状態となる。サンプルパルスＳａ
ｍｐは遅延回路ｄ０，ｄ１を通過し［２・Ｔｄ］時間だ
け遅れてスイッチＳ２に到達する。その後、サンプルパ
ルスＳａｍｐはスイッチＳ２、コンプリメンタリ回路１
０１を通して液晶画素１０２へ印加され、液晶画素１０
２を充電する。コンプリメンタリ回路１０１の出力の立
ち上がりからの時間をＴとし、コンプリメンタリ回路１
０１の出力電圧をＥとする。また、液晶画素１０２を充
電する系路の抵抗をＲ_L とすると、液晶画素１０２にか
かる電圧は、 Ｅ・［１−ｅｘｐ｛−Ｔ／（Ｒ_L・Ｃ_L ）｝］ … （１） となる。これから、液晶画素１０２の電圧はＣＲカーブ
を描いて上昇してゆく。When the sample pulse Samp enters a sampling period, the complementary circuit 101 is turned on by the sample pulse Samp. Sample pulse Sa
The mp passes through the delay circuits d0 and d1 and reaches the switch S2 with a delay of [2 · Td] time. Thereafter, the sample pulse Samp is supplied to the switch S2 and the complementary circuit 1
01 is applied to the liquid crystal pixel 102 through the liquid crystal pixel 10
Charge 2. The time from the rise of the output of the complementary circuit 101 is defined as T, and the complementary circuit 1
Let E be the output voltage of 01. Further, assuming that the resistance of the path for charging the liquid crystal pixel 102 is _RL , the voltage applied to the liquid crystal pixel 102 is E · [1-exp {−T / ( _RL · _CL )}] (1) Become. From this, the voltage of the liquid crystal pixel 102 rises along a CR curve.

【００１４】図２は遅延回路ｄ０，ｄ１・・・による遅
延時間と液晶画素１０２に加えられる電圧との関係を示
す図である。図２（ロ）において、時間τは遅延回路ｄ
０，ｄ１・・・による遅延時間であり、サンプルパルス
Ｓａｍｐは、この遅延時間τが経過後液晶画素１０２に
印加される。これにより、液晶画素１０２の電圧が図の
曲線Ｌ１で示すように順次ＣＲカーブに従って上昇す
る。そして、サンプルパルスＳａｍｐが立ち下がると、
コンプリメンタリ回路１０１がオフとなり、ハイインピ
ーダンス状態となる。この結果、以後、液晶画素１０２
にサンプルパルスＳａｍｐがオフとなった時の電圧Ｖ１
が保持される。FIG. 2 is a diagram showing the relationship between the delay time caused by the delay circuits d0, d1,... And the voltage applied to the liquid crystal pixel 102. In FIG. 2B, the time τ is equal to the delay circuit d.
The sample pulse Samp is applied to the liquid crystal pixel 102 after the elapse of the delay time τ. As a result, the voltage of the liquid crystal pixel 102 sequentially increases in accordance with the CR curve as shown by the curve L1 in the figure. Then, when the sample pulse Samp falls,
The complementary circuit 101 is turned off and enters a high impedance state. As a result, the liquid crystal pixel 102
V1 when the sample pulse Samp is turned off
Is held.

【００１５】そして、上述した遅延時間τが長くなるほ
ど、図２（ハ）、（ニ）に示すように、液晶画素１０２
に最終的に印加される電圧Ｖ２，Ｖ３が小さくなる。す
なわち、図１に示す駆動回路は、遅延回路ｄ１，ｄ２・
・・による遅延時間τと液晶画素１０２に印加される電
圧とが反比例し、したがって、階調データＤ０，Ｄ１・
・・に比例した電圧を液晶画素１０２に印加することが
できる。As the delay time τ becomes longer, as shown in FIGS. 2C and 2D, the liquid crystal pixels 102
, The voltages V2 and V3 finally applied become smaller. That is, the driving circuit shown in FIG.
.. and the voltage applied to the liquid crystal pixel 102 are inversely proportional to the grayscale data D0, D1.
.. Can be applied to the liquid crystal pixel 102.

【００１６】［実施例２］次に、この発明の第２の実施
例について説明する。図３は、この実施例による液晶表
示装置用駆動回路の構成を示す回路図である。同図おい
て、実施例１と同じ機能を有する部品等には同一の番号
を付与してあり、ここではその説明を省略する。第１の
実施例においては、遅延回路を用いてサンプルパルスを
直接遅延させている。また、指定可能な階調数と遅延回
路の数は同じであり、ｎ階調を指定するためにはｎ個の
遅延回路が用いられる。本実施例においては、階調値を
２進数で与えているため、たとえば６個の抵抗素子を使
用することにより６４階調のうちのいずれか任意の１階
調を指定することができる。Embodiment 2 Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing a configuration of a driving circuit for a liquid crystal display device according to this embodiment. In the figure, components and the like having the same functions as those of the first embodiment are given the same numbers, and the description thereof is omitted here. In the first embodiment, the sample pulse is directly delayed using the delay circuit. The number of gray scales that can be specified is the same as the number of delay circuits, and n delay circuits are used to specify n gray scales. In this embodiment, since the gradation value is given in a binary number, any one of 64 gradations can be designated by using, for example, six resistive elements.

【００１７】同図において、３０３は電源電圧である。
液晶の階調値３０４は、Ｂ０〜Ｂ５の６ビットの２進数
で表される。ここでＭＳＢはＢ５である。３０５はスイ
ッチ回路でありＰ０〜Ｐ５の６個のスイッチから構成さ
れている。ビットＢｉ（ｉ＝０〜５）にはスイッチＰｉ
（ｉ＝０〜５）が１対１に対応する。３０６は抵抗回路
であり、Ｒ０〜Ｒ５の６個の抵抗素子から構成されてい
る。抵抗素子Ｒｉは図示したように直列に接続されてい
る。Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４、Ｒ５の抵抗値は、
それぞれ１ＫΩ、２ＫΩ、４ＫΩ、８ＫΩ、１６ＫΩ、
３２ＫΩに、すなわち抵抗値が２倍づつになるように設
定されている。スイッチＰｉは、対応するビットＢｉの
値が”１”である場合に閉じて抵抗素子Ｒｉをバイパス
する。また対応するビットＢｉの値が”０”である場合
には開くようになっている。In FIG. 1, reference numeral 303 denotes a power supply voltage.
The gradation value 304 of the liquid crystal is represented by a 6-bit binary number of B0 to B5. Here, the MSB is B5. A switch circuit 305 includes six switches P0 to P5. Bit Bi (i = 0 to 5) has a switch Pi
(I = 0 to 5) corresponds one-to-one. Reference numeral 306 denotes a resistance circuit, which includes six resistance elements R0 to R5. The resistance elements Ri are connected in series as shown. The resistance values of R0, R1, R2, R3, R4 and R5 are
1KΩ, 2KΩ, 4KΩ, 8KΩ, 16KΩ,
The resistance is set to 32 KΩ, that is, the resistance value is doubled. The switch Pi closes and bypasses the resistance element Ri when the value of the corresponding bit Bi is “1”. When the value of the corresponding bit Bi is "0", it is opened.

【００１８】ＦＥＴ（電界効果トランジスタ）３０７
は、サンプルパルスＳａｍｐがサンプル期間中に回路の
浮遊容量３０８を充電するために設けられている。また
ＦＥＴ３０９は、サンプルパルスＳａｍｐがホールド期
間中において、浮遊容量３０８に蓄積された電荷を放電
するために設けられている。浮遊容量３０８の容量はＣ
ｓである。３１０は、スレッショルド電圧としてＶｔｈ
ｇを持つインバータである。また、インバータ３１１
は、インバータ３１０の出力を整形する目的で設けられ
ている。インバータ３１１の出力は、コンプリメンタリ
回路１０１を通って液晶画素１０２を駆動する。FET (field effect transistor) 307
Is provided for the sample pulse Samp to charge the stray capacitance 308 of the circuit during the sample period. The FET 309 is provided for discharging the charge accumulated in the floating capacitance 308 during the holding period of the sample pulse Samp. The capacitance of the stray capacitance 308 is C
s. 310 is Vth as the threshold voltage
g. In addition, the inverter 311
Are provided for the purpose of shaping the output of the inverter 310. The output of the inverter 311 drives the liquid crystal pixel 102 through the complementary circuit 101.

【００１９】次に、上記構成における液晶装置表示用駆
動回路の動作を説明する。階調値３０４としてたとえば
１０（１０進数）を与える。この値は２進数では”００
１０１０”であるから、Ｂ５＝０、Ｂ４＝０，Ｂ３＝
１，Ｂ２＝０，Ｂ１＝１，Ｂ０＝０となる。これにより
スイッチＰ１ならびにＰ３が閉じ、スイッチＰ０，Ｐ
２，Ｐ４ならびにＰ５が開く。その結果、抵抗Ｒ１なら
びにＲ３がショートされ、抵抗回路３０６全体の抵抗値
は［３２＋１６＋４＋１］＝５３ＫΩとなる。Next, the operation of the liquid crystal device display driving circuit having the above configuration will be described. For example, 10 (decimal number) is given as the gradation value 304. This value is "00" in binary
1010 ″, B5 = 0, B4 = 0, B3 =
1, B2 = 0, B1 = 1, B0 = 0. As a result, the switches P1 and P3 are closed, and the switches P0 and P3 are closed.
2, P4 and P5 open. As a result, the resistors R1 and R3 are short-circuited, and the resistance value of the entire resistor circuit 306 becomes [32 + 16 + 4 + 1] = 53 KΩ.

【００２０】サンプルパルスＳａｍｐがサンプル期間に
なると、サンプルパルスＳａｍｐによってＦＥＴ３０７
ならびにコンプリメンタリ回路１０１が導通状態にな
り、ＦＥＴ３０９が非導通状態になる。すると電源３０
３から抵抗回路３０６、ＦＥＴ３０７を介して浮遊容量
３０８へ充電が開始される。サンプルパルスＳａｍｐの
立ち上がり時点においては浮遊容量３０８にかかる電圧
は”０”になっている。またこの時、インバータ３１０
の出力は論理”１”値であり、したがってインバータ３
１１の出力は論理”０”値になっている。抵抗回路３０
６と浮遊容量３０８は積分回路を構成する。浮遊容量３
０８の両端間の電圧は、第１の実施例における（１）式
と同様にして、上記の５３ＫΩの抵抗値と容量Ｃｓで決
まる時定数を持つＣＲカーブを描いて上昇する。When the sample pulse Samp enters the sample period, the FET 307 is activated by the sample pulse Samp.
In addition, the complementary circuit 101 is turned on, and the FET 309 is turned off. Then power supply 30
3 starts charging the floating capacitance 308 via the resistor circuit 306 and the FET 307. At the time when the sample pulse Samp rises, the voltage applied to the stray capacitance 308 is “0”. At this time, the inverter 310
Is a logical "1" value, and therefore the inverter 3
The output of 11 is a logical "0" value. Resistance circuit 30
6 and the stray capacitance 308 constitute an integrating circuit. Stray capacitance 3
The voltage between both ends of the voltage 08 increases in the same manner as in the equation (1) in the first embodiment, drawing a CR curve having a time constant determined by the resistance value of 53 KΩ and the capacitance Cs.

【００２１】浮遊容量３０８の電圧がインバータ３１０
のスレッショルド電圧Ｖｔｈｇに達すると、インバータ
３１０の出力が論理”１”値から論理”０”値に、した
がってインバータ３１１の出力が論理”０”値から論
理”１”値に反転する。インバータ３１１の出力はコン
プリメンタリ回路１０１を通して液晶画素１０２を充電
する。この充電動作は第１の実施例における動作に同じ
であり、（１）式に示したようにＲ_LとＣ_Lで決まる時定
数を持つＣＲカーブとなる。このように、本実施例では
ＣＲ積分が都合２回行われることになる。The voltage of the stray capacitance 308 is
, The output of the inverter 310 is inverted from the logical “1” value to the logical “0” value, and the output of the inverter 311 is inverted from the logical “0” value to the logical “1” value. The output of the inverter 311 charges the liquid crystal pixel 102 through the complementary circuit 101. This charging operation is the same as the operation in the first embodiment, and has a CR curve having a time constant determined by R _L and C _L as shown in equation (1). Thus, in this embodiment, the CR integration is performed twice for convenience.

【００２２】次に、サンプルパルスＳａｍｐがホールド
期間になると、サンプルパルスＳａｍｐによってＦＥＴ
３０７ならびにコンプリメンタリ回路１０１が非導通状
態に、ＦＥＴ３０９が導通状態になる。これにより浮遊
容量３０８の電荷がＦＥＴ３０９を通じて放電される。
浮遊容量３０８の電圧は、次回のサンプル期間における
充電に備えてホールド期間中に”０”となる。また、コ
ンプリメンタリ回路１０１が非導通状態になるとコンプ
リメンタリ回路１０１の出力がハイインピーダンス状態
となる。したがって、サンプルパルスＳａｍｐのホール
ド期間の間、液晶画素１０２の電荷が保たれ、液晶表示
が維持される。Next, when the sample pulse Samp enters the hold period, the sample pulse Samp causes the FET to operate.
307 and the complementary circuit 101 are turned off, and the FET 309 is turned on. As a result, the charge of the floating capacitance 308 is discharged through the FET 309.
The voltage of the stray capacitance 308 becomes “0” during the hold period in preparation for charging in the next sample period. When the complementary circuit 101 is turned off, the output of the complementary circuit 101 becomes high impedance. Therefore, during the hold period of the sample pulse Samp, the charge of the liquid crystal pixel 102 is maintained, and the liquid crystal display is maintained.

【００２３】続いて、階調値３０４の値を変えた場合
に、動作に与える影響を説明する。階調値３０４で指定
する値をＡ１、Ａ２、Ａ３と変化させた場合を考える。
ここで、Ａ１＞Ａ２＞Ａ３の関係になるように設定す
る。この時の抵抗回路３０６の抵抗値をそれぞれｒ１，
ｒ２，ｒ３とする。たとえばＡ１、Ａ２、Ａ３がそれぞ
れ１０進数で２０、１０、５であると、ｒ１，ｒ２，ｒ
３はそれぞれ４３ＫΩ、５３ＫΩ、５８ＫΩとなる。つ
まりｒ１＜ｒ２＜ｒ３となる。時刻”０”でサンプルパ
ルスが立ち上がった場合、浮遊容量３０８の電圧と時間
との関係は、それぞれ図４（ロ）におけるＲ＝ｒ１，Ｒ
＝ｒ２，Ｒ＝ｒ３に示したようなＣＲカーブとなる。同
図から明らかなように、抵抗値が大きくなるに従って立
ち上がりが緩やかになる。したがって、インバータ３１
０の入力がスレッショルドＶｔｈｇに到達する時間も、
抵抗値が大きくなるほど遅くなる。この到達時間は、図
４（ロ）におけるＲ＝ｒ１，Ｒ＝ｒ２，Ｒ＝ｒ３の場
合、それぞれ時刻ｔ１，ｔ２，ｔ３となる。Next, the effect of changing the value of the gradation value 304 on the operation will be described. Consider a case where the value designated by the gradation value 304 is changed to A1, A2, and A3.
Here, it is set so that A1>A2> A3. The resistance values of the resistance circuit 306 at this time are denoted by r1 and r1, respectively.
r2 and r3. For example, if A1, A2, and A3 are 20, 10, and 5 in decimal, respectively, r1, r2, r
3 are 43 KΩ, 53 KΩ, and 58 KΩ, respectively. That is, r1 <r2 <r3. When the sample pulse rises at time “0”, the relationship between the voltage of the stray capacitance 308 and time is R = r1, R in FIG.
= R2, R = r3. As is clear from the figure, the rise becomes gentler as the resistance value increases. Therefore, the inverter 31
The time when the input of 0 reaches the threshold Vthg is also
It becomes slow as the resistance value increases. When R = r1, R = r2, and R = r3 in FIG. 4B, the arrival times are times t1, t2, and t3, respectively.

【００２４】時刻ｔ１，ｔ２あるいはｔ３においてイン
バータ３１１の出力が立ち上がると、液晶画素１０２を
充電する。そして、サンプルパルスＳａｍｐの立ち下が
りにおいて、液晶画素１０２の電圧は、それぞれＶ４，
Ｖ５，Ｖ６となり、Ｖ４＞Ｖ５＞Ｖ６の関係を有する。
このように、液晶画素に設定する階調値３０４を小さく
するほど、抵抗回路３０６の抵抗値は大きくなってイン
バータ３１１の出力の立ち上がりが遅くなり、その結果
液晶画素１０２に充電される電圧も低くなることがわか
る。以上説明したように、本実施例においては階調値３
０４によって積分回路の時定数を変化させて、液晶画素
１０２への充電電圧に変換するようになっている。ま
た、第１の実施例と比較した場合には、ｎ個の抵抗素子
で２ⁿ 階調を指定することが可能である。When the output of the inverter 311 rises at time t1, t2 or t3, the liquid crystal pixel 102 is charged. Then, at the falling of the sample pulse Samp, the voltages of the liquid crystal pixels 102 are V4 and V4, respectively.
V5 and V6, and the relationship is V4>V5> V6.
As described above, as the gradation value 304 set for the liquid crystal pixel is reduced, the resistance value of the resistance circuit 306 is increased, and the rising of the output of the inverter 311 is delayed. As a result, the voltage charged in the liquid crystal pixel 102 is also reduced. It turns out that it becomes. As described above, in this embodiment, the gradation value 3
04 changes the time constant of the integration circuit to convert the voltage into a charging voltage for the liquid crystal pixel 102. Further, when compared with the first embodiment, it is possible to specify 2 ⁿ gradations with ⁿ resistance elements.

【００２５】［実施例３］続いて、この発明の第３の実
施例について説明する。図５は、第３の実施例による液
晶表示装置用駆動回路の構成を示す回路図である。同図
において、第１の実施例あるいは第２の実施例と同じ機
能を有する部品には同じ番号を付与してあり、ここでは
その説明を省略する。同図において、４０１はカレント
ミラー回路でありＦＥＴ４０２とＦＥＴ４０３により構
成される。またＦＥＴ４０４は、サンプルパルスＳａｍ
ｐがホールド期間中に浮遊容量３０８の電荷を放電する
ために設けられている。Third Embodiment Next, a third embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing a configuration of a liquid crystal display device driving circuit according to the third embodiment. In the figure, components having the same functions as those in the first embodiment or the second embodiment are given the same reference numerals, and the description thereof is omitted here. In the figure, reference numeral 401 denotes a current mirror circuit, which is constituted by FET402 and FET403. The FET 404 is connected to the sample pulse Sam.
p is provided for discharging the charge of the floating capacitance 308 during the hold period.

【００２６】次に、上記構成における液晶表示装置用駆
動回路の動作を説明する。階調値３０４として、実施例
２と同様に１０（１０進数）を与えると、Ｂ５，Ｂ４，
Ｂ３，Ｂ２，Ｂ１，Ｂ０の値はそれぞれ”０”、”
０”、”１”、”０”、”１”、”０”となる。これに
よりスイッチＰ１ならびにＰ３が閉じ、スイッチＰ０，
Ｐ２，Ｐ４ならびにＰ５が開いて、抵抗回路３０６の抵
抗値は５３ＫΩになる。抵抗回路３０６には、この抵抗
値と電源３０３の電源電圧で決まる電流Ｉ₁が流れる。
カレントミラー回路４０１の働きにより、電流Ｉ₁に等
しい電流値を持つ電流Ｉ₂が浮遊容量３０８（容量Ｃ
ｓ）に流れ込む。Next, the operation of the liquid crystal display device driving circuit having the above configuration will be described. When 10 (decimal number) is given as the gradation value 304 as in the second embodiment, B5, B4,
The values of B3, B2, B1, and B0 are "0" and "0", respectively.
0 "," 1 "," 0 "," 1 "," 0 ", whereby the switches P1 and P3 are closed and the switches P0,
P2, P4 and P5 are opened, and the resistance value of the resistance circuit 306 becomes 53 KΩ. A current I ₁ determined by the resistance value and the power supply voltage of the power supply 303 flows through the resistance circuit 306.
By the action of the current mirror circuit 401, a current I ₂ is the stray capacitance 308 with a current value equal to the current I ₁ (capacitance C
s).

【００２７】サンプルパルスＳａｍｐがサンプル期間に
なると、サンプルパルスＳａｍｐによってコンプリメン
タリ回路１０１が導通状態となり、一方、ＦＥＴ４０４
は非導通状態となる。サンプルパルスＳａｍｐが立ち上
がるまでは、ＦＥＴ４０４により浮遊容量３０８は接地
されており、その充電電圧は”０”になっている。サン
プルパルスＳａｍｐが立ち上がると、浮遊容量３０８の
充電電圧は、電流値Ｉ₂ と容量Ｃｓで決定される一定の
割合で時間に正比例して上昇してゆく。この電圧がイン
バータ３１０のスレッショルド電圧Ｖｔｈｇに達する
と、インバータ３１０の出力が論理”１”値から論理”
０”値に反転する。以後の動作は、第２の実施例の場合
に同じであり、インバータ３１１の出力が論理”０”値
から論理”１”値に反転し、コンプリメンタリ回路１０
１を通して、液晶画素１０２を充電する。When the sample pulse Samp enters the sample period, the complementary circuit 101 is turned on by the sample pulse Samp, while the FET 404 is turned on.
Becomes non-conductive. Until the sample pulse Samp rises, the stray capacitance 308 is grounded by the FET 404, and its charging voltage is “0”. When the sample pulse Samp rises, the charging voltage of the stray capacitance 308 slide into increased in direct proportion to the time at a constant rate which is determined by the current value I ₂ and the capacitor Cs. When this voltage reaches the threshold voltage Vthg of the inverter 310, the output of the inverter 310 changes from the logic "1" value to the logic "1".
The operation thereafter is the same as in the case of the second embodiment, and the output of the inverter 311 is inverted from the logical "0" value to the logical "1" value, and the complementary circuit 10
1, the liquid crystal pixel 102 is charged.

【００２８】次に、サンプルパルスＳａｍｐがホールド
期間になると、サンプルパルスＳａｍｐによってコンプ
リメンタリ回路１０１が非導通状態に、ＦＥＴ４０４が
導通状態になる。これにより、浮遊容量３０８の電荷が
ＦＥＴ４０４を通じて放電される。また、コンプリメン
タリ回路１０１が非導通状態になると、コンプリメンタ
リ回路１０１の出力がハイインピーダンス状態になり、
サンプルパルスＳａｍｐのホールド期間中は液晶画素１
０２の電荷が保たれる。この実施例では、カレントミラ
ー回路を採用したことにより、第２の実施例に比較する
と、浮遊容量３０８の充電過程における直線性に優れて
いる。Next, when the sample pulse Samp enters the hold period, the complementary circuit 101 is turned off and the FET 404 is turned on by the sample pulse Samp. Thus, the charge of the floating capacitance 308 is discharged through the FET 404. When the complementary circuit 101 is turned off, the output of the complementary circuit 101 becomes high impedance,
During the hold period of the sample pulse Samp, the liquid crystal pixel 1
02 is maintained. In this embodiment, since the current mirror circuit is employed, the linearity in the charging process of the stray capacitance 308 is superior to that of the second embodiment.

【００２９】［動作原理］最後に、以上の実施例におい
て使用されている時分割ＣＲ充放電によるＤＡコンバー
タシステムの動作原理を説明しておく。図６はこのシス
テムをモデル化したシステム構成図である。同図におい
て、６０１はサンプル関数である。６０２は液晶画素の
階調値でありｎビットの２進数である。また、６０３は
液晶画素に相当する容量負荷であり、その容量はＣ_OUT
である。さらに６０４はサンプル関数からみた抵抗負荷
であり、その抵抗値はＲ_OUT である。[Operation Principle] Finally, the operation principle of the DA converter system based on time-division CR charging / discharging used in the above embodiment will be described. FIG. 6 is a system configuration diagram modeling this system. In the figure, reference numeral 601 denotes a sample function. Reference numeral 602 denotes a gradation value of a liquid crystal pixel, which is an n-bit binary number. Reference numeral 603 denotes a capacitance load corresponding to the liquid crystal pixel, and the capacitance is C _OUT
It is. Reference numeral 604 denotes a resistance load as viewed from the sample function, and the resistance value is R _OUT .

【００３０】上記３つの実施例はいずれもこのモデルに
当てはめることができる。すなわちサンプルパルスＳａ
ｍｐと液晶の階調値６０２を入力とし、その出力が抵抗
負荷を介して容量負荷を駆動するシステムである。ここ
では、第２の実施例についてサンプル関数を導出する。
なお、図３は階調値等が６ビットから構成される具体例
に関する回路であるが、ここでは一般化してｎビットの
場合について説明する。階調値はｎビットの２進数で与
えられる。この階調値の各ビットをｂ０，ｂ１，．．．
ｂ_n-1 とする。するとｂｉは、 ｂｉ（ｉ＝０，１，．．．ｎ−１）∈｛０、１｝ …（２） である。Each of the above three embodiments can be applied to this model. That is, the sample pulse Sa
This is a system in which mp and the gradation value 602 of the liquid crystal are input, and the output drives a capacitive load via a resistive load. Here, a sample function is derived for the second embodiment.
Although FIG. 3 is a circuit relating to a specific example in which the gradation value and the like are composed of 6 bits, a generalized case of n bits will be described. The gradation value is given by an n-bit binary number. Each bit of this gradation value is represented by b0, b1,. . .
b _n-1 . Then, bi is represented by bi (i = 0, 1,... N−1) {0, 1} (2).

【００３１】ＲＬ０、ＲＬ１、．．．ＲＬ_n-1 を抵抗素
子とし、それぞれが抵抗値として１、２、．．．２^n-1
を持つ。ｂ０，ｂ１，．．．ｂ_n-1 の値によってスイッ
チｓｗ０，ｓｗ１，．．．ｓｗ_n-1 が制御され、ｂｉの
値が”１”であるとスイッチｓｗｉが閉じてＲＬｉをバ
イパスする。ｂｉの値が”０”であればスイッチｓｗｉ
は開いた状態になる。したがって、抵抗回路全体の抵抗
値Ｒは、RL0, RL1,. . . RL _n-1 are resistance elements, each having a resistance value of 1, 2,. . . 2 ^n-1
have. b0, b1,. . . switch sw0 by b _n-1 values, sw1,. . . sw _n-1 are controlled, switches swi the value of bi is "1" to bypass RLi closed. If the value of bi is "0", the switch swi
Is open. Therefore, the resistance value R of the entire resistance circuit is

【数１】 で表わすことができる。(Equation 1) Can be represented by

【００３２】回路の浮遊容量と抵抗回路とはＣＲ積分回
路を構成する。いま、電源電圧をＥ１とし、時刻”０”
において浮遊容量（容量Ｃｓ）には電荷が蓄積されてお
らずこのＣＲ積分回路の出力電圧が”０”であるとする
と、時刻ｔにおける出力電圧は、次式のディレー関数Ｄ
で表すことができる。 Ｄ［Ｒ（ｂ０、．．．ｂ_n-1 ）］＝ Ｅ１・（１−ｅｘｐ［−ｔ／｛Ｒ（ｂ０、．．．ｂ_n-1 ）・Ｃｓ｝］ …（４） ＣＲ積分回路の出力には、バッファが接続されており、
そのスレッショルド値はＶｔｈである。バッファの入力
電圧がＶｔｈ未満である場合にはその出力電圧は”０”
であり、入力電圧がＶｔｈ以上になると出力電圧はＥ２
になる。The stray capacitance and the resistance circuit of the circuit constitute a CR integration circuit. Now, assuming that the power supply voltage is E1 and the time “0”
Assuming that no charge is accumulated in the stray capacitance (capacitance Cs) and the output voltage of this CR integrator is "0", the output voltage at time t is represented by the delay function D
Can be represented by D [R (b0, ... bn _-1 )] = E1 * (1-exp [-t / {R (b0, ... bn _-1 ) * Cs}] ... (4) CR integration circuit A buffer is connected to the output of
The threshold value is Vth. When the input voltage of the buffer is lower than Vth, its output voltage is "0".
When the input voltage exceeds Vth, the output voltage becomes E2
become.

【００３３】したがって、バッファの出力電圧は、デル
タ関数δを、 δ［Ｄ（Ｒ）］＝ １ ； Ｄ（Ｒ）≧Ｖｔｈ …（５） ０ ； Ｄ（Ｒ）＜Ｖｔｈ と定義した場合に、 Ｅ２・δ［Ｄ（Ｒ）］ …（６） で表される。バッファは、容量Ｃ_Lの容量負荷と抵抗値
Ｒ_Lの抵抗負荷から構成されるＣＲ積分回路を駆動す
る。バッファの入力電圧がＶｔｈに達してバッファ出力
がＥ₂に立ち上がる時刻をｔ₀とすると、サンプル関数Ｓ
は、 Ｅ２・δ［Ｄ（Ｒ）］・［１−ｅｘｐ｛−（ｔ−ｔ₀）／（Ｒ_L・Ｃ_L）｝］ …（７） で表わすことができる。Therefore, when the delta function δ is defined as follows: δ [D (R)] = 1; D (R) ≧ Vth (5) 0; D (R) <Vth E2 · δ [D (R)] (6) The buffer drives a CR integration circuit composed of a capacitive load of a capacitance C _L and a resistance load of a resistance value R _L. Assuming that the time when the input voltage of the buffer reaches Vth and the buffer output rises to E ₂ is t ₀ , the sample function S
Can be expressed as E2 · δ [D (R)] · [1-exp {− (t−t ₀ ) / ( _RL · _CL )}] (7)

【００３４】[0034]

【発明の効果】以上説明したように、この発明によれ
ば、入力されたサンプルパルスの立ち上がりを階調デー
タに応じて決まる遅延時間だけ遅延させたパルスを出力
し、この出力パルスに基づいて、当該出力パルスの立ち
上がり時点からサンプルパルスの立ち下がり時点まで液
晶パネルを充電して、以後、液晶パネルへの経路をハイ
インピーダンス状態とするようにしたので、従来のもの
に比較し、コンデンサ等の素子が、ＩＣチップ上で大き
な面積を占有することをなくすことができるため、液晶
表示装置用駆動回路の小型化、ＩＣ化が可能となるとい
う効果を得ることができる。As described above, according to the present invention, the rise of the input sample pulse is determined by the gradation data.
Outputs a pulse delayed by a delay time determined by the
Then, based on this output pulse, the rising of the output pulse
Charge the liquid crystal panel from the rising point to the falling point of the sample pulse, hereinafter. Thus a route to the liquid crystal panel in a high impedance state, compared with the conventional, elements such as capacitors, IC Since a large area can be prevented from being occupied on a chip, an effect that a drive circuit for a liquid crystal display device can be reduced in size and integrated into an IC can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施例による液晶表示装置用
駆動回路の回路図である。FIG. 1 is a circuit diagram of a driving circuit for a liquid crystal display device according to a first embodiment of the present invention.

【図２】この発明の第１の実施例による遅延回路ｄ０〜
ｄ_n-1 と液晶画素１０２に印加する電圧の関係を示す図
である。FIG. 2 shows delay circuits d0 to d0 according to the first embodiment of the present invention.
FIG. 4 is a diagram illustrating a relationship between _dn−1 and a voltage applied to a liquid crystal pixel 102.

【図３】この発明の第２の実施例による液晶表示装置用
駆動回路の回路図である。FIG. 3 is a circuit diagram of a driving circuit for a liquid crystal display device according to a second embodiment of the present invention.

【図４】この発明の第２あるいは第３の実施例による、
浮遊容量３０８の電圧ならびに液晶画素１０２の電圧と
時間との関係を示す図である。FIG. 4 shows a second or third embodiment of the present invention;
FIG. 4 is a diagram illustrating a relationship between a voltage of a floating capacitance 308 and a voltage of a liquid crystal pixel 102 and time.

【図５】この発明の第３の実施例による液晶表示装置用
駆動回路の回路図である。FIG. 5 is a circuit diagram of a driving circuit for a liquid crystal display device according to a third embodiment of the present invention.

【図６】この発明による液晶表示装置用駆動回路のシス
テム構成図である。FIG. 6 is a system configuration diagram of a driving circuit for a liquid crystal display device according to the present invention.

【図７】従来技術における液晶パネルとその駆動回路の
構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a liquid crystal panel and a driving circuit thereof in a conventional technique.

【図８】従来技術におけるディジタル−アナログ変換器
の回路図である。FIG. 8 is a circuit diagram of a digital-analog converter according to the related art.

【符号の説明】[Explanation of symbols]

Ｓａｍｐ…サンプルパルス、ｄ０〜ｄ_n-1 …遅延回路、
Ｄ０〜Ｄ_n-1 、Ｂ０〜Ｂ_n-1 …階調値、Ｓ０〜Ｓ_n-1 、
Ｐ０〜Ｐ_n-1 …スイッチ、１０１…コンプリメンタリ回
路、１０２…液晶画素、３０４…階調データ、３０５…
スイッチ回路、３０６…抵抗回路、３０７、３０９…Ｆ
ＥＴ、３０８…浮遊容量、３１０、３１１…インバー
タ、４０１…カレントミラー回路、４０２、４０３、４
０４…ＦＥＴ、７０１…液晶パネル、７０２…コモンド
ライバ、７０３…セグメントドライバ、８００…ディジ
タル−アナログ変換器Samp: sample pulse, d0 to d _n-1 ... delay circuit,
D0 to Dn _-1 , B0 to _Bn-1 ... gradation values, S0 to Sn _-1 ,
P0 to _Pn-1 : switch, 101: complementary circuit, 102: liquid crystal pixel, 304: gradation data, 305:
Switch circuit, 306... Resistor circuit, 307, 309.
ET, 308: stray capacitance, 310, 311: inverter, 401: current mirror circuit, 402, 403, 4
04 ... FET, 701 ... liquid crystal panel, 702 ... common driver, 703 ... segment driver, 800 ... digital-analog converter

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 H03M 1/00 - 1/88 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G09G 3/00-3/38 G02F 1/133 505-580 H03M 1/00-1/88

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 サンプルパルスのタイミングにおいて外
部から供給される階調データに基づいて液晶パネルを階
調駆動する液晶表示装置用駆動回路において、入力された 前記サンプルパルスの立ち上がりを前記階調
データに応じて決まる遅延時間だけ遅延させたパルスを
出力する遅延手段と、前記遅延手段が出力するパルスに基づき、該出力パルス
の立ち上がり 時点から前記液晶パネルの充電を開始し、
前記サンプルパルスの立ち下がり時点で充電を終了し、
以後、前記液晶パネルへの経路をハイインピーダンス状
態とする充電手段とを具備し、 前記遅延手段は、 同一の遅延時間を持った遅延回路が階調表示数と同じ個
数だけ直列接続され、入力された前記サンプルパルスを
順次遅延させる回路と、 前記各遅延回路の入力にそれぞれ一端が接続された複数
のスイッチ回路であって、前記階調データに応じてオン
にされる何れかのスイッチ回路に接続されている遅延回
路への入力信号を該スイッチ回路の他端から前記充電手
段へ出力する複数のスイッチ回路と を備えたことを特徴
とする 液晶表示装置用駆動回路。1. A driving circuit for a liquid crystal display device for driving a liquid crystal panel in gradation on the basis of gradation data supplied from the outside at the timing of a sample pulse, the rising of the input sample pulse being converted to the gradation data. The pulse delayed by the delay time determined
Delay means for outputting, on the basis of pulses the delay means outputs, output pulses
Starting charging of the liquid crystal panel from the rising point of
Stop charging at the time of the falling edge of the sample pulse,
Thereafter, comprising a charging means for a route to the liquid crystal panel in a high impedance state, said delay means, the same number delay circuit having the same delay time as the gradation display number
Number of sample pulses connected in series and input
A circuit for sequentially delaying, and a plurality of circuits each having one end connected to an input of each of the delay circuits.
Switch circuit, which is turned on in accordance with the grayscale data.
Delay circuit connected to any of the switch circuits
An input signal to the charging path is supplied from the other end of the switch circuit to the charging
Characterized in that a plurality of switch circuits to be output to the stage
Drive circuit for a liquid crystal display device. 【請求項２】 サンプルパルスのタイミングにおいて外
部から供給される階調データに基づいて液晶パネルを階
調駆動する液晶表示装置用駆動回路において、 入力された前記サンプルパルスの立ち上がりを前記階調
データに応じて決まる遅延時間だけ遅延させたパルスを
出力する遅延手段と、 前記遅延手段が出力するパルスに基づき、該出力パルス
の立ち上がり時点から前記液晶パネルの充電を開始し、
前記サンプルパルスの立ち下がり時点で充電を終了し、
以後、前記液晶パネルへの経路をハイインピーダンス状
態とする充電手段とを具備し、 前記遅延手段は、前記階調データのビット数と同じ個数の抵抗が直列接続
され、一端に電源電圧 が供給された抵抗回路と、 前記各抵抗に対応して設けられたスイッチ回路からな
り、各スイッチ回路は対応する前記階調データのビット
に応じてオン／オフするとともに、オンとなったときに
対応する抵抗の両端を短絡する複数のスイッチ回路と、 前記抵抗回路の他端における電圧によって充電されるコ
ンデンサと、 前記サンプルパルスが立ち上がっている間、前記抵抗回
路の他端における電圧を前記コンデンサに伝える充電用
スイッチ回路と、 前記コンデンサの電圧が一定値を越えたことを検出し、
該検出時点から立ち上がる信号を前記出力パルスとして
前記充電手段へ出力する検出手段と を備えたことを特徴
とする 液晶表示装置用駆動回路。2. The method according to claim 1 , further comprising the steps of:
LCD panel based on the gradation data supplied from the
In the liquid crystal display device driving circuit that performs the grayscale driving, the rising of the input sample pulse is expressed by the gradation.
A pulse delayed by the delay time determined according to the data
Delay means for outputting, on the basis of pulses the delay means outputs, output pulses
Starting charging of the liquid crystal panel from the rising point of
Stop charging at the time of the falling edge of the sample pulse,
After that, the path to the liquid crystal panel
Charging means to be in a state, wherein the delay means is connected in series with the same number of resistors as the number of bits of the gradation data.
It is a resistor circuit the power supply voltage is supplied to one end, it from the switch circuits provided corresponding to the respective resistor
Each switch circuit has a corresponding bit of the gradation data.
On / off according to
A plurality of switch circuits for short-circuiting both ends of a corresponding resistor ; and a capacitor charged by a voltage at the other end of the resistor circuit.
And the resistor circuit while the sample pulse is rising.
For transferring the voltage at the other end of the path to the capacitor
A switch circuit, detecting that the voltage of the capacitor has exceeded a certain value,
A signal that rises from the detection point is used as the output pulse.
Characterized in that a detecting means for outputting to said charging means
Drive circuit for a liquid crystal display device. 【請求項３】 サンプルパルスのタイミングにおいて外
部から供給される階調データに基づいて液晶パネルを階
調駆動する液晶表示装置用駆動回路において、 入力された前記サンプルパルスの立ち上がりを前記階調
データに応じて決まる遅延時間だけ遅延させたパルスを
出力する遅延手段と、 前記遅延手段が出力するパルスに基づき、該出力パルス
の立ち上がり時点から前記液晶パネルの充電を開始し、
前記サンプルパルスの立ち下がり時点で充電を終了し、
以後、前記液晶パネルへの経路をハイインピーダンス状
態とする充電手段とを具備し、 前記遅延手段は、前記階調データのビット数と同じ個数の抵抗が直列接続
され、一端が接地された抵抗回路と、 前記各抵抗に対応して設けられたスイッチ回路からな
り、各スイッチ回路は対応する前記階調データのビット
に応じてオン／オフするとともに、オンとなったときに
対応する抵抗の両端を短絡する複数のスイッチ回路と、 前記抵抗回路の他端に接続され、該抵抗回路の抵抗値と
電源電圧によって決まる電流を出力するカレントミラー
回路と、 前記カレントミラー回路の出力電流によって充電される
コンデンサと、 前記サンプルパルスが立ち下がっている間に前記コンデ
ンサを放電させる放電 回路と、 前記コンデンサの電圧が一定値を越えたことを検出し、
該検出時点から立ち上がる信号を前記出力パルスとして
前記充電手段へ出力する検出手段と を備えたことを特徴
とする 液晶表示装置用駆動回路。3. The method according to claim 1 , further comprising the steps of:
LCD panel based on the gradation data supplied from the
In the liquid crystal display device driving circuit that performs the grayscale driving, the rising of the input sample pulse is expressed by the gradation.
A pulse delayed by the delay time determined according to the data
Delay means for outputting, on the basis of pulses the delay means outputs, output pulses
Starting charging of the liquid crystal panel from the rising point of
Stop charging at the time of the falling edge of the sample pulse,
After that, the path to the liquid crystal panel
Charging means to be in a state, wherein the delay means is connected in series with the same number of resistors as the number of bits of the gradation data.
And a switch circuit provided corresponding to each of the resistors.
Each switch circuit has a corresponding bit of the gradation data.
On / off according to
A plurality of switch circuits for short-circuiting both ends of a corresponding resistor , connected to the other end of the resistor circuit, and a resistance value of the resistor circuit;
Current mirror that outputs current determined by power supply voltage
Circuit and is charged by the output current of the current mirror circuit
A capacitor and the capacitor during the falling of the sample pulse.
A discharge circuit for discharging the sensor, and detecting that the voltage of the capacitor has exceeded a certain value,
A signal that rises from the detection point is used as the output pulse.
Characterized in that a detecting means for outputting to said charging means
Drive circuit for a liquid crystal display device.