JP3154150B2

JP3154150B2 - 演算装置

Info

Publication number: JP3154150B2
Application number: JP20997291A
Authority: JP
Inventors: 辰伸安藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-07-26
Filing date: 1991-07-26
Publication date: 2001-04-09
Anticipated expiration: 2016-04-09
Also published as: JPH0535445A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば画像データを高
速処理するＣＰＵなどに用いて好適な演算装置に関す
る。

【０００２】

【従来の技術】ＣＰＵにおいて画像データを処理する場
合、例えば図３のフローチャートに示すような処理を繰
り返し実行する必要が生じることがある。この処理は入
力データＡとＢのそれぞれ絶対値を得て、その絶対値同
士を比較し、入力データＡの絶対値が入力データＢの絶
対値と等しいかあるいは大きい時、変数Ｙに入力データ
をＡをセットし、入力データＢの絶対値が入力データＡ
の絶対値より大きい場合は、変数Ｙにあらかじめ設定さ
れた所定のデータＣＲ０をセットするものである。

【０００３】従来のＣＰＵにおいてこの処理を実行する
には、例えば次のような処理ステップが必要であった。

【０００４】MOVE.W D0,D5 1 TST.W D0 2 BGE.S pass0 3 MOVE. W D0,D4 4 EXT.L D4 5 NEG.L D4 6 MOVE.W D4,D0 pass0: 7 TST.W D1 8 BGE.S pass1 9 MOVE. W D1,D4 10 EXT.L D4 11 NEG.L D4 12 MOVE.W D4,D1 pass1: 13 CMP. W D1,D0 14 BLT.S const 15 BRA.S finish const: 16 MOVE.W D3,D2 17 BRA.S end finish: 18 MOVE.W D5,D2 end : ・・・

【０００５】ここでＤ０ないしＤ５はデータレジスタを
表し、それぞれ次の各データを記憶する。

【０００６】D0:A D1:B D2:Y D3:CR0 D4: ワーク用 D5: ストア用

【０００７】上記１８のステップで示される処理を実行
する前に、データレジスタＤ０とＤ５にデータＡがスト
アされる。ステップ１の前の命令はこの処理を意味して
いる。ステップ１においてデータレジスタＤ０にストア
されているデータの正負を判定する。ステップ２はデー
タレジスタＤ０のデータが正である場合、ｐａｓｓ０に
ジャンプすることを指令する。すなわちデータレジスタ
Ｄ０にストアされているデータＡが正である場合、その
まま絶対値データとして用いることができるため、それ
以降のステップ３ないし６の処理がスキップされること
になる。

【０００８】データレジスタＤ０のデータＡが負である
場合ステップ３に進み、データレジスタＤ０の値がデー
タレジスタＤ４にストアされる。次にステップ４におい
てデータレジスタＤ４にストアされている例えば１６ビ
ットのデータＡを３２ビットのデータに拡張する。ステ
ップ５においてはデータレジスタＤ４にストアされてい
るデータの極性を反転させる。そしてステップ６におい
てデータレジスタＤ４にストアされているデータのう
ち、１６ビットをデータレジスタＤ０にストアする。以
上の処理により、データレジスタＤ０にデータＡの絶対
値がストアされたことになる。

【０００９】ステップ７ないし１２はステップ１ないし
６に対応するものであり、データＢの絶対値をデータレ
ジスタＤ１にストアさせるものである。

【００１０】ステップ１３はデータレジスタＤ１とＤ０
にストアされているデータＢとＡの絶対値の差を演算す
る。ステップ１４はステップ１３における演算結果のス
テイタスからその大小を判定し、データＡの絶対値がデ
ータＢの絶対値より小さい時、ｃｏｎｓｔにジャンプさ
せる。データＡの絶対値がデータＢの絶対値と等しいか
それより大きい場合は、ステップ15においてｆｉｎｉｓ
ｈにジャンプされる。ステップ１６においてはデータレ
ジスタＤ３にストアされているデータ（ＣＲ０）がデー
タレジスタＤ２にストアされる。そしてステップ１７に
おいてはｅｎｄにジャンプされる。また、ステップ１８
においてはデータレジスタＤ５にストアされているデー
タ（データＡ）がデータレジスタＤ２にストアされる。

【００１１】以上のようにして、１７のインストラクシ
ョン（命令）により図３のフローチャートに示した処理
が行われることになる。一つのインストラクションの実
行には一つのクロックが必要であるため、以上の処理を
実行するは１７クロックの時間が必要になる。

【００１２】

【発明が解決しようとする課題】従来の装置は、上述し
たように所定の処理を実行するのに多くの命令が必要に
なり、処理に時間がかかる課題があった。また、プログ
ラムを作成する面からもステップ数が多くなり、多くの
労力を必要とした。

【００１３】本発明はこのような状況に鑑みてなされた
ものであり、命令の数を少なくし短時間で処理が完了す
るようにしたものである。

【００１４】

【課題を解決するための手段】請求項１に記載の演算装
置は、演算するデータを保持する第１のレジスタ２１，
２２と、演算した結果得られたステイタスを保持する第
２のレジスタ４０と、レジスタ２１，２２とレジスタ４
０の間に配置され、レジスタ２１，２２に保持されたデ
ータを演算する算術論理演算器２９と、算術論理演算器
２９より出力されるステイタスを判定するとともに、レ
ジスタ４０に供給するロジック回路３９と、ロジック回
路３９におけるステイタスの判定結果に対応して算術論
理演算器２９の出力を選択するマルチプレクサ３５とを
備えることを特徴とする。

【００１５】請求項２に記載の演算装置は、マルチプレ
クサ３５がレジスタ２１に保持されたデータまたはレジ
スタ３６にあらかじめ設定されている所定のデータの一
方を選択する。あるいは又レジスタ３６と３７に保持さ
れているデータの一方、レジスタ２１と２２に保持され
ているデータの一方、又は算術論理演算器２９の出力と
レジスタ３６の出力のいずれか一方のデータを選択する
ようになされていることを特徴とする。

【００１６】請求項３に記載の演算装置は、レジスタ２
１，２２に保持されたデータのパス出力、絶対値出力、
ビット反転出力、又はビット符号拡張出力のうち少なく
とも２つのいずれかを選択し、算術論理演算器２９に供
給するマルチプレクサ２７，３４を備えることを特徴と
する。

【００１７】

【作用】請求項１に記載の演算装置においては、レジス
タ２１，２２とレジスタ４０の間に算術論理演算器２９
とロジック回路３９が配置され、ロジック回路３９は算
術論理演算器２９が出力するステイタスがレジスタ４０
にストアされる前にそれを判定し、マルチプレクサ３５
を制御する。従って短い命令で短時間に処理を完了する
ことができる。

【００１８】請求項２に記載の演算装置においては、マ
ルチプレクサ３５は４つの組み合わせの中から１つの組
み合わせを選択することができ、選択された組み合わせ
の中において一方のデータを選択することができる。従
って多くの用途に適用することが可能になる。

【００１９】請求項３に記載の演算装置においては、マ
ルチプレクサ２７，３４はレジスタ２１，２２に保持さ
れたデータのパス出力、絶対値出力、ビット反転出力、
又はビット符号拡張出力のち、少なくとも２つのいずれ
かを選択する。従って、種々の演算に利用することが可
能になる。

【００２０】

【実施例】図２は本発明の演算装置の一実施例の構成を
示すブロック図である。ラインメモリ１には図示せぬ回
路から処理されるべきデータが入力され、記憶される。
マルチプライヤ２はラインメモリ１より供給されたデー
タを乗算し、その演算結果をレジスタファイル３の各レ
ジスタに供給し、記憶させる。また、レジスタファイル
３のレジスタ間の乗算もできるようになっている。レジ
スタファイル３には必要に応じてラインメモリ１から直
接データが供給され、記憶される。算術論理演算部（Ａ
ＬＵ）４はレジスタファイル３より供給されるデータを
演算し、その演算結果をレジスタファイル３に供給し、
記憶させる。またそのステイタスをステイタスレジスタ
５に供給し、記憶させる。

【００２１】ステイタスレジスタ５に記憶されたステイ
タスは、さらにシーケンサ６に供給され、処理される。
シーケンサ６の処理結果は、マイクロメモリ７に供給さ
れる。マイクロメモリ７には図示せぬ回路からマイクロ
プログラミングコード（マイクロコード）が供給されて
いる。マイクロメモリ７は供給されたマイクロコードを
パイプラインレジスタ８を介してラインメモリ１ないし
シーケンサ６に供給するようになされている。

【００２２】ラインメモリ１は５１２ワード×９ビット
の構成とされ、マルチプライヤ２は８ビット×９ビット
の構成とされている。レジスタファイル３は１６ビット
×１６本の構成とされ、書き込み及び読み出し用にそれ
ぞれ３ポートが設けられている。算術論理演算部４は通
常の算術論理演算のみならずバレルシフタ、プライオリ
ティエンコーダ、シングルビットシフタ、などを包含し
ている。ステイタスレジスタ５は１ビットのものが４個
設けられている。マイクロメモリ７は６４ワード×７２
ビット及び８ワード×７２ビットの構成とされている。

【００２３】図２に示す処理エレメントは図示はしてい
ないが４段設けられており、各エレメント間においては
相互にデータの授受が可能になされている。

【００２４】図１は算術論理演算部４のより詳細な構成
を示している。レジスタ２１，２２，３８は図２におけ
るレジスタファイル３の一部を構成しており、レジスタ
４０はステイタスレジスタ５の一部を構成している。レ
ジスタ２１，２２とレジスタ３８，４０の間には、マル
チプレクサ２７，３４、マルチプレクサ２７，３４の出
力を演算する算術論理演算器２９、レジスタ３６，３
７、バレルシフタ４１、プライオリティエンコーダ４
２、シングルビットシフタ４３の出力のいずれかを選択
するマルチプレクサ３５、マルチプレクサ３５を制御す
るロジック回路３９が設けられている。マルチプレクサ
２７と算術論理演算器２９にはロジック回路２８の出力
が供給されている。

【００２５】マルチプレクサ２７にはレジスタ２１の出
力データがパス（ＰＡＳＳ）回路２３、絶対値（ＡＢ
Ｓ）回路２４、反転（ＩＮＶ）回路２６を介して供給さ
れるようになされている。またマルチプレクサ２７には
ゼロ（ＺＥＲＯ）回路２５の出力も供給されている。同
様にマルチプレクサ３４にはレジスタ２２の出力がパス
回路３０、絶対値回路３１、拡張（ＳＮＥＸ）回路３２
を介して供給されるようになされている。マルチプレク
サ３４にはゼロ回路３３の出力も供給されている。

【００２６】ＰＬＢ、ＰＬＣ２，１，０、ＰＬＤ１，
０、ＰＬＦ５，４，３，２，１，０、ＰＬＥ２，１，０
及びＰＬＧ０はパイプラインレジスタ８より供給される
マイクロコードを示している。

【００２７】次にその動作について説明する。レジスタ
２１と２２にはマルチプライヤ２あるいはラインメモリ
１から所定のデータが供給されストアされている。レジ
スタ２１のデータはパス回路２３を介してそのまま（ス
ルーして）マルチプレクサ２７に供給される。また、絶
対値回路２４によりその絶対値が演算された後、マルチ
プレクサ２７に供給される。あるいはまた、反転回路２
６により各ビットの論理が反転されてマルチプレクサ２
７に供給されるようになされている。マルチプレクサ２
７はパス回路２３、絶対値回路２４、反転回路２６、あ
るいはまたゼロ回路２５から供給されるゼロデータ（全
てのビットが０であるデータ）のいずれかを選択し、算
術論理演算器２９の一方の入力端子に供給する。

【００２８】一方、レジスタ２２にストアされたデータ
はパス回路３０を介してそのままマルチプレクサ３４に
供給される。また絶対値回路３１はレジスタ２２にスト
アされたデータの絶対値を演算して、マルチプレクサ３
４に供給する。拡張回路３２は例えば８ビットのデータ
を１６ビットのデータに拡張して、マルチプレクサ３４
に供給する。ゼロ回路３３はマルチプレクサ３４に全て
のビットが０であるデータを供給している。

【００２９】マルチプレクサ３４はマイクロコードＰＬ
Ｄ１，０により表７に示すように各回路の出力を選択す
る。すなわち、ＰＬＤ１とＰＬＤ０が００の場合パス回
路３０の出力を選択し、０１の場合絶対値回路３１の出
力を選択し、１０の場合拡張回路３２の出力を選択し、
１１の場合ＺＥＲＯ回路３３の出力を選択する。マルチ
プレクサ３４の出力は算術論理演算器２９の他方の入力
に供給される。

【表７】

【００３０】マルチプレクサ２７と算術論理演算器２９
の動作は、ロジック回路２８によって表１に示すように
制御される。

【表１】

【００３１】マイクロコードＰＬＢはマルチプレクサ
（ＭＵＸＡ）２７の出力選択を指令するものであり、Ｐ
ＬＣ２，１，０は算術論理演算器２９の機能を選択する
ものである。今、マルチプレクサ２７より供給されるデ
ータをＡ、マルチプレクサ３４より供給されるデータを
Ｂとすると、ＰＬＣ２，１，０が０００であるとき、算
術論理演算器２９は２つの入力の加算（Ａ＋Ｂ）を行
う。但し、ＰＬＣ２，１，０が０００であるとき、マイ
クロコードＰＬＢがどのような状態にあったとしてもマ
ルチプレクサ２７は反転回路２６の出力を選択するよう
に制御される。そして、後述するようにこの場合マルチ
プレクサ３４はＺＥＲＯ回路３３の出力を選択する。従
って、算術論理演算器２９はレジスタ２１のラッチデー
タの反転データを出力することになる。もちろん、この
とき、Ｃｎ（キャリィイン）もあれば、出力される。

【００３２】またマイクロコードＰＬＣ２，１，０が１
１１である場合、算術論理演算器２９は両入力の加算を
実行する。但し、この場合マルチプレクサ３４はパス回
路３０の出力を選択するように制御され、またマルチプ
レクサ２７はゼロ回路２５の出力を選択するように制御
される（Ａ＝０）ので、算術論理演算器２９の出力デー
タはＢ（Ｃｎも含む）となる。

【００３３】マイクロコードＰＬＣ２，１，０が００１
である場合、算術論理演算器２９はＢ−Ａの演算を実行
する。なお、表１において−１＋Ｃｎは回路の内部的処
理のために必要なものであり、実質的な演算はデータＢ
からデータＡを減算する処理である。以下同様にマイク
ロコードＰＬＣ２，１，０が０１０のときＡ−Ｂ、０１
１のときＡ＋Ｂの演算を実行する。また１００のときＡ
とＢのイクスクルーシブオアを演算し、１０１のときＡ
とＢのオアを演算し、１１０のときＡとＢのアンドを演
算する。

【００３４】またマイクロコードＰＬＢが０のとき、マ
ルチプレクサ２７はパス回路２３の出力を選択し、１の
とき絶対値回路２４の出力を選択する。

【００３５】このようにして、算術論理演算器２９によ
り演算されたデータはマルチプレクサ３５に入力され
る。マルチプレクサ３５にはこの他レジスタ３６に記憶
されているデータＣＲ０（固定値）、レジスタ３７に記
憶されているデータＣＲ１（固定値）、バレルシフタ４
１の出力、プライオリティエンコーダ４２の出力、およ
びシングルビットシフタ４３の出力がそれぞれ供給され
ている。マルチプレクサ３５はこれらの入力のいずれか
を選択し、レジスタ３８に出力する。マルチプレクサ３
５の選択はロジック回路３９により制御される。

【００３６】

【表２】表２はロジック回路３９の論理を示している。ロジック
回路３９には、パイプラインレジスタ８が出力するマイ
クロコードＰＬＦ５，４，３，２，１，０、算術論理演
算器２９が出力するステイタス（キャリー、サイン、オ
ーバーフロー及びゼロ）、バレルシフタ４１が出力する
ＢＺ（バレルシフタゼロフラグ）とＮＴ（バレルシフタ
４１の入力データの上位２ビットが０１または１０のと
き１となる出力）、プライオリティエンコーダ４２の出
力ＧＳ（プライオリティエンコーダ４２の入力が全て１
のとき１となる出力）、シングルビットシフタ４３が出
力するＳＣ（シングルビットシフタキャリーフラグ）と
ＳＺ（シングルビットシフタゼロフラグ）、が入力され
ている。ロジック回路３９はマイクロコードＰＬＦ２，
１，０が０００であるとき算術論理演算器２９の出力を
選択するようにし、００１のときバレルシフタ４１の出
力を選択し、０１０のときプライオリティエンコーダ４
２の出力を選択し、０１１の時シングルビットシフタ４
３の出力を選択するようにマルチプレクサ３５を制御す
る。

【００３７】マイクロコードＰＬＦ２，１，０が０００
である場合において、マイクロコードＰＬＦ５，４，３
が０００である時、算術論理演算器２９が出力するステ
イタスのキャリーが１であれば、ロジック回路３９はス
テイタスとして１を出力する。これは桁上げがあったこ
とを意味する。またキャリーが０である時はステイタス
も０とされる。ＰＬＦ５，４，３が００１である時、サ
インが１であればステイタスも１とされる。これは演算
結果Ｙが負であることを意味する。サインが０の時はス
テイタスも０とされる。また、マイクロコードＰＬＦ
５，４，３が０１０の時、オーバーフローが１であれば
ステイタスは１とされる。これはＹが１６ビットで表す
ことのできる数を超えていることを意味する。オーバー
フローが０である時、ステイタスも０とされる。以下同
様にしてマイクロコードＰＬＦ５，４，３が０１１の場
合、算術論理演算器２９が出力するステータスのゼロが
１の時、ロジック回路３９が出力するステイタスが１と
され、ゼロが０の時ステイタスも０とされる。

【００３８】表２におけるＣバー（Ｃの上に線を付加し
たものをこのように表現する）はキャリーの反転を意味
し、Ｚはゼロを、Ｎはサインを、Ｖはオーバーフロー
を、それぞれ示している。ＣバーとＺのオア、ＮとＶの
イクスルーシブオア、ＮとＶのイクスクルーシブオアと
Ｚとのオアなどは、全てキャリー、サイン、オーバーフ
ロー、またはゼロから演算されるものである。

【００３９】このほか、マルチプレクサ３５により、レ
ジスタ３６に記憶されている固定データＣＲ０またはレ
ジスタ２１に記憶されているデータのいずれかを選択し
たい場合、マイクロコードＰＬＦ２，１，０は１００と
される（表３）。またレジスタ３６に記憶されている固
定データＣＲ０とレジスタ３７に記憶されている固定デ
ータＣＲ１のいずれかを選択したい場合においては、Ｐ
ＬＦ２，１，０は１０１とされ（表４）、レジスタ２１
に記憶されているデータとレジスタ２２に記憶されてい
るデータのいずれかを選択したい場合には１１０とされ
（表５）、レジスタ３６に記憶されている固定データＣ
Ｒ０と算術論理演算器２９の出力のいずれかを選択した
い場合においては、１１１とされる（表６）。

【表３】

【表４】

【表５】

【表６】

【００４０】これらの表からも分かるように、マイクロ
コードＰＬＦ５ないし０を所定の値に設定することによ
りマルチプレクサ３５から所定のデータを選択・出力さ
せることができる。そしてそれに対応するステイタスが
ロジック回路３９からレジスタ４０に供給されることに
なる。

【００４１】今、図３に示したように入力データＡの絶
対値が入力データＢの絶対値と等しいかそれより大きい
場合、変数Ｙに入力データＡをセットし、入力データＢ
の絶対値が入力データＡの絶対値より大きい場合、変数
Ｙに所定のデータＣＲ０をセットする処理を実行するこ
とを考える。この場合、算術論理演算器２９には表８に
示すようにＡ−Ｂの処理を実行させるか、表９に示すよ
うにＢ−Ａの処理を実行させる。

【表８】

【表９】

【表１０】

【００４２】そしてこれらの表８または表９に示す出力
データＹ_A、またはＹ_Bとして表１０の第２番目の値を選
択するようにすればよい。ステイタスとしてはＣバーを
選ぶことができる。すなわち、この場合パイプラインレ
ジスタ８より出力されるマイクロコードのうち、ＰＬＢ
は１、ＰＬＣ２，１，０は０１０、ＰＬＤ１，０は０
１、ＰＬＦ５，４，３，２，１，０は１００１００とさ
れる。

【００４３】また、以上の処理を実行させるための命令
は次のように一つの命令（１クロックで動作する命令）
で表すことができる。

【００４４】 COMR.AB R3A, RA0.A, RB1.A, WC2, C1 & SSW0 AUL

【００４５】ここでＣＯＭＲ．ＡＢはデータＡからデー
タＢを減算することを意味する。Ｒ３ＡはＣＲ０または
データＡを出力することを意味する。ＲＡ０．Ａはリー
ド側のＡポートの番号０のレジスタファイルのデータの
絶対値をとることを意味する。またＲＢ１．Ａはリード
側のＢポートから番号１のレジスタファイルのデータを
取り出し、その絶対値をとることを意味する。ＷＣ２は
ライト側のＣポートから番号２のレジスタファイルを選
び、そこに書き込むことを意味する（ＣＲ０またはデー
タＡが書き込まれることになる）。Ｃ１は算術論理演算
器２９のキャリーインを表す。この場合この値は１とな
る。ＳＳＷ０はレジスタ４０の０番に選択されたステイ
タスを書き込むことを意味する。ＡＵＬはステイタスと
してＣバーを選択することを意味する。

【００４６】以上のように本実施例においては、図３に
示す処理を１つの命令により表現することができる。従
って、この処理は１つのクロックの間に実行される。そ
の結果、極めて短時間の間に処理が完了されることにな
る。

【００４７】

【発明の効果】以上のごとく、請求項１に記載の演算装
置によれば、第１のレジスタと第２のレジスタとの間に
算術論理演算器を配置し、その演算により得られるステ
イタスを第２のレジスタに保持させる前に、ロジック回
路により判定し、その判定結果に対応して第１のマルチ
プレクサを制御するようにしたので、短時間の間に多く
の処理を実行することができる。またプログラムも少な
くてすみプログラム作成の時間も短くすることができ
る。

【００４８】請求項２に記載の演算装置によれば、第１
のレジスタに保持されたデータとあらかじめ設定された
所定のデータ、あらかじめ設定された２つの所定のデー
タ、第１のレジスタに保持された２つのデータ、又は算
術論理演算器の出力とあらかじめ設定された所定のデー
タのうちいずれか１つの一方のデータを第１のマルチプ
レクサにより選択するようにしたので、同一の回路で種
々の演算に適用することが可能になる。

【００４９】また請求項３に記載の演算装置によれば、
第１のレジスタに保持されたデータのパス出力、絶対値
出力、ビット反転出力、またはビット符号拡張出力のう
ち、少なくとも２つのいずれかを選択して算術論理演算
器に供給するようにしたので、請求項２に記載した場合
と同様に同一の回路で種々の演算に適用することが可能
になる。

【図面の簡単な説明】

【図１】図２の実施例における算術論理演算部４のより
詳細な構成を示すブロック図

【図２】本発明の演算装置の１実施例の構成を示すブロ
ック図

【図３】演算処理の一例を示すフローチャート

【符号の説明】

１ラインメモリ２マルチプライヤ３レジスタファイル４算術論理演算部５ステイタスレジスタ６シーケンサ７マイクロメモリ８パイプラインレジスタ２１，２２レジスタ２３パス回路２４絶対値回路２５ＺＥＲＯ回路２６反転回路２７マルチプレクサ２８ロジック回路２９算術論理演算器３０パス回路３１絶対値回路３２拡張回路３３ＺＥＲＯ回路３４，３５マルチプレクサ３６，３７，３８レジスタ３９ロジック回路４０レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】演算するデータを保持する第１のレジス
タと、演算した結果得られたステータスを保持する第２のレジ
スタと、前記第１のレジスタと第２のレジスタの間に配置され、
前記第１のレジスタに保持されたデータを演算する算術
論理演算器と、前記算術論理演算器より出力されるステータスを判定す
るとともに、前記第２のレジスタに供給するロジック回
路と、前記ロジック回路におけるステータスの判定結果に対応
して前記算術論理演算器の出力を選択する第１のマルチ
プレクサとを備えることを特徴とする演算装置。
【請求項２】前記第１のマルチプレクサは、前記第１のレジスタに保持されたデータと予め設定され
た所定のデータ、予め設定された２つの所定のデータ、前記第１のレジスタに保持された２つのデータ、または前記算術論理演算器の出力と予め設定された所定
のデータのうち、いずれか１つの一方のデータを選択す
ることを特徴とする請求項１に記載の演算装置。
【請求項３】前記演算装置は、前記第１のレジスタに
保持されたデータのパス出力、絶対値出力、ビット反転
出力またはビット符号拡張出力のうち少なくとも２つの
いずれかを選択し、前記算術論理演算器に供給する第２
のマルチプレクサをさらに備えることを特徴とする請求
項１に記載の演算装置。