JP3153921B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3153921B2 JP3153921B2 JP33360091A JP33360091A JP3153921B2 JP 3153921 B2 JP3153921 B2 JP 3153921B2 JP 33360091 A JP33360091 A JP 33360091A JP 33360091 A JP33360091 A JP 33360091A JP 3153921 B2 JP3153921 B2 JP 3153921B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- poly
- resistor
- semiconductor device
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にシリコン（Ｓｉ）のグレーンサイズ
（粒径）を均一にして抵抗率の変動を低減させた多結晶
シリコン（ポリシリコン：Ｐｏｌｙ−Ｓｉ）を用いた半
導体装置の製造方法に関するものである。
方法に係り、特にシリコン（Ｓｉ）のグレーンサイズ
（粒径）を均一にして抵抗率の変動を低減させた多結晶
シリコン（ポリシリコン：Ｐｏｌｙ−Ｓｉ）を用いた半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ポリシリコンは、ＭＯＳデバイスにおい
てゲート電極としてよく用いられるが、その他抵抗体と
しても用いられる。このＰｏｌｙ−Ｓｉ抵抗体はシリコ
ンを熱分解する減圧ＣＶＤ法等によって絶縁膜上に選択
的に堆積形成することができるため、微細化可能、寄生
容量小、基板バイアス効果耐性大等の利点を有する。従
って、単結晶シリコン（Single Si）中への不純物の拡
散を利用して形成する拡散抵抗体と比較してＰｏｌｙ−
Ｓｉ抵抗体は有利であり、広く利用されている。
てゲート電極としてよく用いられるが、その他抵抗体と
しても用いられる。このＰｏｌｙ−Ｓｉ抵抗体はシリコ
ンを熱分解する減圧ＣＶＤ法等によって絶縁膜上に選択
的に堆積形成することができるため、微細化可能、寄生
容量小、基板バイアス効果耐性大等の利点を有する。従
って、単結晶シリコン（Single Si）中への不純物の拡
散を利用して形成する拡散抵抗体と比較してＰｏｌｙ−
Ｓｉ抵抗体は有利であり、広く利用されている。
【０００３】しかし、一方Ｐｏｌｙ−Ｓｉ抵抗体は、形
成されるＰｏｌｙ−Ｓｉ膜の線幅、膜厚、導入される不
純物濃度、グレインサイズ（粒径）、グレインバンダリ
ー（粒界）等抵抗値を決定するパラメータが多く抵抗精
度の点では不利である。
成されるＰｏｌｙ−Ｓｉ膜の線幅、膜厚、導入される不
純物濃度、グレインサイズ（粒径）、グレインバンダリ
ー（粒界）等抵抗値を決定するパラメータが多く抵抗精
度の点では不利である。
【０００４】上記抵抗値を決定するパラメータのうちグ
レインサイズは、製造プロセス工程中の熱処理によって
成長（粗大化）が進む。
レインサイズは、製造プロセス工程中の熱処理によって
成長（粗大化）が進む。
【０００５】Ｐｏｌｙ−Ｓｉのグレイン成長は、成長前
の結晶性に左右されるが、その結晶性をコントロールす
ることは困難であり、抵抗値のバラツキを招く。
の結晶性に左右されるが、その結晶性をコントロールす
ることは困難であり、抵抗値のバラツキを招く。
【０００６】
【発明が解決しようとする課題】グレインサイズの均一
化は、アモルファス（非晶質）シリコンを再結晶するこ
とによって可能である。
化は、アモルファス（非晶質）シリコンを再結晶するこ
とによって可能である。
【０００７】従来、ポリシリコン等のＳｉ層中にある種
のイオンをイオン注入（ＩＩ）することによって一部を
アモルファス層に変える技術は知られている。しかしな
がらこのようにして形成されたアモルファス層は多くの
結晶欠陥を含む構造を有するものであって、完全なアモ
ルファス層とは言えない。従って、従来は抵抗率の精度
の向上は、グレインサイズのコントロールという面から
はなかなか困難であった。
のイオンをイオン注入（ＩＩ）することによって一部を
アモルファス層に変える技術は知られている。しかしな
がらこのようにして形成されたアモルファス層は多くの
結晶欠陥を含む構造を有するものであって、完全なアモ
ルファス層とは言えない。従って、従来は抵抗率の精度
の向上は、グレインサイズのコントロールという面から
はなかなか困難であった。
【０００８】そこで本発明は、Ｐｏｌｙ−Ｓｉのグレイ
ンサイズのコントロールという面から抵抗率の変動を低
減したＰｏｌｙ−Ｓｉ抵抗体を有する半導体装置の製造
方法を提供することを目的とする。
ンサイズのコントロールという面から抵抗率の変動を低
減したＰｏｌｙ−Ｓｉ抵抗体を有する半導体装置の製造
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は本発明によれ
ば、多結晶シリコンからなる抵抗体を有する半導体装置
の製造方法において、絶縁体上に多結晶シリコン膜を形
成する工程と、前記多結晶シリコン膜内に前記抵抗体の
抵抗率に関連する不純物イオンを所定量注入する工程
と、次に−５０℃以下の低温度でシリコンをイオン注入
して前記多結晶シリコン膜をアモルファスシリコン膜に
変える工程と、前記アモルファスシリコン膜を所定形状
にパターニング形成した後、全面に層間絶縁膜を形成す
る工程と、熱処理することによって前記アモルファスシ
リコン膜を再結晶化して多結晶シリコンに変える工程
と、を含むことを特徴とする半導体装置の製造方法によ
って解決される。
ば、多結晶シリコンからなる抵抗体を有する半導体装置
の製造方法において、絶縁体上に多結晶シリコン膜を形
成する工程と、前記多結晶シリコン膜内に前記抵抗体の
抵抗率に関連する不純物イオンを所定量注入する工程
と、次に−５０℃以下の低温度でシリコンをイオン注入
して前記多結晶シリコン膜をアモルファスシリコン膜に
変える工程と、前記アモルファスシリコン膜を所定形状
にパターニング形成した後、全面に層間絶縁膜を形成す
る工程と、熱処理することによって前記アモルファスシ
リコン膜を再結晶化して多結晶シリコンに変える工程
と、を含むことを特徴とする半導体装置の製造方法によ
って解決される。
【００１０】
【００１１】
【作用】本発明によれば、抵抗体を構成するポリシリコ
ン（Ｐｏｌｙ−Ｓｉ）を一旦、−５０以下の低温（アモ
ルファス化及び実作業性の点から−２００℃程度が最も
好ましい）でＳｉイオン（Ｓｉ+）を注入しているた
め、Ｐｏｌｙ−Ｓｉがほぼアモルファス（非晶質）シリ
コン（ａ−Ｓｉ）に変化する。−５０℃以上の高温で
は、ボイドの発生や多結晶シリコンが完全にアモルファ
ス化されない等の不具合を生ずる。
ン（Ｐｏｌｙ−Ｓｉ）を一旦、−５０以下の低温（アモ
ルファス化及び実作業性の点から−２００℃程度が最も
好ましい）でＳｉイオン（Ｓｉ+）を注入しているた
め、Ｐｏｌｙ−Ｓｉがほぼアモルファス（非晶質）シリ
コン（ａ−Ｓｉ）に変化する。−５０℃以上の高温で
は、ボイドの発生や多結晶シリコンが完全にアモルファ
ス化されない等の不具合を生ずる。
【００１２】従って、この後、再結晶するための熱処理
を行うとアモルファス状態からの各々の結晶成長速度が
ほぼ一定となるため、熱処理後得られるＰｏｌｙ−Ｓｉ
のグレインサイズはほぼ均一なものが得られる。このよ
うにほぼ均一なグレインサイズのＰｏｌｙ−Ｓｉを得る
ことができるため、抵抗率の変動要因の一つをコントロ
ールすることができる。
を行うとアモルファス状態からの各々の結晶成長速度が
ほぼ一定となるため、熱処理後得られるＰｏｌｙ−Ｓｉ
のグレインサイズはほぼ均一なものが得られる。このよ
うにほぼ均一なグレインサイズのＰｏｌｙ−Ｓｉを得る
ことができるため、抵抗率の変動要因の一つをコントロ
ールすることができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１４】図１は本発明に係る多結晶シリコン（Ｐｏ
ｌｙ−Ｓｉ）抵抗体の一実施例を示す断面図である。
ｌｙ−Ｓｉ）抵抗体の一実施例を示す断面図である。
【００１５】図１に示すように、本実施例の抵抗体が、
ＳｉＯ2からなるＬＯＣＯＳ酸化膜１上にＰｏｌｙ−Ｓ
ｉ６によって構成されている。Ｐｏｌｙ−Ｓｉ６の配線
方向端部には、層間絶縁膜としてのＳｉＯ2膜５を介し
て電極１０ａ，１０ｂ（コンタクトホール７ａ，７ｂ）
が形成されている。
ＳｉＯ2からなるＬＯＣＯＳ酸化膜１上にＰｏｌｙ−Ｓ
ｉ６によって構成されている。Ｐｏｌｙ−Ｓｉ６の配線
方向端部には、層間絶縁膜としてのＳｉＯ2膜５を介し
て電極１０ａ，１０ｂ（コンタクトホール７ａ，７ｂ）
が形成されている。
【００１６】抵抗体としてのＰｏｌｙ−Ｓｉ６は後に詳
述するが、厚さが１５０ｎｍであり、所定の抵抗値を得
るためにＢＦ2 +がイオン注入されている。
述するが、厚さが１５０ｎｍであり、所定の抵抗値を得
るためにＢＦ2 +がイオン注入されている。
【００１７】また、本実施例の抵抗体は図示していない
が、ＭＯＳ Ｔｒ等に好ましく構成される。
が、ＭＯＳ Ｔｒ等に好ましく構成される。
【００１８】図２は、図１に示した一実施例の前半工程
断面図である。
断面図である。
【００１９】図２（ａ）に示すように、通常プロセスフ
ローに沿ってＬＯＣＯＳ酸化膜１上に、ＣＶＤ（化学的
気相成長）法により１５０ｎｍの厚さにポリシリコン
（Ｐｏｌｙ−Ｓｉ）を堆積してＰｏｌｙ−Ｓｉ膜２を形
成する。Ｐｏｌｙ−Ｓｉ２膜はＰｏｌｙ−Ｓｉ抵抗体形
成用の膜である。
ローに沿ってＬＯＣＯＳ酸化膜１上に、ＣＶＤ（化学的
気相成長）法により１５０ｎｍの厚さにポリシリコン
（Ｐｏｌｙ−Ｓｉ）を堆積してＰｏｌｙ−Ｓｉ膜２を形
成する。Ｐｏｌｙ−Ｓｉ２膜はＰｏｌｙ−Ｓｉ抵抗体形
成用の膜である。
【００２０】Ｐｏｌｙ−Ｓｉ膜２を形成した後、図２
（ｂ）に示すように、通常のイオン注入（ＩＩ）技術に
よりフッ化ボロンイオン（ＢＦ2 +）を所望の抵抗率に対
応した濃度分、例えばドーズ（dose）量、１×１０14〜
５×１０16／ｃｍ2注入エネルギー３０ＫｅＶで全面に
注入する。この際、図示はしないが電極取り出し部に
は、レジストマスクを用いて高濃度に注入する。
（ｂ）に示すように、通常のイオン注入（ＩＩ）技術に
よりフッ化ボロンイオン（ＢＦ2 +）を所望の抵抗率に対
応した濃度分、例えばドーズ（dose）量、１×１０14〜
５×１０16／ｃｍ2注入エネルギー３０ＫｅＶで全面に
注入する。この際、図示はしないが電極取り出し部に
は、レジストマスクを用いて高濃度に注入する。
【００２１】次に図２（ｃ）に示すように、低温イオン
注入法を用いて−２００℃の低温条件下でシリコンイオ
ン（Ｓｉ+）を、ドース量５×１０14／ｃｍ2、注入エネ
ルギー７０ＫｅＶで全面に、注入する。この低温度イオ
ン注入によってＰｏｌｙ−Ｓｉ膜２は、ほぼアモルファ
ス化し、アモルファスシリコン（ａ−Ｓｉ）膜２ａが形
成される。
注入法を用いて−２００℃の低温条件下でシリコンイオ
ン（Ｓｉ+）を、ドース量５×１０14／ｃｍ2、注入エネ
ルギー７０ＫｅＶで全面に、注入する。この低温度イオ
ン注入によってＰｏｌｙ−Ｓｉ膜２は、ほぼアモルファ
ス化し、アモルファスシリコン（ａ−Ｓｉ）膜２ａが形
成される。
【００２２】次に、フォトリソ技術及びＲＩＥエッチン
グによってａ−Ｓｉ膜２ａを所定形状パターンにカット
して、図３（ａ）に示すように、ａ−Ｓｉ膜パターン２
ｂを形成する。その後、層間絶縁膜として全面に二酸化
シリコン（ＳｉＯ2）をＣＶＤ法により３００〜４００
ｎｍの厚さに堆積して、ＳｉＯ2膜５を形成し、次に通
常のプロセスフローにより図示はしないが、他の素子
（例えばＭＯＳトランジスタ）を形成する。その後、６
００℃程度の温度でアニール（Furnace Anneal,ランプ
Anneal あるいは レーザー Anneal等）処理を施してａ
−Ｓｉ膜パターン２ｂの再結晶化及び結晶成長を起こさ
せ、図３（ｂ）に示すようにＰｏｌｙ−Ｓｉ６に変化さ
せる。この結晶成長は、注入不純物イオン（ドーパン
ト）のＢＦ2 +中のフッ素（Ｆ）の影響により留まる。こ
のアニール処理による再結晶化では、Ｐｏｌｙ−Ｓｉグ
レインサイズは、ほぼ均一の大きさになった。これは、
Ｐｏｌｙ−Ｓｉが低温ＩＩによってアモルファス（非晶
質）化された結果、結晶化に全く差がない状態から結晶
成長を起こさせることができるからである。
グによってａ−Ｓｉ膜２ａを所定形状パターンにカット
して、図３（ａ）に示すように、ａ−Ｓｉ膜パターン２
ｂを形成する。その後、層間絶縁膜として全面に二酸化
シリコン（ＳｉＯ2）をＣＶＤ法により３００〜４００
ｎｍの厚さに堆積して、ＳｉＯ2膜５を形成し、次に通
常のプロセスフローにより図示はしないが、他の素子
（例えばＭＯＳトランジスタ）を形成する。その後、６
００℃程度の温度でアニール（Furnace Anneal,ランプ
Anneal あるいは レーザー Anneal等）処理を施してａ
−Ｓｉ膜パターン２ｂの再結晶化及び結晶成長を起こさ
せ、図３（ｂ）に示すようにＰｏｌｙ−Ｓｉ６に変化さ
せる。この結晶成長は、注入不純物イオン（ドーパン
ト）のＢＦ2 +中のフッ素（Ｆ）の影響により留まる。こ
のアニール処理による再結晶化では、Ｐｏｌｙ−Ｓｉグ
レインサイズは、ほぼ均一の大きさになった。これは、
Ｐｏｌｙ−Ｓｉが低温ＩＩによってアモルファス（非晶
質）化された結果、結晶化に全く差がない状態から結晶
成長を起こさせることができるからである。
【００２３】次に図３（ｃ）に示すように、絶縁膜のＳ
ｉＯ2膜５の２箇所にコンタクトホール７ａ、７ｂを形
成した後、全面にスパッタ蒸着法によりＴｉ／ＴｉＮ／
Ａｌ−ＳｉあるいはＰｏｌｙ−Ｓｉ／ＷＳｉｘ（タング
ステンシリサイド）等の各々多層構造メタル１０を形成
し、リングラフィ技術により該メタルをパターニングし
て図１に示したように、電極１０ａ、１０ｂを形成す
る。
ｉＯ2膜５の２箇所にコンタクトホール７ａ、７ｂを形
成した後、全面にスパッタ蒸着法によりＴｉ／ＴｉＮ／
Ａｌ−ＳｉあるいはＰｏｌｙ−Ｓｉ／ＷＳｉｘ（タング
ステンシリサイド）等の各々多層構造メタル１０を形成
し、リングラフィ技術により該メタルをパターニングし
て図１に示したように、電極１０ａ、１０ｂを形成す
る。
【００２４】このようにして、グレインサイズがほぼ均
一で、バラツキが小さく高精度のＰｏｌｙ−Ｓｉ抵抗体
を有するＭＯＳトランジスタを完成させた。
一で、バラツキが小さく高精度のＰｏｌｙ−Ｓｉ抵抗体
を有するＭＯＳトランジスタを完成させた。
【００２５】一方、電極取り出し部のＰｏｌｙ−Ｓｉに
ついても低温ＩＩそしてアニールの如き同様の方法を用
いて高精度で高性能なＰｏｌｙ−Ｓｉデバイスが実現さ
れる。
ついても低温ＩＩそしてアニールの如き同様の方法を用
いて高精度で高性能なＰｏｌｙ−Ｓｉデバイスが実現さ
れる。
【００２６】
【発明の効果】以上説明したように、本発明によればグ
レインサイズがほぼ均一で抵抗率のバラツキが少ない多
結晶シリコン（Ｐｏｌｙ−Ｓｉ）抵抗体を有するＢｉ
ｐｏｌａｒ型、ＭＯＳ型及びＢｉＣＭＯＳ型 ＬＳＩ等
の半導体装置を得ることができる。また、多結晶シリコ
ン膜内に抵抗率を決める不純物イオンを注入した後に多
結晶シリコン膜をアモルファスシリコン膜に変えるの
で、多結晶シリコンが再度アモルファス化して、グレイ
ンサイズが異なるものとなる可能性がなく、グレインサ
イズを確実に均一にすることができるという特有の効果
がある。
レインサイズがほぼ均一で抵抗率のバラツキが少ない多
結晶シリコン（Ｐｏｌｙ−Ｓｉ）抵抗体を有するＢｉ
ｐｏｌａｒ型、ＭＯＳ型及びＢｉＣＭＯＳ型 ＬＳＩ等
の半導体装置を得ることができる。また、多結晶シリコ
ン膜内に抵抗率を決める不純物イオンを注入した後に多
結晶シリコン膜をアモルファスシリコン膜に変えるの
で、多結晶シリコンが再度アモルファス化して、グレイ
ンサイズが異なるものとなる可能性がなく、グレインサ
イズを確実に均一にすることができるという特有の効果
がある。
【図１】本発明に係るＰｏｌｙ−Ｓｉ抵抗体の一実施例
を示す断面図である。
を示す断面図である。
【図２】図１に示した一実施例の前半工程断面図であ
る。
る。
【図３】図１に示した一実施例の後半工程断面図であ
る。
る。
１ ＬＯＣＯＳ酸化膜（ＳｉＯ2） ２ Ｐｏｌｙ−Ｓｉ膜 ２ａ アモルファスシリコン（ａ−Ｓｉ）膜 ２ｂ ａ−Ｓｉ膜パターン ５ ＳｉＯ2膜 ６ Ｐｏｌｙ−Ｓｉ ７ａ，７ｂ コンタクトホール １０ 多層構造メタル １０ａ，１０ｂ 電極
Claims (1)
- 【請求項１】 多結晶シリコンからなる抵抗体を有する
半導体装置の製造方法において、 絶縁体上に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜内に前記抵抗体の抵抗率に関連す
る不純物イオンを所定量注入する工程と、 次に−５０℃以下の低温度でシリコンをイオン注入して
前記多結晶シリコン膜をアモルファスシリコン膜に変え
る工程と、 前記アモルファスシリコン膜を所定形状にパターニング
形成した後、全面に層間絶縁膜を形成する工程と、 熱処理することによって前記アモルファスシリコン膜を
再結晶化して多結晶シリコンに変える工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33360091A JP3153921B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33360091A JP3153921B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167016A JPH05167016A (ja) | 1993-07-02 |
| JP3153921B2 true JP3153921B2 (ja) | 2001-04-09 |
Family
ID=18267860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33360091A Expired - Lifetime JP3153921B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153921B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844228B2 (en) | 2003-06-03 | 2005-01-18 | Renesas Technology Corp. | Manufacturing method of a semiconductor device capable of accurately setting a resistance value of a resistance element |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4511803B2 (ja) * | 2003-04-14 | 2010-07-28 | 株式会社半導体エネルギー研究所 | Ｄ／ａ変換回路及びそれを内蔵した半導体装置の製造方法 |
-
1991
- 1991-12-17 JP JP33360091A patent/JP3153921B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844228B2 (en) | 2003-06-03 | 2005-01-18 | Renesas Technology Corp. | Manufacturing method of a semiconductor device capable of accurately setting a resistance value of a resistance element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167016A (ja) | 1993-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5571735A (en) | Method of manufacturing a semiconducter device capable of easily forming metal silicide films on source and drain regions | |
| US5587696A (en) | High resistance polysilicon resistor for integrated circuits and method of fabrication thereof | |
| US5130266A (en) | Polycide gate MOSFET process for integrated circuits | |
| US5214305A (en) | Polycide gate MOSFET for integrated circuits | |
| US5316960A (en) | C-MOS thin film transistor device manufacturing method | |
| JP3153921B2 (ja) | 半導体装置の製造方法 | |
| US6284635B1 (en) | Method for forming titanium polycide gate | |
| JPH03227516A (ja) | 半導体装置の製造方法 | |
| JPH09139360A (ja) | 半導体素子の金属配線形成方法 | |
| JP2773146B2 (ja) | 半導体装置の製造方法 | |
| KR100264029B1 (ko) | 티타늄 실리사이드막을 가진 반도체 장치 제조 방법 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS61270869A (ja) | 半導体装置の製法 | |
| JP3468781B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0335523A (ja) | 半導体装置の配線の形成方法 | |
| JPH0536911A (ja) | ３次元回路素子およびその製造方法 | |
| JPH05121695A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3736030B2 (ja) | 半導体装置の製造方法 | |
| JP4362880B2 (ja) | 結晶成長のシードとその形成方法、シリコン層とその形成方法および半導体装置とその製造方法 | |
| JPS6038026B2 (ja) | 半導体装置の製造方法 | |
| JP2002033485A (ja) | Ｔｆｔ型液晶表示装置およびその製造方法 | |
| JPH05299348A (ja) | 多結晶シリコン薄膜の形成方法 | |
| JPS6157709B2 (ja) | ||
| JPH07122752A (ja) | 薄膜トランジスタの製造方法 | |
| KR100447992B1 (ko) | 반도체소자의게이트전극형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |