JP2006245489A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2006245489A JP2006245489A JP2005062595A JP2005062595A JP2006245489A JP 2006245489 A JP2006245489 A JP 2006245489A JP 2005062595 A JP2005062595 A JP 2005062595A JP 2005062595 A JP2005062595 A JP 2005062595A JP 2006245489 A JP2006245489 A JP 2006245489A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- layer
- conductivity type
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 239000000969 carrier Substances 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 239000000758 substrate Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 11
- 238000011084 recovery Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【目的】 蓄積された少数キャリアの排出経路を設けることにより、ダイオード耐圧を所定値に維持しつつ、高速スイッチング(例えば高速ターンオフ)を可能にする横型ダイオードを備えた半導体装置を提供することを目的とする。
【解決手段】 第1導電型の半導体層と、前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第2導電型の第1の半導体領域と、前記第1の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第1導電型の第2の半導体領域と、前記半導体層と前記第1の半導体領域との間に設けられた第2導電型の半導体埋め込み領域と、を備え、前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。
【選択図】 図1
【解決手段】 第1導電型の半導体層と、前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第2導電型の第1の半導体領域と、前記第1の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第1導電型の第2の半導体領域と、前記半導体層と前記第1の半導体領域との間に設けられた第2導電型の半導体埋め込み領域と、を備え、前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。
【選択図】 図1
Description
本発明は、FRD(Fast Recovery Diode)型のダイオード構造を有する半導体装置に関し、特に、スイッチング特性(すなわちリカバリ特性)を改善し高速の横型ダイオード構造を有する半導体装置に関連する。
車載用や小型モータ制御用の半導体集積回路装置の中には、比較的高い耐圧と早いスイッチング速度を要求されるものがある。このような要求を満たす半導体集積回路装置に設けられるダイオードは、通常p型基板の上に形成されたn+型埋込層とn+型拡散層とによって基板電位から分離された構造を有しており、「横型ダイオード」と呼ばれる(例えば、特許文献1)。この例においては、カソード端部にリサーフ(RESURF:REduced SURface Field)層を設けることにより、電界を緩和しダイオード耐圧を高く維持している。
一方、スイッチング速度を早くすることもますます要求されつつある。ところが、これまで横型ダイオード構造において高速化しようとした場合、以下のような問題がある。
すなわち、p−層とn−層とを接合させた横型ダイオードにおいて、バイアス電圧を順方向から逆方向へターンオフしようとする時、n−層には少数キャリア(すなわち、ホール)が蓄積している。この蓄積キャリアを、ターンオフ時にダイオードのアノード電極から掃き出す(sweep out)こととすると、完全に掃き出されるまでn−層からアノード電極への電流が流れるので、これがスイッチング特性(例えばターンオフ時間)を劣化させてしまう。
特開2003−924141号公報
すなわち、p−層とn−層とを接合させた横型ダイオードにおいて、バイアス電圧を順方向から逆方向へターンオフしようとする時、n−層には少数キャリア(すなわち、ホール)が蓄積している。この蓄積キャリアを、ターンオフ時にダイオードのアノード電極から掃き出す(sweep out)こととすると、完全に掃き出されるまでn−層からアノード電極への電流が流れるので、これがスイッチング特性(例えばターンオフ時間)を劣化させてしまう。
本発明は、ダイオード耐圧を所定値に維持しつつ、高速スイッチング(例えば高速ターンオフ)を可能にする横型ダイオードを備えた半導体装置を提供する。
本発明の一態様によれば、
第1導電型の半導体層と、
前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられた第2導電型の半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。
第1導電型の半導体層と、
前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられた第2導電型の半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、
第1導電型の半導体層と、
前記半導体層の上に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に設けられた第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられ開口を有する第2導電型の半導体埋め込み領域と、
前記第1の半導体領域に接続された第1の主電極と、
前記第2の半導体領域に接続された第2の主電極と、
前記半導体層に接続された共通電極と、
を備えたことを特徴とする半導体装置が提供される。
第1導電型の半導体層と、
前記半導体層の上に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に設けられた第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられ開口を有する第2導電型の半導体埋め込み領域と、
前記第1の半導体領域に接続された第1の主電極と、
前記第2の半導体領域に接続された第2の主電極と、
前記半導体層に接続された共通電極と、
を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、
第1導電型の半導体層と、
前記半導体層の上に選択的に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に選択的に設けられた第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられ開口を有する第2導電型の埋め込み領域と、
前記半導体層の上で前記第1の半導体領域を取り囲むように設けられ且つ前記埋め込み層に接続された第2導電型の第3の半導体領域と、
前記半導体層の上に選択的に設けられた第1導電型の第4の半導体領域と、
前記第3の半導体領域の上に設けられた第1の主電極と、
前記第2の半導体領域の上に設けられた第2の主電極と、
前記第4の半導体領域の上に設けられた共通電極と、
を備え、
前記第1及び第2の半導体領域の一方がカソード領域、他方がアノード領域となるダイオード構造を構成し、
前記第1の半導体領域に蓄積されたキャリアが前記第2導電型の埋込層に設けられた前記開口を介し前記半導体層、前記第4の半導体領域及び前記共通電極を通過して排出可能とされたことを特徴とする半導体装置が提供される。
第1導電型の半導体層と、
前記半導体層の上に選択的に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に選択的に設けられた第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられ開口を有する第2導電型の埋め込み領域と、
前記半導体層の上で前記第1の半導体領域を取り囲むように設けられ且つ前記埋め込み層に接続された第2導電型の第3の半導体領域と、
前記半導体層の上に選択的に設けられた第1導電型の第4の半導体領域と、
前記第3の半導体領域の上に設けられた第1の主電極と、
前記第2の半導体領域の上に設けられた第2の主電極と、
前記第4の半導体領域の上に設けられた共通電極と、
を備え、
前記第1及び第2の半導体領域の一方がカソード領域、他方がアノード領域となるダイオード構造を構成し、
前記第1の半導体領域に蓄積されたキャリアが前記第2導電型の埋込層に設けられた前記開口を介し前記半導体層、前記第4の半導体領域及び前記共通電極を通過して排出可能とされたことを特徴とする半導体装置が提供される。
本発明によれば、埋込層に開口を設けて蓄積キャリアをシリコン基板経由により外部に排出することにより、スイッチング特性を改善した横型ダイオードを備えた半導体装置を提供することができ、産業上のメリットは多大である。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の実施の形態にかかる半導体装置に設けられるFRD(Fast Recovery Diode)の要部構成を示す断面図である。
図1は、本発明の実施の形態にかかる半導体装置に設けられるFRD(Fast Recovery Diode)の要部構成を示す断面図である。
すなわち、p+型シリコン基板(p+層)11の上に、n+埋込層12が部分的に設けられている。その上にはn−層20が形成され、この一部はn+拡散層13により他のn−層32とは分離されている。また、p型シリコン基板11との境界にはn+埋込層12が設けられているが、このn+埋込層12には開口部28が設けられている。このため、n−層20は、開口部28においてp型シリコン基板11と接触している。
n−層20の上には、p−層14と、p−層14の端部を覆うように形成されたp層15と、が設けられFRDを構成している。ここで、p層15は、p−n接合の耐圧を上げるガードリングとしての役割を有する。
n−層20の上には、p−層14と、p−層14の端部を覆うように形成されたp層15と、が設けられFRDを構成している。ここで、p層15は、p−n接合の耐圧を上げるガードリングとしての役割を有する。
アノード電極25は、絶縁膜16(例えばシリコン酸化膜)に設けられた開口を介してp−層14及びp層15の上に接続されている。また、カソード電極26は、絶縁膜16(例えばシリコン酸化膜)に設けられた開口を介してn+拡散層13の上に、設けられている。
一方、n+層13で囲まれた領域の外側には、p型シリコン基板11上にp+埋込層30が設けられ、さらにこれと接続してp+拡散層31が設けられている。そして、p+型拡散層31は、絶縁膜16に設けられた開口を介してGND電極27と接続され、GND電位に接続される。
ここで、基板11は、例えばシート抵抗が9〜15Ω/cm程度のp+型シリコンを用いることができる。また、n−層20は、例えばシート抵抗が2〜5Ω/cm程度のシリコンにより形成できる。n+埋込層12は、例えばシート抵抗が10〜20Ω/cm程度のシリコンにより形成し、その厚みは3〜6マイクロメータ程度とすることができる。
また、p−層14は、n−層20の表面に加速電圧40keV、ドーズ量1×1013〜7×1013cm−2程度の条件でボロン(B)などを注入することにより形成できる。この条件でボロンを注入した場合、表面付近での濃度は、およそ1018cm−3程度となる。
また、ガードリングとして作用するp層15は、例えば、濃度が1020cm−3程度となるようにp型不純物を注入することにより形成できる。
図2は、本発明の実施の形態にかかるFRDのn+埋込層12の平面パターンを例示する模式図である。すなわち、同図は、n+埋込層12に、4個の開口28が設けられた具体例を表す。後に詳述するように、これら開口の形状については、様々な変形が可能である。また、開口の幅とFRD特性との間には密接な関係があり、これに関しては後に詳述する。
次に、本実施例の半導体装置の動作について、比較例を参照しつつ説明する。
図3は、本発明に至る過程で検討した比較例の半導体装置の断面構造を表す模式図である。
図3は、本発明に至る過程で検討した比較例の半導体装置の断面構造を表す模式図である。
本比較例においては、n+埋込層12に開口部28が設けられていない。従って、n−層20、p−層14及びp層15からなるダイオード部は、n+層12とn+拡散層13とによって基板電位から分離されている。
このような比較例の横型ダイオードにおいては、バイアス電圧を順方向から逆方向へターンオフしようとする時、n−層20には少数キャリア(この場合は、ホール35)が蓄積している。図3に例示した比較例の構造の場合、n−層20はn+埋込層12及びn+拡散層13に囲まれているので、この蓄積キャリア(すなわち、ホール35)はダイオードのアノード電極25に戻らざるを得ない。蓄積キャリア35がはき出される(sweep out)までn−層20からアノード電極25への電流は流れるので、これがスイッチング特性(例えばターンオフ時間)を劣化させてしまう。すなわち、本比較例の場合、ターンオフ時に、蓄積された少数キャリアの排出経路はFRDのアノード−カソード間しか存在しないので、リカバリ特性を悪くしている。
これに対して、本発明者は、集積回路装置における横型ダイオードには、p型シリコン基板(GND)の電位より低い電圧が印加されないことに注目をした。このため、図1及び図2に例示したようにn+埋込層12に開口部28を設けたとしても、定常動作時にこの開口部28を通じてリーク電流などの不必要な電流が生じることはないことを見い出した。
図1にも例示したように、横型ダイオードをターンオフするために逆バイアスを印加すると、n−層20に蓄積した少数キャリアが排出されはじめ、この時、空乏層もn−層20に広がり始める。そして、本実施形態においては、n+埋込層12に開口部28が設けられているので、蓄積したホール35はアノードへ向かう経路のみならず、n+埋込層の開口28→p型シリコン基板11→p+埋込層30→p+拡散層31→GND電極27 という経路でも外部に排出される。この経路は、図1に矢印で例示した如くである。この結果、蓄積キャリア35は素早く掃き出され、スイッチング特性(リカバリ特性)に優れた横型ダイオードが得られる。また、ホール電流42がp型シリコン基板11を通る経路からも排出されることから、アノードやカソードの経路を流れる電流が減少する効果が期待できる。
以上説明したように、本実施形態によれば、n+埋込層12に開口部28を設けることにより、蓄積キャリアを基板11側に迅速に掃き出してリカバリ特性を改善することができる。開口部28の形状やサイズ、数については、様々な変形が考えられる。
図4乃至図9は、開口部28の具体例を表す模式平面図である。
すなわち、n+埋込層12に設ける開口部28としては、図4に例示した如く、四角形を格子状に均等配置したパターンや、図5に例示したような六角形、図6に例示したような菱形、図7に例示したような八角形、図8に例示したような円形などをそれぞれ所定の配列及びピッチで配置したパターンを採用してもよい。これら以外にも、開口部28の形状としては、例えば、三角形やその他の多角形、楕円形、をはじめとした各種の形状を採用できる。
またさらに、図9に例示したように、略ストライプ状の開口部28を所定のピッチで平行配置してもよい。
図4乃至図9は、開口部28の具体例を表す模式平面図である。
すなわち、n+埋込層12に設ける開口部28としては、図4に例示した如く、四角形を格子状に均等配置したパターンや、図5に例示したような六角形、図6に例示したような菱形、図7に例示したような八角形、図8に例示したような円形などをそれぞれ所定の配列及びピッチで配置したパターンを採用してもよい。これら以外にも、開口部28の形状としては、例えば、三角形やその他の多角形、楕円形、をはじめとした各種の形状を採用できる。
またさらに、図9に例示したように、略ストライプ状の開口部28を所定のピッチで平行配置してもよい。
次に、n+埋込層12に設けられる開口部28の幅Wと素子特性に関して、さらに詳細に説明する。
図10は、開口幅Wが狭い場合を例示する模式断面図である。
また、図11は、開口幅Wが広い場合を例示する模式断面図である。
図10は、開口幅Wが狭い場合を例示する模式断面図である。
また、図11は、開口幅Wが広い場合を例示する模式断面図である。
開口幅Wが狭い場合(例えば1〜5マイクロメータ)、n+埋込層12が空乏化し、かつ開口が狭いため両側から伸びた空乏層が大きな乱れなくつながる。この結果、p−層14に近い側の空乏層37にも大きな変化は生じることはなく、p−n接合におけるリーク電流40の増加を抑制できて、高い耐圧を維持できる。一方、n−層20において蓄積した少数キャリア(ホール)は開口28からp型シリコン基板11へ抜ける。矢印42はこのホール電流を表す。その結果として、スイッチング速度は大幅に改善される。
これに対して、開口幅Wが広い場合(図11)、ホール電流42は大幅にp型シリコン基板11側に排出されるので、スイッチング速度はさらに改善される。ところが、n+層埋込層12の広い開口のため、n−層20の空乏層37はp型シリコン基板側に大きく湾曲突出する。また同様に、n+埋込層12から広がった空乏層38もn−層20側に向かって湾曲突出する。この結果、リーク電流40が増加してFRDのp−n接合耐圧が低下する。
図12は、n+埋込層12の開口幅Wを1マイクロメータ及び10マイクロメータとした時の、逆方向電流の時間変化を例示するグラフ図である。
逆方向電流が初期値(相対値)の10%になる時間Trrは、埋込層の開口幅Wが10マイクロメータの時には0.35ナノ秒であり、埋込層12の開口の幅Wが1マイクロメータの時には0.50ナノ秒である。すなわち、埋込層12の開口の幅Wが大きいほうが、スイッチング時間が早いが、逆に耐圧は低下する。結局、耐圧とスイッチング特性にはトレードオフが存在することがわかる。
逆方向電流が初期値(相対値)の10%になる時間Trrは、埋込層の開口幅Wが10マイクロメータの時には0.35ナノ秒であり、埋込層12の開口の幅Wが1マイクロメータの時には0.50ナノ秒である。すなわち、埋込層12の開口の幅Wが大きいほうが、スイッチング時間が早いが、逆に耐圧は低下する。結局、耐圧とスイッチング特性にはトレードオフが存在することがわかる。
図13は、本発明の過程で得られた結果の一例を表すグラフ図である。すなわち、同図は、n+埋込層12の開口幅Wに対して、耐圧(実線)及びスイッチング特性(逆回復時間)Trr(破線)の関係を表す。埋込層12の開口幅Wが0から10マイクロメータと増加するにつれて、耐圧は150ボルトから80ボルト前後まで低下する。一方、埋込層12の開口幅Wが0から10マイクロメータと増加するに伴い、スイッチング時間Trrは50ナノ秒から35ナノ秒と改善される。
より詳細に見ると、スイッチング時間Trrは、埋め込み層12の開口幅Wが2マイクロメータを超えると改善されはじめ、開口幅Wがほぼ10マイクロメータに至るまで連続的に改善し、10マイクロメータ以上では飽和する傾向が見られる。従って、スイッチング時間Trrに関しては、埋め込み層12の開口幅Wを2マイクロメータ以上とすることが望ましいといえる。
一方、耐圧については、埋め込み層12の開口幅Wが2マイクロメータを超えると低下しはじめ、開口幅Wがおよそ7マイクロメータに至るまで連続的に低下し、7マイクロメータを超えると飽和する傾向が見られる。従って、耐圧に関しては、埋め込み層12の開口幅Wを7マイクロメータ以下とすることが望ましいといえる。
つまり、埋め込み層12の開口幅Wを2マイクロメータ以上で7マイクロメータ以下とすれば、耐圧の低下をある程度抑止しつつ、スイッチング特性を改善する効果が得られる。そして、埋め込み層12の開口幅Wを4マイクロメータ以上6マイクロメータ以下とすると、耐圧とスイッチング特性とをバランスよく両立できる。
本実施形態によれば、このようなトレードオフの関係を勘案し、ユーザ仕様の許す範囲の耐圧内で早いスイッチング時間が得られるように、n+埋込層12の開口幅Wの最適値を選ぶことができる。これらの寸法や半導体素子特性は、各半導体層の濃度や厚さによりそれぞれ最適地は異なることから、本発明は前述した具体例に限定されるものではない。
本実施形態によれば、このようなトレードオフの関係を勘案し、ユーザ仕様の許す範囲の耐圧内で早いスイッチング時間が得られるように、n+埋込層12の開口幅Wの最適値を選ぶことができる。これらの寸法や半導体素子特性は、各半導体層の濃度や厚さによりそれぞれ最適地は異なることから、本発明は前述した具体例に限定されるものではない。
以上詳述したように、本実施形態によれば、素子の耐圧を高いレベルに維持しつつ、スイッチング特性に優れた横型ダイオードを備えた半導体装置を提供することができる。
このような半導体装置は、例えば、CMOS(Complementary Metal-Oxide Semiconducotr)トランジスタなどと組み合わせて、スイッチングレギュレータや、DC−DCコンバータ回路などを形成するために用いて好適である。
図14は、本実施形態のダイオードが組み込まれた半導体装置の一部を例示する断面図である。なお、図14においては、半導体装置の一部をふたつに分割し、その左側部分を(a)に、右側部分を(b)にそれぞれ表した。同図中において、A−A’一点鎖線は半導体装置の同一位置を表す。
すなわち、この半導体装置は、ダイオード100と、CMOS200を構成するnチャネルMOSトランジスタ200Aと、CMOS200を構成するpチャネルMOSトランジスタ200Bと、p+型ポリシリコンからなる抵抗300と、p−拡散領域からなる抵抗400と、を有する集積回路装置である。ここで、ダイオード100は、図1乃至図13に関して前述した本実施形態の半導体装置の特徴を有する。
すなわち、この半導体装置は、ダイオード100と、CMOS200を構成するnチャネルMOSトランジスタ200Aと、CMOS200を構成するpチャネルMOSトランジスタ200Bと、p+型ポリシリコンからなる抵抗300と、p−拡散領域からなる抵抗400と、を有する集積回路装置である。ここで、ダイオード100は、図1乃至図13に関して前述した本実施形態の半導体装置の特徴を有する。
このような集積回路装置は、例えば、この他に図示しないインダクタなどを適宜組み合わせることにより、スイッチングレギュレータやDC−DCコンバータなどとして用いることができる。そして、本実施形態によれば、ダイオード100の耐圧を高く維持しつつ、逆回復特性が良好でスイッチング速度を早くすることができる。その結果として、損失が少なく、高効率のスイッチングや電圧変換が可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれら具体例に限定されるものではない。
例えば、横型ダイオードを構成する各要素の寸法関係や材料などに関しては、当業者が公知の範囲から選択して適宜変更したものも同様に本発明の範囲に包含される。
例えば、横型ダイオードを構成する各要素の寸法関係や材料などに関しては、当業者が公知の範囲から選択して適宜変更したものも同様に本発明の範囲に包含される。
また、各要素の導電型を反転させた構造を有する横型ダイオードも、同様に本発明の作用効果が得られ、本発明の範囲に包含される。
以上詳述したように、本発明によれば、素子の耐圧を高いレベルに維持しつつ、スイッチング特性に優れた横型ダイオードを備えた半導体装置を提供することができる。
11 p型シリコン基板
12 n+埋込層
13 n+拡散層
14 p−層
15 p層
16 絶縁膜
20 n−層
25 アノード電極
26 カソード電極
27 GND電極
28 埋込層開口
29 開口近傍領域
30 p+埋込層
31 p+拡散層
32 n−層
35 蓄積キャリア(ホール)
37 空乏層の広がりを示す等電位線
40 リーク電流
42 ホール電流
12 n+埋込層
13 n+拡散層
14 p−層
15 p層
16 絶縁膜
20 n−層
25 アノード電極
26 カソード電極
27 GND電極
28 埋込層開口
29 開口近傍領域
30 p+埋込層
31 p+拡散層
32 n−層
35 蓄積キャリア(ホール)
37 空乏層の広がりを示す等電位線
40 リーク電流
42 ホール電流
Claims (5)
- 第1導電型の半導体層と、
前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられた第2導電型の半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置。 - 第1導電型の半導体層と、
前記半導体層の上に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に設けられた第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられ開口を有する第2導電型の半導体埋め込み領域と、
前記第1の半導体領域に接続された第1の主電極と、
前記第2の半導体領域に接続された第2の主電極と、
前記半導体層に接続された共通電極と、
を備えたことを特徴とする半導体装置。 - 第1導電型の半導体層と、
前記半導体層の上に選択的に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上に選択的に設けられた第1導電型の第2の半導体領域と、
前記半導体層と前記第1の半導体領域との間に設けられ開口を有する第2導電型の埋め込み領域と、
前記半導体層の上で前記第1の半導体領域を取り囲むように設けられ且つ前記埋め込み層に接続された第2導電型の第3の半導体領域と、
前記半導体層の上に選択的に設けられた第1導電型の第4の半導体領域と、
前記第3の半導体領域の上に設けられた第1の主電極と、
前記第2の半導体領域の上に設けられた第2の主電極と、
前記第4の半導体領域の上に設けられた共通電極と、
を備え、
前記第1及び第2の半導体領域の一方がカソード領域、他方がアノード領域となるダイオード構造を構成し、
前記第1の半導体領域に蓄積されたキャリアが前記第2導電型の埋込層に設けられた前記開口を介し前記半導体層、前記第4の半導体領域及び前記共通電極を通過して排出可能とされたことを特徴とする半導体装置。 - 前記第1の半導体領域はn型であり、前記第2の半導体領域はp型であることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記開口の幅は、2マイクロメータ以上で7マイクロメータ以下であることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005062595A JP2006245489A (ja) | 2005-03-07 | 2005-03-07 | 半導体装置 |
US11/181,926 US7285824B2 (en) | 2005-03-07 | 2005-07-15 | Semiconductor device having a lateral diode structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005062595A JP2006245489A (ja) | 2005-03-07 | 2005-03-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006245489A true JP2006245489A (ja) | 2006-09-14 |
Family
ID=36943343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005062595A Pending JP2006245489A (ja) | 2005-03-07 | 2005-03-07 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7285824B2 (ja) |
JP (1) | JP2006245489A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011238771A (ja) * | 2010-05-11 | 2011-11-24 | Hitachi Ltd | 半導体装置 |
US9006054B2 (en) | 2013-06-13 | 2015-04-14 | International Business Machines Corporation | Lateral diode compatible with FinFET and method to fabricate same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5076988A (ja) * | 1973-11-05 | 1975-06-24 | ||
JPS61224449A (ja) * | 1985-03-29 | 1986-10-06 | Nec Corp | I↑2l半導体装置 |
JPH06151443A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH07130865A (ja) * | 1993-10-29 | 1995-05-19 | Toshiba Corp | 半導体集積回路装置 |
JPH08274608A (ja) * | 1995-03-28 | 1996-10-18 | Shindengen Electric Mfg Co Ltd | 誘導性負荷駆動方法及び装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
US6489653B2 (en) * | 1999-12-27 | 2002-12-03 | Kabushiki Kaisha Toshiba | Lateral high-breakdown-voltage transistor |
US6953925B2 (en) * | 2003-04-28 | 2005-10-11 | Stmicroelectronics, Inc. | Microlens integration |
-
2005
- 2005-03-07 JP JP2005062595A patent/JP2006245489A/ja active Pending
- 2005-07-15 US US11/181,926 patent/US7285824B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5076988A (ja) * | 1973-11-05 | 1975-06-24 | ||
JPS61224449A (ja) * | 1985-03-29 | 1986-10-06 | Nec Corp | I↑2l半導体装置 |
JPH06151443A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH07130865A (ja) * | 1993-10-29 | 1995-05-19 | Toshiba Corp | 半導体集積回路装置 |
JPH08274608A (ja) * | 1995-03-28 | 1996-10-18 | Shindengen Electric Mfg Co Ltd | 誘導性負荷駆動方法及び装置 |
Also Published As
Publication number | Publication date |
---|---|
US20060197192A1 (en) | 2006-09-07 |
US7285824B2 (en) | 2007-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5762689B2 (ja) | 半導体装置 | |
JP5011748B2 (ja) | 半導体装置 | |
JP6177154B2 (ja) | 半導体装置 | |
JP6416056B2 (ja) | 半導体装置 | |
JP5480084B2 (ja) | 半導体装置 | |
JP2007184486A (ja) | 半導体装置 | |
JP2007288158A (ja) | 半導体装置およびその設計方法 | |
JP2012204411A (ja) | 半導体装置 | |
JP2014131008A (ja) | ワイドバンドギャップ半導体装置 | |
JP2007324539A (ja) | トレンチ型絶縁ゲート半導体装置 | |
JP2007043123A (ja) | 半導体装置 | |
JP2015056482A (ja) | 半導体装置 | |
JP5586546B2 (ja) | 半導体装置 | |
JP2010251404A (ja) | 半導体装置 | |
JP6422906B2 (ja) | 半導体装置 | |
JP2016207829A (ja) | 絶縁ゲート型スイッチング素子 | |
JP2016062975A (ja) | 半導体装置およびその製造方法 | |
JP2006245489A (ja) | 半導体装置 | |
JP2017168520A (ja) | 半導体装置 | |
JP2013069989A (ja) | 半導体装置 | |
JP2014060299A (ja) | 半導体装置 | |
JP2011100933A (ja) | 半導体装置 | |
JP6450659B2 (ja) | 半導体装置 | |
JP6089070B2 (ja) | 半導体装置 | |
JP2011146440A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110607 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120104 |