JP3152193B2 - Thin film transistor array substrate and method of manufacturing the same - Google Patents
Thin film transistor array substrate and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＥＴという）アレイ基板及びその製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (hereinafter, referred to as "TET") array substrate and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図２３は、従来のチャネルエッチ型薄膜
トランジスタを有するアクティブマトリクス液晶表示装
置の概念を示している。このアクティブマトリクス液晶
表示装置は図に示すように、薄膜トランジスタ（ＴＦ
Ｔ）基板１３０および、カラーフィルター基板（以下、
ＣＦ基板）１３１とを有し、これらの間にツイストネマ
ティック（ＴＮ）液晶層１３２を挟持する構造をとって
いる。ＴＦＴ基板１３０は、複数の画素電極１３３がマ
トリクス状に形成されており、この画素電極１３３はス
イッシング素子である薄膜トランジスタ（ＴＦＴ）１３
４のソース電極１３５に接続されている。2. Description of the Related Art FIG. 23 shows the concept of a conventional active matrix liquid crystal display device having a channel-etch type thin film transistor. This active matrix liquid crystal display device has a thin film transistor (TF) as shown in FIG.
T) Substrate 130 and color filter substrate (hereinafter, referred to as
CF substrate) 131, and a structure in which a twisted nematic (TN) liquid crystal layer 132 is sandwiched therebetween. The TFT substrate 130 has a plurality of pixel electrodes 133 formed in a matrix, and the pixel electrodes 133 are thin film transistors (TFTs) 13 that are switching elements.
4 source electrodes 135.
【０００３】ＴＦＴ１３４のゲート電極１３６には走査
信号を供給するゲート線１３７が接続され、ドレイン電
極１３８には表示信号を入力するデータ線１４１が接続
され、ＴＦＴ１３４を駆動している。ＣＦ基板１３１
は、透明な電極および各画素毎に対応したＲＧＢ色層お
よび遮光を目的とした遮光層からなる。A gate line 137 for supplying a scanning signal is connected to a gate electrode 136 of the TFT 134, and a data line 141 for inputting a display signal is connected to a drain electrode 138 to drive the TFT 134. CF substrate 131
Comprises a transparent electrode, an RGB color layer corresponding to each pixel, and a light shielding layer for light shielding.
【０００４】次にＴＦＴ基板の構成を詳しく説明する。
ＴＦＴ１３４は、ＴＦＴガラス基板１３９上に形成さ
れ、ゲート線１３７に接続されるゲート電極１３６と、
ゲート電極１３６を覆うようにして成膜されたゲート絶
縁膜１４０と、ゲート絶縁膜１４０上に形成されたデー
タ線１４１に接続されるドレイン電極１３８、画素電極
１３３に接続されるソース電極１３５、さらにａ−Ｓｉ
層１４２と、ドレイン電極１３８およびソース電極１３
５とａ−Ｓｉ層１４２との間に設けられたｎ+ａ−Ｓｉ
層１４３と、ドレイン電極１３８、ソース電極１３５、
画素電極１３３、ａ−Ｓｉ層１４２、ｎ+ａ−Ｓｉ層１
４３を覆うようにして成膜されたパッシベーション膜１
４４とにより形成されている。また、パッシベーション
膜１４４および画素電極１３３上には、液晶分子の配列
や傾き（プレチルト）に制御するための配向膜が形成さ
れている。以上、ＴＦＴガラス基板から配向膜までによ
って構成される基板をＴＦＴ基板と呼ぶ。また、１４５
はコンタクトホール、１４６はバックチャネル、１４７
は色層、１４８は対向電極、１４９はブラックマトリク
ス、１５０は光透過領域、１５１は光漏れ領域である。Next, the structure of the TFT substrate will be described in detail.
The TFT 134 is formed on a TFT glass substrate 139 and has a gate electrode 136 connected to a gate line 137.
A gate insulating film 140 formed to cover the gate electrode 136; a drain electrode 138 connected to the data line 141 formed on the gate insulating film 140; a source electrode 135 connected to the pixel electrode 133; a-Si
Layer 142, drain electrode 138 and source electrode 13
N + a-Si provided between the gate electrode 5 and the a-Si layer 142
A layer 143, a drain electrode 138, a source electrode 135,
Pixel electrode 133, a-Si layer 142, n + a-Si layer 1
Passivation film 1 formed so as to cover 43
44. On the passivation film 144 and the pixel electrode 133, an alignment film for controlling alignment and tilt (pretilt) of liquid crystal molecules is formed. As described above, a substrate formed from a TFT glass substrate to an alignment film is called a TFT substrate. Also, 145
Is a contact hole, 146 is a back channel, 147
Is a color layer, 148 is a counter electrode, 149 is a black matrix, 150 is a light transmission area, and 151 is a light leakage area.
【０００５】次に、図２４に基づいてＴＦＴ基板の製造
方法について説明する。図２４は、図２３に示したＴＦ
Ｔ基板の製造工程を示す断面図である。図２４（ａ）に
示すように、まずガラスなどの透明絶縁基板１３９上に
スパッタリングによってＣｒあるいはＡｌ−Ｎｄなどか
らなる第１の導電膜を１００ｎｍ〜３００ｎｍの厚さで
堆積し、これをパターニングすることにより、ゲート
線、ゲート電極１３６、および表示用の外部信号処理基
板と接続されるゲート側端子部１３６ａを形成する第１
のパターニング工程を行う。Next, a method of manufacturing a TFT substrate will be described with reference to FIG. FIG. 24 shows the TF shown in FIG.
It is sectional drawing which shows the manufacturing process of a T substrate. As shown in FIG. 24A, first, a first conductive film made of Cr or Al-Nd is deposited on a transparent insulating substrate 139 such as glass by sputtering to a thickness of 100 nm to 300 nm, and is patterned. Thereby, the first line forming the gate-side terminal portion 136a connected to the gate line, the gate electrode 136, and the external signal processing substrate for display is formed.
Is performed.
【０００６】次に図２４（ｂ）に示すように、ＳｉＮ膜
等からなるゲート絶縁膜１４０と、ａ−Ｓｉ層１４２
と、ｎ+ａ−Ｓｉ膜１４３とを、プラズマＣＶＤによっ
てそれぞれ３００ｎｍ，３５０ｎｍ，５０ｎｍ程度の厚
さで連続的に積層し、ａ−Ｓｉ膜１４２とｎ+ａ−Ｓｉ
膜１４３とを一括してパターニングする第２のパターニ
ング工程を行う。Next, as shown in FIG. 24B, a gate insulating film 140 made of a SiN film or the like and an a-Si layer 142
And an n + a-Si film 143 are successively laminated by plasma CVD to a thickness of about 300 nm, 350 nm, and 50 nm, respectively, to form an a-Si film 142 and an n + a-Si
A second patterning step for patterning the film 143 at once is performed.
【０００７】次に図２４（ｃ）に示すように、フッ素系
のガスを用いてゲート側端子部１３６ａ上のゲート絶縁
膜１４０などの不要なゲート絶縁膜を除去して開口部１
５２を形成する第３のパターニング工程を行う。Next, as shown in FIG. 24C, an unnecessary gate insulating film such as the gate insulating film 140 on the gate side terminal portion 136a is removed by using a fluorine-based gas to remove the opening 1.
A third patterning step for forming 52 is performed.
【０００８】次に図２４（ｄ）に示すように、ゲート絶
縁膜１４０およびｎ+ａ−Ｓｉ膜１４３上に、スパッタ
リングによりＣｒあるいはＭｏなどを１００ｎｍ程度の
厚さで堆積し、これをパターニングすることによりソー
ス電極１３５、ドレイン電極１３８、データ線、および
表示用の外部信号処理基板と接続されるデータ側端子部
１５３を形成する第４のパターニング工程を行う。Next, as shown in FIG. 24D, Cr or Mo is deposited on the gate insulating film 140 and the n + a-Si film 143 to a thickness of about 100 nm by sputtering, and is patterned. As a result, a fourth patterning step for forming the source electrode 135, the drain electrode 138, the data line, and the data-side terminal portion 153 connected to the external signal processing substrate for display is performed.
【０００９】次に図２４（ｅ）に示すように、スパッタ
リングによりＩＴＯなどの透明な電極を５０ｎｍ程度の
厚さで堆積し、これをパターニングすることにより画素
電極１３３を形成する第５のパターニング工程を行うと
共に、ＴＦＴのバックチャネルを彫り込むことにより、
ｎ+ａ−Ｓｉ膜の不要部位を除去する。Next, as shown in FIG. 24E, a fifth electrode patterning step of forming a pixel electrode 133 by depositing a transparent electrode of ITO or the like with a thickness of about 50 nm by sputtering and patterning the transparent electrode. And by engraving the back channel of the TFT,
Unnecessary portions of the n + a-Si film are removed.
【００１０】次に図２４（ｆ）に示すように、ＴＦＴの
バックチャネル、ソース電極、ドレイン電極、データ
線、端子部を覆うようにして、プラズマＣＶＤにより絶
縁体であるＳｉＮ膜を３００ｎｍの厚さで成膜し、薄膜
トランジスタを保護するためのパッシベーション膜を形
成した後、画素部上およびゲート側およびデータ側端子
部上の不要なパッシベーション膜を除去し開口部Ｏ1，
Ｏ2，Ｏ3を形成する第６のパターニング工程を行う。最
後に２５０℃３０分程度ＴＦＴ基板のアニールを行う。
以上説明した６つのパターニング工程によって、液晶表
示装置のＴＦＴ基板を製造する。Next, as shown in FIG. 1F, an SiN film as an insulator is formed to a thickness of 300 nm by plasma CVD so as to cover the back channel, source electrode, drain electrode, data line, and terminal of the TFT. After forming a passivation film for protecting the thin film transistor, unnecessary passivation films on the pixel portion and the gate side and the data side terminal portion are removed to form openings O1,
A sixth patterning step for forming O2 and O3 is performed. Finally, the TFT substrate is annealed at 250 ° C. for about 30 minutes.
Through the six patterning steps described above, a TFT substrate of a liquid crystal display device is manufactured.
【００１１】上述した従来の製造方法に基づく外部接続
端子の構造が特開平５−２４３３３３号に記載されてお
り、図２５，図２６，図２７，図２８を用いて説明す
る。図２６，図２７はゲート側端子、データ側端子の平
面図を示したものであり、図２５，図２８はそれぞれの
断面図である。ゲート側端子・データ側端子ともに、そ
の構造はゲート電極などを形成する下層金属が設けら
れ、その下層金属上の一部の領域のみにコンタクトホー
ルが形成され、ドレイン電極などを形成する上層金属が
コンタクトホールを完全に覆い、画素電極などを形成す
る透明電極がそれを上層金属を覆うように最上層として
形成されている構成をとっている。The structure of the external connection terminal based on the above-mentioned conventional manufacturing method is described in Japanese Patent Application Laid-Open No. 5-243333, and will be described with reference to FIGS. 25, 26, 27 and 28. 26 and 27 are plan views of the gate-side terminal and the data-side terminal, and FIGS. 25 and 28 are cross-sectional views of each. Both the gate side terminal and the data side terminal have a structure in which a lower layer metal forming a gate electrode and the like is provided, a contact hole is formed only in a part of the lower layer metal, and an upper layer metal forming a drain electrode and the like is formed. The structure is such that a transparent electrode forming a pixel electrode or the like is formed as an uppermost layer so as to completely cover a contact hole and cover an upper metal layer.
【００１２】図２５〜図２８に示されるように、クロム
等の金属を用いてゲート電極３１及びゲートバスライン
３２が透明絶縁性基板３０上に形成され、次に酸化シリ
コン，窒化シリコン等を用いた多層構造のゲート絶縁膜
３３，アモルファスシリコン３４からなる動作半導体膜
３５が連続成膜され、ゲート電極３１上に動作半導体の
島が形成される。As shown in FIGS. 25 to 28, a gate electrode 31 and a gate bus line 32 are formed on a transparent insulating substrate 30 using a metal such as chromium, and then a silicon oxide, silicon nitride or the like is used. An operating semiconductor film 35 composed of the gate insulating film 33 and the amorphous silicon 34 having the multilayer structure is continuously formed, and an island of the operating semiconductor is formed on the gate electrode 31.
【００１３】そして、端子部の絶縁膜に端子部下層金属
３６と端子部上層金属３７の電気的接続を得るためにコ
ンタクトホール２８が形成される。さらに、クロム等金
属を用いて、端子部上層金属３７，信号線３９，ソース
電極４０及びドレイン電極４１が形成される。Then, a contact hole 28 is formed in the insulating film of the terminal portion in order to obtain an electrical connection between the terminal portion lower layer metal 36 and the terminal portion upper layer metal 37. Further, the terminal portion upper layer metal 37, the signal line 39, the source electrode 40, and the drain electrode 41 are formed by using a metal such as chromium.
【００１４】次に、インジウム，錫の酸化物（ＩＴＯ：
Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる端子部の
透明電極４２及び画素電極４３が形成される。この工程
に続いて、ソース電極４０とドレイン電極４１間との間
のリンをドープしたアモルファスシリコンを除去するこ
とにより、ＴＦＴが完成され、さらに窒化シリコン等が
基板全面に成膜され、ゲート端子，ドレイン端子及び画
素電極上膜を除去することによりＴＦＴアレイ基板が完
成される。Next, oxides of indium and tin (ITO:
The transparent electrode 42 and the pixel electrode 43 of the terminal portion made of Indium Tin Oxide are formed. Subsequent to this step, the TFT is completed by removing the phosphorus-doped amorphous silicon between the source electrode 40 and the drain electrode 41, and furthermore, silicon nitride or the like is formed on the entire surface of the substrate, and the gate terminal, The TFT array substrate is completed by removing the drain terminal and the film on the pixel electrode.
【００１５】また、フォトリソグラフィ工程の短縮を目
的とし、特に端子部での絶縁膜の除去を目的とした公知
例が、特開昭６２−２９８１１７号公報，特開昭６２−
２９８１１８号公報，特開平６−１０２５２８号公報等
に開示されている。Known examples for the purpose of shortening the photolithography process, particularly for removing the insulating film at the terminal portion, are disclosed in JP-A-62-298117 and JP-A-62-278117.
298118, JP-A-6-102528 and the like.
【００１６】特開昭６２−２９８１１７号公報には、上
層金属を形成するときに形成したフォトレジストを残し
たままで薄膜トランジスタ保護膜が成膜され、リフトオ
フ法を用いて保護膜除去のフォトリソグラフィ工程を省
略するという内容が記載されている。Japanese Patent Application Laid-Open No. Sho 62-298117 discloses that a thin film transistor protective film is formed while leaving a photoresist formed when an upper metal layer is formed, and a photolithography step of removing the protective film using a lift-off method. The content that it is omitted is described.
【００１７】特開昭６２−２９８１１８号公報には、ゲ
ートバスライン端部，ドレインバスライン端部，補助容
量バスライン端部に金属膜を残してネガ型レジストを用
いて背面から露光することにより、フォトマスクを１枚
削減するという内容が記載されている。Japanese Patent Application Laid-Open No. Sho 62-298118 discloses a method in which a metal film is left at an end of a gate bus line, an end of a drain bus line, and an end of an auxiliary capacitance bus line and exposed from the back using a negative resist. And that the number of photomasks is reduced by one.
【００１８】特開平６−１０２５２８号公報には、２つ
の方法が記載されている。その一つの方法は、上層金属
形成後に保護膜が全面に形成され、ゲートバスライン端
部，補助容量バスライン端部，ドレインバスラインを開
口する場合に用いるフォトレジストを残したまま透明電
極が成膜されリフトオフ法を用いて、画素電極，端子部
カバー電極を形成することにより、フォトリソグラフィ
工程を短縮するという内容のものである。JP-A-6-102528 describes two methods. One of the methods is that a protective film is formed on the entire surface after the upper metal layer is formed, and a transparent electrode is formed while leaving a photoresist used for opening the gate bus line end, the auxiliary capacitance bus line end, and the drain bus line. It is intended to shorten the photolithography process by forming a pixel electrode and a terminal portion cover electrode using a film lift-off method.
【００１９】また特開平６−１０２５２８号公報に記載
された別の方法は、ゲートバスライン端部，補助容量バ
スライン端部にポリイミド膜が形成され、ゲート絶縁
膜，動作半導体膜等が設けられ、その後、ドレイン電極
画素電極が形成され保護膜が成膜された後に、ドレイン
バスライン端部，ゲートバスライン端部，補助容量バス
ライン端部に開口するパターンのフォトレジストが設け
られ、そしてドレインバスライン端部は、その端子上の
透明電極，ゲートバスライン端部がエッチングストッパ
として、補助容量バスライン端部は、前記ポリイミド膜
がエッチングストッパとしてエッチングが行なわれ、ド
ライエッチでポリイミド膜が除去されることにより、上
層，下層金属の電気的導通をとるコンタクトホールのフ
ォトリソグラフィ工程を削除するという内容のものであ
る。Another method described in JP-A-6-102528 discloses a method in which a polyimide film is formed at an end of a gate bus line and an end of an auxiliary capacitance bus line, and a gate insulating film, an operating semiconductor film and the like are provided. After that, after a drain electrode pixel electrode is formed and a protective film is formed, a photoresist having a pattern opened at an end of the drain bus line, an end of the gate bus line, and an end of the auxiliary capacitance bus line is provided. The end of the bus line is etched using the transparent electrode on the terminal and the end of the gate bus line as an etching stopper, and the end of the auxiliary capacitance bus line is etched using the polyimide film as an etching stopper, and the polyimide film is removed by dry etching. The photolithography process of the contact hole that establishes electrical conduction between the upper and lower metal layers It is those of the content to remove.
【００２０】[0020]
【発明が解決しようとする課題】しかしながら、図２３
及び図２４に示す従来の薄膜トランジスタ基板の製造方
法では、６つのパターニング行程が必要であり、特に特
開平５−２４３３３３号公報に示されるように、上層・
下層金属の導通をとるコンタクトホールを形成するパタ
ーニング工程と、バスライン端部上の保護膜を除去する
ためのパターニング工程との、絶縁膜除去工程に２つの
パターニング工程が必要であった。However, FIG.
And the conventional method of manufacturing a thin film transistor substrate shown in FIG. 24 requires six patterning steps. In particular, as shown in JP-A-5-243333,
Two patterning steps were required for the insulating film removing step, including a patterning step for forming a contact hole for conducting the lower metal layer and a patterning step for removing the protective film on the end of the bus line.
【００２１】また、特開昭６２−２９８１１７号公報，
特開平６−１０２５２８号公報に示された従来技術で
は、ソース絶縁膜を各バスライン端部に成膜しない方法
を用いているが、この方法は、一品種を生産する場合に
有効であるが、多品種を生産する場合には、品種毎にゲ
ート絶縁膜の成膜領域を制限し変更する必要があるとい
う問題点があった。Further, Japanese Patent Application Laid-Open No. Sho 62-298117,
In the prior art disclosed in JP-A-6-102528, a method in which a source insulating film is not formed at the end of each bus line is used. However, this method is effective when one kind of product is produced. In the case of producing a large variety of products, there is a problem that it is necessary to limit and change the film formation region of the gate insulating film for each product.
【００２２】また、特開昭６２−２９８１１７号公報，
特開平６−１０２５２８号公報に示された従来技術で
は、フォトレジスト上に成膜を行いレジスト剥離時に膜
の同時に剥がすリフトオフ法を用いているため、レジス
トと同時に膜を剥がす際に、剥離ゴミが発生し歩留りを
低下させてしまうという問題点があった。Further, Japanese Patent Application Laid-Open No. 62-298117,
In the prior art disclosed in JP-A-6-102528, a lift-off method is used in which a film is formed on a photoresist and the film is simultaneously peeled off when the resist is peeled off. There is a problem that it occurs and lowers the yield.
【００２３】また、特開平６−１０２５２８号公報に示
された従来技術では、ポリイミド膜を下層金属のバスラ
イン端に形成する工程を追加しているため、フォトリソ
グラフィ工程が増加してしまうという問題点があった。In the prior art disclosed in Japanese Patent Application Laid-Open No. 6-102528, a step of forming a polyimide film at the end of a lower metal bus line is added, so that the number of photolithography steps increases. There was a point.
【００２４】また、特開昭６２−２９８１１７号公報に
示された従来技術では、フォトマスクを削減することが
できるが、生産工程は、従来となんら変わりがなく、コ
スト低減には寄与しないという問題点があった。In the prior art disclosed in Japanese Patent Application Laid-Open No. Sho 62-298117, the number of photomasks can be reduced, but the production process is no different from the conventional one and does not contribute to cost reduction. There was a point.
【００２５】本発明の目的は、チャネルエッチ型薄膜ト
ランジスタ基板形成プロセスにおいて、従来より少ない
パターニング工程により製造できる薄膜トランジスタ基
板およびその製造方法を提供することにある。An object of the present invention is to provide a thin film transistor substrate and a method for manufacturing the same, which can be manufactured in a channel etching type thin film transistor substrate forming process by a less number of patterning steps than conventional.
【００２６】[0026]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る薄膜トランジスタアレイ基板の製造方
法は、ゲート・バス形成工程と、動作半導体形成工程
と、機能素子・バス形成工程と、開孔部形成工程と、画
素電極形成工程とを有する薄膜トランジスタアレイ基板
の製造方法であって、薄膜トランジスタアレイ基板は、
透明絶縁性基板上に、マトリクス状に配置された薄膜ト
ランジスタと、前記薄膜トランジスタのゲート電極及び
ドレイン電極に接続されるゲートバスライン及びドレイ
ンバスラインと、前記薄膜トランジスタにより駆動され
る画素電極とを少なくとも含むものであり、前記薄膜ト
ランジスタは、透明絶縁性基板上にゲート電極，ゲート
絶縁膜、動作半導体膜，ソース・ドレイン電極を順に積
層して形成するものであり、ゲート・バス形成工程は、
透明絶縁性基板上にゲート電極と該ゲート電極に接続す
るゲートバスラインを形成する処理であり、動作半導体
形成工程は、多層構造のゲート絶縁膜と動作半導体膜を
積層し、動作半導体を形成する部分の半導体膜を残し、
それ以外の部分の半導体膜を除去する処理であり、開孔
部形成工程は、基板全面に保護膜を形成した後、レジス
トを塗布・露光・現像する工程と、前記レジストをマス
クにしてドライエッチングによりゲート絶縁膜及び保護
膜を除去する工程と、レジストを剥離する工程とを含
み、かつ、前記ドライエッチングは、ＳＦ ６ ，ＣＦ ４ ，
ＣＨＦ ３ の少なくとも１つを含むガスを用いて２段階で
行い、先に行う第１段階での圧力は、２０Ｐａ以上４０
Ｐａ以下であり、第２段階での圧力は、１Ｐａ以上１５
Ｐａ以下であり、 さらに前記ゲートバスラインに連設す
る下層金属層で形成された導電パターンと、前記ドレイ
ンバスラインに連設され、かつゲート絶縁膜の直上に形
成された上層金属層で形成された導電パターンの接続配
線を、画素電極とソース電極とを接続するコンタクトホ
ールの開孔と同時に形成される他の開孔部を経て前記透
明導電材料により形成するものである。 According to the present invention, there is provided a method of manufacturing a thin film transistor array substrate according to the present invention.
The method consists of a gate / bus forming step and an operating semiconductor forming step.
A functional element / bus forming step, an opening forming step,
Thin film transistor array substrate having element electrode forming step
The thin film transistor array substrate,
Thin film transistors arranged in a matrix on a transparent insulating substrate
A transistor, a gate electrode of the thin film transistor, and
Gate bus line and drain connected to drain electrode
Driven by the thin film transistor and the thin film transistor.
And at least a pixel electrode.
The transistor is made up of a gate electrode and gate on a transparent insulating substrate.
Insulating film, working semiconductor film, source / drain electrode
And a gate / bus forming step,
Connecting a gate electrode and the gate electrode on a transparent insulating substrate;
Process to form a gate bus line
In the formation process, a multi-layer gate insulating film and an active semiconductor film are
Laminate, leaving the semiconductor film of the part forming the working semiconductor,
This is a process to remove the semiconductor film in the other part.
After forming a protective film on the entire surface of the substrate,
Applying, exposing and developing a resist, and masking the resist.
Gate insulating film and protection by dry etching
Including a step of removing the film and a step of removing the resist.
And the dry etching is performed on SF 6 , CF 4 ,
In two steps using a gas containing at least one of CHF 3
And the pressure in the first step performed first is 20 Pa or more and 40 Pa or more.
Pa or less, and the pressure in the second stage is 1 Pa or more and 15 or more.
Pa or less and further connected to the gate bus line.
A conductive pattern formed of a lower metal layer
Connected directly to the gate line and directly above the gate insulating film.
Connection pattern of the conductive pattern formed by the formed upper metal layer
Line to the contact hole connecting the pixel electrode and the source electrode.
Through another opening formed simultaneously with the opening of the
It is formed of a bright conductive material.
【００２７】[0027]
【００２８】また、本発明に係る薄膜トランジスタアレ
イ基板の製造方法は、ゲート・バス形成工程と、動作半
導体形成工程と、機能素子・バス形成工程と、開孔部形
成工程と、画素電極形成工程とを有する薄膜トランジス
タアレイ基板の製造方法であって、薄膜トランジスタア
レイ基板は、透明絶縁性基板上に、マトリクス状に配置
された薄膜トランジスタと、前記薄膜トランジスタのゲ
ート電極及びドレイン電極に接続されるゲートバスライ
ン及びドレインバスラインと、前記薄膜トランジスタに
より駆動される画素電極とを少なくとも含むものであ
り、前記薄膜トランジスタは、透明絶縁性基板上にゲー
ト電極，ゲート絶縁膜、動作半導体膜，ソース・ドレイ
ン電極を順に積層して形成するものであり、ゲート・バ
ス形成工程は、透明絶縁性基板上にゲート電極と該ゲー
ト電極に接続するゲートバスラインを形成する処理であ
り、動作半導体形成工程は、多層構造のゲート絶縁膜と
動作半導体膜を積層し、動作半導体を形成する部分の半
導体膜を残し、それ以外の部分の半導体膜を除去する処
理であり、開孔部形成工程は、基板全面に保護膜を形成
した後、レジストを塗布・露光・現像する工程と、前記
レジストをマスクにしてドライエッチングによりゲート
絶縁膜及び保護膜を除去する工程と、ドライエッチング
後に金属電極表面の変質層又はエッチング残さを除去す
る工程と、レジストを剥離する工程とを含み、さらに前
記ゲートバスラインに連設する下層金属層で形成された
導電パターンと、前記ドレインバスラインに連設され、
かつゲート絶縁膜の直上に形成された上層金属層で形成
された導電パターンの接続配線を、画素電極とソース電
極とを接続するコンタクトホールの開孔と同時に形成さ
れる他の開孔部を経て前記透明導電材料により形成する
ものである。Further, the method for manufacturing a thin film transistor array substrate according to the present invention includes a step of forming a gate / bus, a step of forming an active semiconductor, a step of forming a functional element / bus, a step of forming an opening, and a step of forming a pixel electrode. A method of manufacturing a thin film transistor array substrate, comprising: a thin film transistor array substrate, a thin film transistor arranged in a matrix on a transparent insulating substrate, and a gate bus line and a drain connected to a gate electrode and a drain electrode of the thin film transistor. The thin film transistor includes at least a bus line and a pixel electrode driven by the thin film transistor. The thin film transistor includes a gate electrode, a gate insulating film, an active semiconductor film, and a source / drain electrode sequentially stacked on a transparent insulating substrate. The gate / bus formation process is transparent. A process for forming a gate electrode and a gate bus line connected to the gate electrode on an edge substrate, wherein the operation semiconductor forming step includes a step of stacking a multi-layered gate insulating film and an operation semiconductor film to form an operation semiconductor. Is a process of removing the semiconductor film of the remaining portion while leaving a semiconductor film of the above, the opening portion forming step, after forming a protective film on the entire surface of the substrate , applying, exposing and developing a resist,
Gate by dry etching using resist as a mask
A process of removing the insulating film and the protective film, and dry etching
Later, remove the altered layer or etching residue on the metal electrode surface
And a step of stripping the resist, further comprising a conductive pattern formed of a lower metal layer connected to the gate bus line, the conductive pattern is connected to the drain bus line,
In addition, the connection wiring of the conductive pattern formed of the upper metal layer formed immediately above the gate insulating film is connected to the pixel electrode and the source electrode.
The transparent conductive material is formed through another opening formed simultaneously with the opening of the contact hole connecting the pole .
【００２９】[0029]
【００３０】[0030]
【００３１】また前記ゲート絶縁膜及び保護膜を除去す
る工程のドライエッチングは、ＳＦ6，ＣＦ4，ＣＨＦ3
の少なくとも１つを含むガスを用い、２０Ｐａ以上４０
Ｐａ以下のガス圧で行うものである。In the dry etching in the step of removing the gate insulating film and the protective film, SF 6 , CF 4 , CHF 3
Using a gas containing at least one of, or 20 Pa 40
This is performed at a gas pressure of Pa or less.
【００３２】また前記金属電極表面の変質層及びエッチ
ング残さを除去する工程は、Ａｒ，Ｈｅ，Ｎ 2 ，Ｏ 2 ，Ｈ
Ｃｌの少なくとも１つを含むガスを用いたドライエッチ
ングにて行うものである。 The altered layer and the etch on the surface of the metal electrode
The step of removing the residue is performed by Ar, He, N 2 , O 2 , H
Dry etch using gas containing at least one of Cl
It is done in the ring .
【００３３】[0033]
【００３４】[0034]
【００３５】[0035]
【００３６】[0036]
【００３７】[0037]
【００３８】[0038]
【００３９】[0039]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【００４０】（実施形態１）図１は、本発明の実施形態
１に係るＴＮ方式の薄膜トランジスタアレイ基板を示す
平面図である。図２は、ゲート端子（電極）及び薄膜ト
ランジスタ部を示す図１のＡ−Ａ’線断面図、図３は、
ドレイン端子（電極）を示す図１のＢ−Ｂ’線断面図で
ある。図４〜図１７は、本発明の実施形態１に係る薄膜
トランジスタアレイ基板の製造方法を工程順に示す断面
図である。(Embodiment 1) FIG. 1 is a plan view showing a TN type thin film transistor array substrate according to Embodiment 1 of the present invention. FIG. 2 is a sectional view taken along the line AA ′ of FIG. 1 showing a gate terminal (electrode) and a thin film transistor portion.
FIG. 2 is a sectional view taken along line BB ′ of FIG. 1 showing a drain terminal (electrode) . 4 to 17 are sectional views showing a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【００４１】図において、本発明の実施形態１に係る薄
膜トランジスタアレイ基板は、透明絶縁性基板１８上
に、マトリックス状に配置された薄膜トランジスタと、
薄膜トランジスタのゲート電極１及びドレイン電極８ａ
に接続されるゲートバスライン２及びドレインバスライ
ン８と、薄膜トランジスタにより駆動される画素電極１
１とを少なくとも含むものであり、薄膜トランジスタ
は、透明絶縁性基板１８上にゲート電極１，ゲート絶縁
膜１４，動作半導体膜６，ソース・ドレイン電極７，８
ａを順に積層して形成されている。また、薄膜トランジ
スタアレイ基板は、画素電極１１とゲート絶縁膜１４を
介して対向する補助容量バスライン４を有している。ま
た、３はゲートライン端子、５は補助容量端子、９はド
レインライン端子、１０はスルーホール、１２は端子部
透明電極、１３は保護膜である。In the figure, a thin film transistor array substrate according to the first embodiment of the present invention includes thin film transistors arranged in a matrix on a transparent insulating substrate 18;
Gate electrode 1 and drain electrode 8a of the thin film transistor
Bus line 2 and drain bus line 8 connected to the pixel electrode 1 and the pixel electrode 1 driven by the thin film transistor
And the thin film transistor includes a gate electrode 1, a gate insulating film 14, a working semiconductor film 6, and source / drain electrodes 7, 8 on a transparent insulating substrate 18.
a are sequentially laminated. Further, the thin film transistor array substrate has the auxiliary capacitance bus line 4 which faces the pixel electrode 11 via the gate insulating film 14. Further, 3 is a gate line terminal, 5 is an auxiliary capacitance terminal, 9 is a drain line terminal, 10 is a through hole, 12 is a terminal portion transparent electrode, and 13 is a protective film.
【００４２】また、薄膜トランジスタの周辺回路におい
て、ゲート層及びドレイン層の接続を行う必要がある
が、それは最上層の画素電極層を介して行われる。Further, in the peripheral circuit of the thin film transistor, it is necessary to connect the gate layer and the drain layer, but this is performed via the uppermost pixel electrode layer.
【００４３】また、上述した本発明の実施形態１に係る
薄膜トランジスタアレイ基板を製造する方法は基本的構
成として、ゲート・バス形成工程と、動作半導体形成工
程と、機能素子・バス形成工程と、開孔部形成工程と、
画素電極形成工程とを少なくとも含むものであり、動作
半導体形成工程にて、多層構造のゲート絶縁膜と動作半
導体膜を形成した後、ゲートバスライン及びドレインバ
スラインがオーバーラップする部分及び薄膜トランジス
タとして動作する部分に動作半導体を形成し、機能素子
・バス形成工程にて、前記ゲート絶縁膜及び動作半導体
上に薄膜トランジスタのソース電極，ドレイン電極を形
成し、かつ該ドレイン電極に接続されるドレインバスラ
インを形成し、保護膜除去工程にて、基板全面に保護膜
を形成した後、ゲート電極上のゲート絶縁膜及び保護
膜、ドレイン電極及び補助容量端子部上の保護膜を除去
し、画素電極形成工程にて、透明電極で画素電極を形成
することを特徴とするものである。The above-described method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention has a basic configuration in which a gate / bus forming step, an operating semiconductor forming step, a functional element / bus forming step, and an opening step are performed. A hole forming step,
Forming at least a pixel electrode forming step, forming a multi-layer gate insulating film and a working semiconductor film in the working semiconductor forming step, and then operating as a thin film transistor and a portion where the gate bus line and the drain bus line overlap with each other. In the step of forming a functional element and a bus, a source electrode and a drain electrode of a thin film transistor are formed on the gate insulating film and the active semiconductor, and a drain bus line connected to the drain electrode is formed. After forming a protective film on the entire surface of the substrate in the protective film removing step, the gate insulating film and the protective film on the gate electrode , the protective film on the drain electrode and the auxiliary capacitance terminal are removed, and the pixel electrode forming step is performed. Wherein the pixel electrode is formed of a transparent electrode.
【００４４】次に、本発明の実施形態１に係る薄膜トラ
ンジスタアレイ基板の製造方法の具体例を図４〜図１７
に基いて説明する。まず図４に示すように、スパッタ法
を用いて洗浄等の表面処理を施したガラス基板（透明性
絶縁基板）１８上に下層金属膜１９を成膜する。金属膜
１９としては、Ｃｒ，Ｍｏ，Ａｌ，Ｔａ，Ｔｉ等を用い
る。Next, a specific example of the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention will be described with reference to FIGS.
It will be described based on FIG. First, as shown in FIG. 4, a lower metal film 19 is formed on a glass substrate (transparent insulating substrate) 18 that has been subjected to a surface treatment such as cleaning using a sputtering method. As the metal film 19, Cr, Mo, Al, Ta, Ti, or the like is used.
【００４５】次に図５に示すように、フォトレジストの
塗布，露光，現像のフォトリソグラフィ工程を通してエ
ッチングのマスクとなるフォトレジスト２０を下層金属
膜１９上に形成する。さらに、パターニングされたフォ
トレジスト２０をマスクとして下層金属１９に対してウ
ェットエッチングを行い、その後レジストを剥離し、基
板１８を洗浄し、図６に示すように、下層金属膜からな
る薄膜トランジスタのゲート電極１，ゲートライン端子
３、及び図１に示すゲートバスライン２，補助容量バス
ライン４，補助容量端子５を形成する。Next, as shown in FIG. 5, a photoresist 20 serving as an etching mask is formed on the lower metal film 19 through a photolithography process of applying, exposing, and developing a photoresist. Further, the lower layer metal 19 is subjected to wet etching using the patterned photoresist 20 as a mask, and thereafter, the resist is peeled off, the substrate 18 is washed, and as shown in FIG. 1, a gate line terminal 3, and a gate bus line 2, an auxiliary capacitance bus line 4, and an auxiliary capacitance terminal 5 shown in FIG.
【００４６】次に図７に示すように、スパッタ法を用い
た酸化シリコン膜１４と、プラズマＣＶＤ法による窒化
シリコン膜１５，アモルファスシリコン膜２１（ａ−Ｓ
ｉ＋ｎ+−ａ−Ｓｉ）を基板１８の全面に連続的に積層
成膜する。Next, as shown in FIG. 7, a silicon oxide film 14 using a sputtering method, a silicon nitride film 15 and an amorphous silicon film 21 (a-S
i + n + -a-Si) is continuously deposited on the entire surface of the substrate 18.
【００４７】次に図８に示すように、上記成膜を行った
基板１８のアモルファスシリコン膜２１上に、フォトリ
ソグラフィ工程を通して薄膜トランジスタの機能素子
（動作）となる領域を形成するマスクとしてパターニン
グされたフォトレジスト２０を形成する。Next, as shown in FIG. 8, on the amorphous silicon film 21 of the substrate 18 on which the film formation was performed, patterning was performed through a photolithography process as a mask for forming a region to be a functional element (operation) of a thin film transistor. A photoresist 20 is formed.
【００４８】次に図９に示すように、フォトレジスト２
０をマスクとして基板１８のアモルファスシリコン膜２
１に対してドライエッチング法によりエッチングを行
い、その後フォトレジスト２０を剥離し、基板１８を洗
浄して、薄膜トランジスタを構成するアモルファスシリ
コン膜（図１のアモルファスシリコンパターン６）２１
を得る。Next, as shown in FIG.
0 as a mask, the amorphous silicon film 2 on the substrate 18
1 is etched by a dry etching method, the photoresist 20 is peeled off, the substrate 18 is washed, and an amorphous silicon film (amorphous silicon pattern 6 in FIG. 1) 21 forming a thin film transistor is formed.
Get.
【００４９】次に図１０に示すように、スパッタ法を用
いてガラス基板１８の全面に上層金属膜２２を成膜す
る。Next, as shown in FIG. 10, an upper metal film 22 is formed on the entire surface of the glass substrate 18 by using a sputtering method.
【００５０】次に図１１に示すように、フォトリソグラ
フィ工程によってパターニングされたフォトレジスト２
０を上層金属膜２２上に形成する。Next, as shown in FIG. 11, a photoresist 2 patterned by a photolithography process
0 is formed on the upper metal film 22.
【００５１】次に図１２に示すように、フォトレジスト
２０をマスクとして基板１８の上層金属膜２２に対して
塩素系ガスを用いたドライエッチングを行い、その後レ
ジスト２０を剥離し、基板１８を洗浄して、図１２に示
す薄膜トランジスタのソース電極７，ドレインバスライ
ン８，図１に示すドレインライン端子９を形成する。さ
らに、ドレインバスライン８，ソース電極７をマスクと
して、ｎ+−ａ−Ｓｉ２１をエッチングして薄膜トラン
ジスタを形成する。Next, as shown in FIG. 12, dry etching using a chlorine-based gas is performed on the upper metal film 22 of the substrate 18 using the photoresist 20 as a mask, and then the resist 20 is peeled off and the substrate 18 is washed. Then, the source electrode 7 and the drain bus line 8 of the thin film transistor shown in FIG. 12 and the drain line terminal 9 shown in FIG. 1 are formed. Further, the n + -a-Si 21 is etched using the drain bus line 8 and the source electrode 7 as a mask to form a thin film transistor.
【００５２】次に図１３に示すように、基板１８の全面
にプラズマＣＶＤ法により窒化シリコンからなる保護膜
１３を成膜する。Next, as shown in FIG. 13, a protective film 13 made of silicon nitride is formed on the entire surface of the substrate 18 by a plasma CVD method.
【００５３】次にフォトリソグラフィ工程によって図１
及び図１４に示すようなソース電極７，ゲートライン端
子３，ドレインライン端子９上にスルーホール１０を開
口するためのマスクとなるフォトレジスト２０を形成す
る。Next, FIG.
Then, a photoresist 20 serving as a mask for opening the through hole 10 is formed on the source electrode 7, the gate line terminal 3, and the drain line terminal 9 as shown in FIG.
【００５４】次に図１５に示すように、フォトレジスト
２０をマスクとしてＢＨＦ（緩衝フッ酸）のエッチング
液で基板１８に対してウェットエッチングを行い、保護
膜１３と窒化シリコン膜１５を除去し、ソース電極７，
ゲートライン端子３，ドレインライン端子９上にスルー
ホール１０を開口する。このとき、図１に示すソース電
極７及びドレインライン電極９の部分では、上層金属膜
２２がエッチングストッパとなり、保護膜１３のみがエ
ッチングされ、窒化シリコン膜１５は、エッチングされ
ることはない。また、ゲートライン端子３及び補助容量
端子５の部分では、上層金属２２によるストッパ機能が
ないため、窒化シリコン１５がエッチングされる。但
し、窒化シリコン膜１５は、保護膜１３と比較してエッ
チングレートが低下するためにエッチングストッパとな
り、全て除去されることはない。Next, as shown in FIG. 15, using the photoresist 20 as a mask, the substrate 18 is wet-etched with an etching solution of BHF (buffered hydrofluoric acid) to remove the protective film 13 and the silicon nitride film 15. Source electrode 7,
A through hole 10 is opened on the gate line terminal 3 and the drain line terminal 9. At this time, in the portion of the source electrode 7 and the drain line electrode 9 shown in FIG. 1, the upper metal film 22 serves as an etching stopper, only the protective film 13 is etched, and the silicon nitride film 15 is not etched. In the gate line terminal 3 and the auxiliary capacitance terminal 5, the silicon nitride 15 is etched because there is no stopper function due to the upper layer metal 22. However, the silicon nitride film 15 serves as an etching stopper because the etching rate is lower than that of the protective film 13 and is not completely removed.
【００５５】そこで、基板１８のフォトレジスト２０を
そのままにしてドライエッチング法により窒化シリコン
膜１５及び酸化シリコン膜１４を除去する。この過程に
おいても、ソース電極７及びドレインライン端子９の部
分では、上層金属膜２２がエッチングストッパとなる。
その後、フォトレジスト２０を剥離し、基板１８を洗浄
し、図１５の構造のものを得る。Therefore, the silicon nitride film 15 and the silicon oxide film 14 are removed by dry etching while leaving the photoresist 20 on the substrate 18 as it is. Also in this process, the upper metal film 22 functions as an etching stopper in the portion of the source electrode 7 and the drain line terminal 9.
Thereafter, the photoresist 20 is peeled off, and the substrate 18 is washed to obtain the structure shown in FIG.
【００５６】次に図１６に示すように、基板１８の全面
にインジウム，錫の酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔ
ｉｎ Ｏｘｉｄｅ）２３をスパッタ法を用いて成膜し、
フォトリソグラフィ工程によりフォトレジスト２０をＩ
ＴＯ２３上に形成する。その後、フォトレジスト２０を
マスクとしてＩＴＯ２３に対してウェットエッチングを
行い、その後フォトレジスト２０を剥離し、基板１８を
洗浄して、図１及び図１７に示す画素電極１１，端子部
透明電極１２を形成する。これにより、薄膜トランジス
タアレイ基板は完成する。Next, as shown in FIG. 16, an oxide of indium or tin (ITO: Indium T) is formed on the entire surface of the substrate 18.
in Oxide) 23 by using a sputtering method,
Photoresist 20 is removed by photolithography process.
Formed on TO23. Thereafter, wet etching is performed on the ITO 23 using the photoresist 20 as a mask. Thereafter, the photoresist 20 is peeled off, and the substrate 18 is washed to form the pixel electrode 11 and the terminal portion transparent electrode 12 shown in FIGS. I do. Thus, the thin film transistor array substrate is completed.
【００５７】以上のように、本発明の実施形態１では、
不要なゲート絶縁膜を除去する工程と、不要な保護膜を
除去する工程を同じパターニング工程で行うことによ
り、従来にくらべてパターニング工程が１つ少ない５つ
のパターニング工程によりチャネルエッチ型薄膜トラン
ジスタ基板の形成を可能としている。As described above, in the first embodiment of the present invention,
Removing the unnecessary gate insulating film, by performing the step of <br/> removing unnecessary protective film in the same patterning step, channel-etched by a patterning process one less five patterning steps as compared with the conventional This enables the formation of a thin film transistor substrate.
【００５８】前述の通り、ゲート絶縁膜・保護膜を除去
する工程は、同一のパターニング工程にて行い、ソース
電極およびドレイン電極上などの開口部では、上層金属
膜２２がエッチングストッパとなる。しかし、上層金属
膜２２はＳＦ6，ＣＦ4，ＣＨＦ3などのフッ素系ガスの
プラズマに長時間晒されるため、プラズマの条件によっ
ては上層金属表面に２００〜４００Å程度のフッ素が注
入された金属の変質層ができる。上層金属の表面に変質
層が生じ、ドレイン電極のコンタクト抵抗が高くなった
り、画素内コンタクトのコンタクト抵抗が高くなると、
表示不良が生じる。As described above, the gate insulating film and the protective film are removed.
This step is performed in the same patterning step, and the upper metal film 22 serves as an etching stopper in openings such as on the source electrode and the drain electrode . However, since the upper metal film 22 is exposed to plasma of a fluorine-based gas such as SF 6 , CF 4 , CHF 3 for a long time, depending on the plasma conditions, the metal of which metal is doped with fluorine of about 200 to 400 ° on the upper metal surface may be used. An altered layer is formed. If a deteriorated layer occurs on the surface of the upper metal layer and the contact resistance of the drain electrode increases or the contact resistance of the contact in the pixel increases ,
Display failure occurs.
【００５９】実験の結果、ドレイン端子コンタクト抵抗
が５ｋΩ以上で、データ信号に不要ななまりが生じ、薄
明Ｄライン不良が発生することがわかった。図２１は、
画素内コンタクトのコンタクト抵抗と表示ムラとの関係
を示す図である。図２１から明らかなように、コンタク
ト抵抗は１ＭΩ以内さらに、そのばらつきは１ｃｍあた
り１００ｋΩ以下にする必要がある。As a result of the experiment, it was found that when the drain terminal contact resistance was 5 kΩ or more, unnecessary dulling occurred in the data signal, and a dim D line defect occurred. FIG.
FIG. 3 is a diagram illustrating a relationship between contact resistance of a contact in a pixel and display unevenness. As is clear from FIG. 21, the contact resistance must be within 1 MΩ, and the variation must be 100 kΩ / cm or less.
【００６０】図２２は、様々なドライエッチング条件に
より形成したドレイン電極の開口部分を４００Å／ｍｉ
ｎでＡｒスパッタを行い、そのデプスプロファイルをオ
ージェ分析したものを示す図である。図２２から明らか
なように、１〜１５Ｐａ程度の低圧力のドライエッチン
グ条件では、上層金属表面に２００〜４００Å程度の変
質層ができるのに対し、２０〜４０Ｐａ程度の高圧力の
ドライエッチング条件では変質量が抑制されていること
がわかる。FIG. 22 shows that the opening of the drain electrode formed under various dry etching conditions is 400 ° / mi.
FIG. 7 is a diagram showing a result obtained by performing Ar sputtering with n and performing Auger analysis on a depth profile thereof. As is clear from FIG. 22, under a dry etching condition of a low pressure of about 1 to 15 Pa, a deteriorated layer of about 200 to 400 ° is formed on the upper metal surface, whereas under a dry etching condition of a high pressure of about 20 to 40 Pa, It can be seen that the variable mass is suppressed.
【００６１】ただし、ドライエッチングを高圧力にする
ことにより、上層金属表面の変質層を抑制することがで
きるが、高圧力にすると、エッチング能力は低下し、ゲ
ート絶縁膜の一部に酸化シリコンなどを用いた場合に
は、酸化シリコンの膜質等によっては完全に除去できな
いことがある。これを回避するために、ドライエッチン
グを２段階に分け、第１段階では、高圧力のプラズマを
用いて保護膜及びゲート絶縁膜の一部を除去し、第２段
階では、低圧力のプラズマを用いて残りのゲート絶縁膜
を除去するようにしてもよい。However, by changing the dry etching to a high pressure, the deteriorated layer on the upper metal surface can be suppressed. However, when the pressure is set to a high pressure, the etching ability is reduced and a part of the gate insulating film such as silicon oxide is formed. In the case where is used, it may not be possible to completely remove the silicon oxide depending on the film quality of the silicon oxide. To avoid this, dry etching is divided into two stages. In the first stage, part of the protective film and the gate insulating film is removed using high-pressure plasma, and in the second stage, low-pressure plasma is removed. Alternatively, the remaining gate insulating film may be removed.
【００６２】また、ドライエッチングによりドレイン電
極上を開口した後、ドライエッチングによりＡｒ，Ｈ
ｅ，Ｏ2，ＨＣｌなどのガスのプラズマを用いて逆スパ
ッタを行い、金属表面の変質量を除去することによって
も、良好なコンタクトが得られる。以上の処理を行うこ
とにより、ドレイン電極および画素内コンタクトホール
のコンタクト抵抗を軽減することが可能となる。Further, the drain voltage is reduced by dry etching.
After opening the upper electrode, Ar dry etching, H
A good contact can also be obtained by performing reverse sputtering using plasma of a gas such as e, O 2 , HCl or the like to remove the variable mass on the metal surface. By performing the above processing, the contact resistance of the drain electrode and the contact hole in the pixel can be reduced.
【００６３】（実施形態２）次に本発明の実施形態２に
ついて説明する。図１８は、本発明の実施形態２に係る
薄膜トランジスタアレイ基板であって、透明絶縁性基板
に水平な電界（横方向の電界）を印加して液晶を動作さ
せる方式である薄膜トランジスタアレイ基板を示す平面
図である。図１９は、ゲートライン端子３と薄膜トラン
ジスタ部を示す図１８のＣ−Ｃ’線断面図である。図２
０は、ドレインライン端子９及び補助容量端子５を示す
図１８のＤ−Ｄ’線断面図である。(Embodiment 2) Next, Embodiment 2 of the present invention will be described. FIG. 18 is a plan view showing a thin film transistor array substrate according to Embodiment 2 of the present invention, in which a liquid crystal is operated by applying a horizontal electric field (horizontal electric field) to a transparent insulating substrate. FIG. FIG. 19 is a cross-sectional view taken along the line CC ′ of FIG. 18 showing the gate line terminal 3 and the thin film transistor unit. FIG.
0 is a sectional view taken along the line DD ′ of FIG. 18 showing the drain line terminal 9 and the auxiliary capacitance terminal 5.
【００６４】図において、本発明の実施形態２に係る薄
膜トランジスタアレイ基板は、対向基板の対向電極を用
いずに、ＴＦＴ基板内に対向電極を設け、そこで基板に
水平な電界（横方向の電界）で液晶を制御する方式と呼
ばれる横電界を利用する方式であり、しかも画素電極１
１は、櫛歯電極形状をなすものであり、図１８における
補助容量バスライン４と画素電極１１の間に発生する横
電界を利用するため、ＴＮ方式のような透明電極は必要
ない。In the figure, the thin film transistor array substrate according to the second embodiment of the present invention is provided with a counter electrode in a TFT substrate without using the counter electrode of the counter substrate, where a horizontal electric field (horizontal electric field) is applied to the substrate. This is a method using a horizontal electric field called a method for controlling liquid crystal by using a pixel electrode 1.
Reference numeral 1 denotes a comb-shaped electrode, which utilizes a horizontal electric field generated between the auxiliary capacitance bus line 4 and the pixel electrode 11 in FIG. 18, and therefore does not require a transparent electrode as in the TN method.
【００６５】本発明の実施形態２に係る薄膜トランジス
タアレイ基板の製造方法においては、機能素子・バス・
画素電極形成工程と、開孔部形成工程とを有する薄膜ト
ランジスタアレイ基板の製造方法であって、薄膜トラン
ジスタアレイ基板は、透明絶縁性基板上に、マトリック
ス状に配置された薄膜トランジスタと、前記薄膜トラン
ジスタのゲート電極１及びドレイン電極９に接続される
ゲートバスライン２及びドレインバスライン８と、補助
容量バスライン４と、前記薄膜トランジスタにより駆動
される画素電極１１とを少なくとも含むものであって、
画素電極１１と補助容量バスライン４との間に発生する
横電界を利用して液晶の制御を行なうものであり、下層
電極・バス形成工程にて、透明絶縁性基板１８上にゲー
ト電極１及びゲート電極１に接続するゲートバスライン
２と、補助容量バスライン４とを形成し、さらにゲート
電極１及び補助容量バスライン４の補助容量端子５上に
下層電極上透明金属（電極）１６を積層形成する処理を
行ない、動作半導体形成工程にて多層構造のゲート絶縁
膜１４，１５のトランジスタとして動作する部分に動作
半導体２１を形成する処理を行ない、機能素子・バス・
画素電極形成工程にて、ゲート絶縁膜１４，１５及び動
作半導体２１上に薄膜トランジスタのドレイン電極と、
ドレイン電極に接続されるドレインバスライン８を形成
し、かつドレイン電極及びドレインバスライン８を形成
する金属により画素電極１１を形成し、さらにドレイン
電極，ドレインバスライン８のドレイン端子９及び画素
電極１１上に上層電極上透明電極１７を積層形成する処
理を行ない、開孔部形成工程にて、基板１８の全面に保
護膜１３を形成した後、不要な保護膜１３を除去して、
ゲート電極１及び補助容量バスライン４の補助容量端子
５上の下層電極上透明金属（電極）１６と、ドレインバ
スライン８のドレイン端子９上の上層電極上透明金属
（電極）１７とを露出させる処理を行なう。In the method for manufacturing a thin film transistor array substrate according to the second embodiment of the present invention, the functional element
A method for manufacturing a thin film transistor array substrate comprising a pixel electrode forming step and an opening forming step, wherein the thin film transistor array substrate includes thin film transistors arranged in a matrix on a transparent insulating substrate, and a gate electrode of the thin film transistor. And at least a gate bus line 2 and a drain bus line 8 connected to the drain electrode 9 and the storage capacitor bus line 4, and a pixel electrode 11 driven by the thin film transistor.
The liquid crystal is controlled by using a lateral electric field generated between the pixel electrode 11 and the auxiliary capacitance bus line 4. In the lower electrode / bus forming step, the gate electrode 1 and the gate electrode 1 are formed on the transparent insulating substrate 18. A gate bus line 2 connected to the gate electrode 1 and an auxiliary capacitance bus line 4 are formed, and a transparent metal (electrode) 16 on the lower electrode is laminated on the gate electrode 1 and the auxiliary capacitance terminal 5 of the auxiliary capacitance bus line 4. In the operation semiconductor formation process, the operation semiconductor 21 is formed in a portion of the multi-layered gate insulating films 14 and 15 that operates as a transistor.
In a pixel electrode forming step, a drain electrode of a thin film transistor is formed on the gate insulating films 14 and 15 and the operating semiconductor 21;
A drain bus line 8 connected to the drain electrode is formed, and a pixel electrode 11 is formed of a metal forming the drain electrode and the drain bus line 8. Further, the drain electrode, the drain terminal 9 of the drain bus line 8, and the pixel electrode 11 are formed. A process of laminating the upper electrode and the transparent electrode 17 is performed thereon, and in the opening forming step, after forming the protective film 13 on the entire surface of the substrate 18, the unnecessary protective film 13 is removed.
The transparent metal (electrode) 16 on the lower electrode on the gate electrode 1 and the auxiliary capacitance terminal 5 of the auxiliary capacitance bus line 4 and the transparent metal (electrode) 17 on the upper electrode on the drain terminal 9 of the drain bus line 8 are exposed. Perform processing.
【００６６】したがって、本発明の実施形態２によれ
ば、実施形態１の図１６における工程での透明電極の成
膜及びフォトリソグラフィ工程を不要とすることができ
るという利点を有している。但し、ゲートバスライン
１，ドレインバスライン８，補助容量端子５と駆動回路
との接続信頼性の面からして、配線金属材料よりもＩＴ
Ｏを用いることが望ましい。これは、従来の技術が単純
マトリクス用に開発された異方性導電フィルムを利用し
ているために、透明電極（ＩＴＯ）での接続性を最優先
して設計されていることによる。Therefore, according to the second embodiment of the present invention, there is an advantage that the step of forming a transparent electrode and the photolithography step in the step of FIG. 16 of the first embodiment can be omitted. However, from the viewpoint of the connection reliability between the gate bus line 1, the drain bus line 8, the auxiliary capacitance terminal 5 and the drive circuit, it is better to use IT than the wiring metal material.
It is desirable to use O. This is because the prior art utilizes an anisotropic conductive film developed for a simple matrix, and is therefore designed with the highest priority on connectivity with a transparent electrode (ITO).
【００６７】また、本発明の実施形態２では、図１９及
び図２０に示すように、下層電極上透明金属１６及び上
層電極上透明金属１７を形成する場合に、配線金属（ゲ
ート電極，ゲート電極，ドレイン端子，補助容量端子
等）の形成、透明金属（ＩＴＯ）の成膜、フォトリソグ
ラフィ工程を通して、透明電極のエッチング、配線金属
のエッチングの順に行なう。In the second embodiment of the present invention, as shown in FIGS. 19 and 20, when the lower electrode upper transparent metal 16 and the upper electrode upper transparent metal 17 are formed, the wiring metal (gate electrode, gate electrode) is formed. , A drain terminal, an auxiliary capacitance terminal, etc.), a transparent metal (ITO) film formation, and a photolithography process.
【００６８】以上のように本発明の実施形態２によれ
ば、実施形態１と比較して、さらにフォトリソグラフィ
工程を１工程分短縮することができるという利点があ
る。As described above, according to the second embodiment of the present invention, there is an advantage that the photolithography step can be further reduced by one step as compared with the first embodiment.
【００６９】[0069]
【発明の効果】以上説明したように本発明によれば、ゲ
ートライン，ドレインライン，補助容量端子を露出させ
る処理を１回のフォトリソグラフィ工程により確実に行
うことができる。As described above, according to the present invention, the process of exposing the gate line, the drain line, and the auxiliary capacitance terminal can be reliably performed by one photolithography process.
【００７０】より具体的には、従来技術では６回のフォ
トリソグラフィ工程（ＰＲ工程）が必要であったが、実
施形態１に記載の発明では、５回のＰＲＴ工程をもっ
て、薄膜トランジスタアレイ基板を製造することができ
る。[0070] More specifically, 6 times of the photolithography process in the prior art (PR process), but it was necessary, the real
In the invention described in the first embodiment , a thin film transistor array substrate can be manufactured in five PRT steps.
【００７１】また従来技術のようにリフトオフ法を用い
ていないため、リフトオフ法を実施することによるゴミ
が発生することがない。また従来技術では、端子部のメ
タルマスク方式等で成膜制限を行うこと、及び下層端子
部にポリイミドを塗布してエッチングストッパに利用す
ることによる生産性が低下するが、本発明によれば、生
産性を低下させる要因がなく、しかも工程を短縮するこ
とができる。Since the lift-off method is not used unlike the prior art, no dust is generated by performing the lift-off method. Further, in the prior art, the productivity is reduced by restricting the film formation by a metal mask method or the like of the terminal portion and by applying polyimide to the lower layer terminal portion and using it as an etching stopper, but according to the present invention, There is no factor that reduces productivity, and the process can be shortened.
【図１】本発明の実施形態１に係る薄膜トランジスタア
レイ基板を示す平面図である。FIG. 1 is a plan view showing a thin film transistor array substrate according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ’線断面図である。FIG. 2 is a sectional view taken along line A-A 'of FIG.
【図３】図１のＢ−Ｂ’線断面図である。FIG. 3 is a sectional view taken along line B-B 'of FIG.
【図４】本発明の実施形態１に係る薄膜トランジスタア
レイ基板の製造方法を工程順に示す断面図である。FIG. 4 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図５】本発明の実施形態１に係る薄膜トランジスタア
レイ基板の製造方法を工程順に示す断面図である。FIG. 5 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図６】本発明の実施形態１に係る薄膜トランジスタア
レイ基板の製造方法を工程順に示す断面図である。FIG. 6 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図７】本発明の実施形態１に係る薄膜トランジスタア
レイ基板の製造方法を工程順に示す断面図である。FIG. 7 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図８】本発明の実施形態１に係る薄膜トランジスタア
レイ基板の製造方法を工程順に示す断面図である。FIG. 8 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図９】本発明の実施形態１に係る薄膜トランジスタア
レイ基板の製造方法を工程順に示す断面図である。FIG. 9 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１０】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 10 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１１】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 11 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１２】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 12 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１３】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 13 is a sectional view illustrating the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１４】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 14 is a sectional view illustrating the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１５】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 15 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１６】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 16 is a sectional view illustrating the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１７】本発明の実施形態１に係る薄膜トランジスタ
アレイ基板の製造方法を工程順に示す断面図である。FIG. 17 is a sectional view illustrating a method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention in the order of steps.
【図１８】本発明の実施形態２に係る薄膜トランジスタ
アレイ基板を示す平面図である。FIG. 18 is a plan view showing a thin film transistor array substrate according to a second embodiment of the present invention.
【図１９】図１８のＣ−Ｃ’線断面図である。19 is a sectional view taken along line C-C 'of FIG.
【図２０】図１８のＤ−Ｄ’線断面図である。20 is a sectional view taken along line D-D 'of FIG.
【図２１】画素内コンタクトのコンタクト抵抗と表示ム
ラとの関係を示す図である。FIG. 21 is a diagram showing the relationship between the contact resistance of a contact in a pixel and display unevenness.
【図２２】様々なドライエッチング条件により形成した
ドレイン端子（電極）の開口部分を４００Å／ｍｉｎで
Ａｒスパッタを行い、そのデプスプロファイルをオージ
ェ分析したものを示す図である。FIG. 22 is a diagram showing the result of Auger analysis of the depth profile of an opening portion of a drain terminal (electrode) formed under various dry etching conditions, which was subjected to Ar sputtering at 400 ° / min.
【図２３】従来のチャネルエッチ型薄膜トランジスタを
有するアクティブマトリクス液晶表示装置を示すもので
あり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線断面
図、（ｃ）は（ａ）のＢ−Ｂ線断面図である。23A and 23B show a conventional active matrix liquid crystal display device having a channel-etch type thin film transistor. FIG. 23A is a plan view, FIG. 23B is a cross-sectional view taken along the line AA of FIG. It is BB sectional drawing of a).
【図２４】図２３に示すチャネルエッチ型薄膜トランジ
スタを有するアクティブマトリクス液晶表示装置の製造
方法を工程順に示す断面図である。24 is a cross-sectional view showing a method of manufacturing the active matrix liquid crystal display device having the channel-etched thin film transistor shown in FIG. 23 in the order of steps.
【図２５】従来例の薄膜トランジスタアレイ基板を示す
断面図である。FIG. 25 is a sectional view showing a conventional thin film transistor array substrate.
【図２６】従来例の薄膜トランジスタアレイ基板を示す
平面図である。FIG. 26 is a plan view showing a conventional thin film transistor array substrate.
【図２７】従来例の薄膜トランジスタアレイ基板を示す
平面図である。FIG. 27 is a plan view showing a conventional thin film transistor array substrate.
【図２８】（ａ）は、図２６のＥ−Ｅ’線，Ｆ−Ｆ’
線，Ｈ−Ｈ’線断面図、（ｂ）は、図２６のＧ−Ｇ’
線，Ｊ−Ｊ’線断面図である。28 (a) is a view taken along line EE ′ of FIG. 26, FIG.
26 is a sectional view taken along line HH ′, and FIG.
It is a sectional view taken along line JJ ′.
１ ゲート電極 ２ ゲートバスライン ３ ゲートライン端子 ４ 補助容量バスライン ５ 補助容量端子 ６ アモルファスシリコン ７ ソース電極 ８ ドレインバスライン ９ ドレインライン端子 １０ スルーホール １１ 画素電極 １２ 端子部透明電極 １３ 保護膜 １４ 酸化シリコン膜 １５ 窒化シリコン膜 １６ 下層電極上透明金属 １７ 上層電極上透明金属 １８ ガラス基板 １９ 下層金属膜 ２０ フォトレジスト ２１ アモルファスシリコン膜 ２２ 上層金属膜 ２３ ＩＴＯ DESCRIPTION OF SYMBOLS 1 Gate electrode 2 Gate bus line 3 Gate line terminal 4 Auxiliary capacitance bus line 5 Auxiliary capacitance terminal 6 Amorphous silicon 7 Source electrode 8 Drain bus line 9 Drain line terminal 10 Through hole 11 Pixel electrode 12 Terminal transparent electrode 13 Protective film 14 Oxidation Silicon film 15 Silicon nitride film 16 Transparent metal on lower electrode 17 Transparent metal on upper electrode 18 Glass substrate 19 Lower metal film 20 Photoresist 21 Amorphous silicon film 22 Upper metal film 23 ITO
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−18058（ＪＰ，Ａ) 特開 平７−84270（ＪＰ，Ａ) 特開 平８−110528（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-8-18058 (JP, A) JP-A-7-84270 (JP, A) JP-A 8-110528 (JP, A) (58) Field (Int.Cl. 7 , DB name) G02F 1/1368
Claims (4)
成工程と、機能素子・バス形成工程と、開孔部形成工程
と、画素電極形成工程とを有する薄膜トランジスタアレ
イ基板の製造方法であって、 薄膜トランジスタアレイ基板は、透明絶縁性基板上に、
マトリクス状に配置された薄膜トランジスタと、前記薄
膜トランジスタのゲート電極及びドレイン電極に接続さ
れるゲートバスライン及びドレインバスラインと、前記
薄膜トランジスタにより駆動される画素電極とを少なく
とも含むものであり、 前記薄膜トランジスタは、透明絶縁性基板上にゲート電
極，ゲート絶縁膜、動作半導体膜，ソース・ドレイン電
極を順に積層して形成するものであり、 ゲート・バス形成工程は、透明絶縁性基板上にゲート電
極と該ゲート電極に接続するゲートバスラインを形成す
る処理であり、 動作半導体形成工程は、多層構造のゲート絶縁膜と動作
半導体膜を積層し、動作半導体を形成する部分の半導体
膜を残し、それ以外の部分の半導体膜を除去する処理で
あり、 開孔部形成工程は、基板全面に保護膜を形成した後、レ
ジストを塗布・露光・現像する工程と、前記レジストを
マスクにしてドライエッチングによりゲート絶縁膜及び
保護膜を除去する工程と、レジストを剥離する工程とを
含み、かつ、前記ドライエッチングは、ＳＦ ６ ，Ｃ
Ｆ ４ ，ＣＨＦ ３ の少なくとも１つを含むガスを用いて２
段階で行い、先に行う第１段階での圧力は、２０Ｐａ以
上４０Ｐａ以下であり、第２段階での圧力は、１Ｐａ以
上１５Ｐａ以下であり、 さらに前記ゲートバスラインに連設する下層金属層で形
成された導電パターンと、前記ドレインバスラインに連
設され、かつゲート絶縁膜の直上に形成された上層金属
層で形成された導電パターンの接続配線を、画素電極と
ソース電極とを接続するコンタクトホールの開孔と同時
に形成される他の開孔部を経て前記透明導電材料により
形成することを特徴とする薄膜トランジスタアレイ基板
の製造方法。1. A method for forming a gate and a bus, comprising the steps of:
Forming step, functional element / bus forming step, and opening forming step
And a thin film transistor array having a pixel electrode forming process
A method for manufacturing a substrate, wherein the thin film transistor array substrate comprises a transparent insulating substrate,
Thin film transistors arranged in a matrix,
Connected to the gate and drain electrodes of the membrane transistor
A gate bus line and a drain bus line,
Fewer pixel electrodes driven by thin film transistors
The thin film transistor has a gate electrode on a transparent insulating substrate.
Electrode, gate insulating film, operating semiconductor film, source / drain voltage
The gate and bus formation process involves forming a gate electrode on a transparent insulating substrate.
Forming a gate bus line connected to the pole and the gate electrode;
The semiconductor formation process involves the operation of a multi-layer gate insulating film.
The semiconductor in which the semiconductor film is laminated and the operating semiconductor is formed
In the process of leaving the film and removing the other part of the semiconductor film
Yes, in the opening forming step, after forming a protective film on the entire surface of the substrate,Les
Applying, exposing, and developing a resist, and applying the resist
Gate insulating film and dry etching with mask
The step of removing the protective film and the step of removing the resist
And the dry etching includes SF 6 , C
F 4 , CHF 3 Using a gas containing at least one of
The pressure in the first stage, which is performed first, is 20 Pa or less.
The upper pressure is 40 Pa or less, and the pressure in the second stage is 1 Pa or less.
15 Pa or less, FurtherConnected to the gate bus lineShaped with lower metal layer
The formed conductive pattern,Connect to the drain bus line
And directly above the gate insulating filmUpper layer metal
The connection wiring of the conductive pattern formed by the layer,Pixel electrode
Connect to source electrodeSimultaneously with contact hole opening
Through the other opening formed in the transparent conductive material
Thin film transistor array substrate characterized by forming
Manufacturing method.
成工程と、機能素子・バス形成工程と、開孔部形成工程
と、画素電極形成工程とを有する薄膜トランジスタアレ
イ基板の製造方法であって、 薄膜トランジスタアレイ基板は、透明絶縁性基板上に、
マトリクス状に配置された薄膜トランジスタと、前記薄
膜トランジスタのゲート電極及びドレイン電極に接続さ
れるゲートバスライン及びドレインバスラインと、前記
薄膜トランジスタにより駆動される画素電極とを少なく
とも含むものであり、 前記薄膜トランジスタは、透明絶縁性基板上にゲート電
極，ゲート絶縁膜、動作半導体膜，ソース・ドレイン電
極を順に積層して形成するものであり、 ゲート・バス形成工程は、透明絶縁性基板上にゲート電
極と該ゲート電極に接続するゲートバスラインを形成す
る処理であり、 動作半導体形成工程は、多層構造のゲート絶縁膜と動作
半導体膜を積層し、動作半導体を形成する部分の半導体
膜を残し、それ以外の部分の半導体膜を除去する処理で
あり、 前記開孔部形成工程は、基板全面に保護膜を形成した
後、レジストを塗布・露光・現像する工程と、前記レジ
ストをマスクにしてドライエッチングによりゲート絶縁
膜及び保護膜を除去する工程と、ドライエッチング後に
金属電極表面の変質層又はエッチング残さを除去する工
程と、レジストを剥離する工程とを含み、 さらに前記ゲートバスラインに連設する下層金属層で形
成された導電パターンと、前記ドレインバスラインに連
設され、かつゲート絶縁膜の直上に形成された上層金属
層で形成された導電パターンの接続配線を、画素電極と
ソース電極とを接続するコンタクトホールの開孔と同時
に形成される他の開孔部を経て前記透明導電材料により
形成することを特徴とする薄膜トランジスタアレイ基板
の製造方法。2. A method for forming a gate and a bus, comprising:
Forming step, functional element / bus forming step, and opening forming step
And a thin film transistor array having a pixel electrode forming process
A method for manufacturing a substrate, wherein the thin film transistor array substrate comprises a transparent insulating substrate,
Thin film transistors arranged in a matrix,
Connected to the gate and drain electrodes of the membrane transistor
A gate bus line and a drain bus line,
Fewer pixel electrodes driven by thin film transistors
The thin film transistor has a gate electrode on a transparent insulating substrate.
Electrode, gate insulating film, operating semiconductor film, source / drain voltage
The gate and bus formation process involves forming a gate electrode on a transparent insulating substrate.
Forming a gate bus line connected to the pole and the gate electrode;
The semiconductor formation process involves the operation of a multi-layer gate insulating film.
The semiconductor in which the semiconductor film is laminated and the operating semiconductor is formed
In the process of leaving the film and removing the other part of the semiconductor film
In the opening forming step, a protective film was formed on the entire surface of the substrate.
rear,Applying, exposing and developing a resist;
Gate insulation by dry etching using the mask as a mask
Step of removing film and protective film, and after dry etching
Work to remove altered layer or etching residue on metal electrode surface
And a step of removing the resist, FurtherConnected to the gate bus lineShaped with lower metal layer
The formed conductive pattern,Connect to the drain bus line
And directly above the gate insulating filmUpper layer metal
The connection wiring of the conductive pattern formed by the layer,Pixel electrode
Connect to source electrodeSimultaneously with contact hole opening
Through the other opening formed in the transparent conductive material
Thin film transistor array substrate characterized by forming
Manufacturing method.
工程のドライエッチングは、ＳＦ６，ＣＦ４，ＣＨＦ３
の少なくとも１つを含むガスを用い、２０Ｐａ以上４０
Ｐａ以下のガス圧で行うことを特徴とする請求項２に記
載の薄膜トランジスタアレイ基板の製造方法。3. The dry etching in the step of removing the gate insulating film and the protective film is performed by using SF 6 , CF 4 , and CHF 3.
Using a gas containing at least one of
3. The method according to claim 2 , wherein the process is performed at a gas pressure of Pa or less.
グ残さを除去する工程は、Ａｒ，Ｈｅ，Ｎ２，Ｏ２，Ｈ
Ｃｌの少なくとも１つを含むガスを用いたドライエッチ
ングにて行うことを特徴とする請求項２に記載の薄膜ト
ランジスタアレイ基板の製造方法。4. The step of removing the altered layer and the etching residue on the surface of the metal electrode includes the steps of Ar, He, N 2 , O 2 , and H.
3. The method according to claim 2 , wherein the etching is performed by dry etching using a gas containing at least one of Cl.
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