JP3150071B2 - Data transmission equipment - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、データ伝送装置に
関し、特に符号化されたデータ信号からタイミング成分
を抽出する手段を備えるデータ伝送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission apparatus, and more particularly, to a data transmission apparatus having a means for extracting a timing component from an encoded data signal.

【０００２】[0002]

【従来の技術】この種の従来のデータ伝送装置について
図面を参照して説明する。2. Description of the Related Art A conventional data transmission apparatus of this type will be described with reference to the drawings.

【０００３】図５は従来のデータ伝送装置におけるデー
タ符号化用タイミング抽出回路の一例として、ＤＰＬＬ
（デジタル位相制御発振器）回路を示す回路図、図６は
図５に示す回路のタイムチャートである。FIG. 5 shows a DPLL as an example of a data encoding timing extraction circuit in a conventional data transmission apparatus.
FIG. 6 is a time chart of the circuit shown in FIG.

【０００４】図５において、このＤＰＬＬ回路では、入
力クロックは、受信信号のｎ倍（本例は４倍）の速度の
クロック（図６に示す４倍クロック波形ｂ）を、Ｓ／Ｐ
シフトレジスタ１２１のＣ端子に入力して、ｍ相（本例
では８相）に展開し、図６に示されるクロック１波形ｃ
からクロック８波形ｊを発生させ、８−１セレクタ１２
２のＤ０からＤ７端子にそれぞれ入力される。In FIG. 5, in this DPLL circuit, the input clock is a clock (fourth clock waveform b shown in FIG. 6) having a speed n times (in this example, four times) the speed of the received signal, and the S / P
The signal is input to the C terminal of the shift register 121 and developed into m phases (eight phases in this example), and the clock 1 waveform c shown in FIG.
Generates a clock 8 waveform j from the 8-1 selector 12
2 are respectively input to the D0 to D7 terminals.

【０００５】８−１セレクタ１２２は、後述するアップ
／ダウンカウンタ１２８のＱ０からＱ２端子出力である
位相選択信号を、Ｓ０からＳ２端子に入力する事により
８相クロック１クロックを選択し、選択クロックをＤ型
フリップフロップ１２５のＤ端子に出力する。Ｄ型フリ
ップフロップ１２５は、受信信号をＣ端子に入力し、受
信信号の立ち上がりで選択クロックをリタイミングしリ
タイミング結果をアップ／ダウンカウンタ１２８のＵ／
ＤＢ端子に出力する。The 8-1 selector 122 selects an eight-phase clock by inputting a phase selection signal output from a Q0 to Q2 terminal of an up / down counter 128, described later, to the S0 to S2 terminals. To the D terminal of the D-type flip-flop 125. The D-type flip-flop 125 inputs the received signal to the C terminal, retiming the selected clock at the rise of the received signal, and outputs the retiming result to the U / U counter of the up / down counter 128.
Output to DB terminal.

【０００６】アップ／ダウンカウンタ１２８は、Ｄ型フ
リップフロップ１２６、１２７により４倍クロックの１
周期分の保護を取った受信信号をＣ端子に入力し、その
受信信号の立ち上り点にて位相選択信号を出力する。[0006] The up / down counter 128 uses the D-type flip-flops 126 and 127 to output 1 times of the quadrupled clock.
The received signal protected for the period is input to the C terminal, and the phase selection signal is output at the rising point of the received signal.

【０００７】また、位相選択信号はリタイミング結果が
図６のＸに示す範囲であれば位相が進む方向のクロック
を選択し、またＹに示す範囲であれば位相が遅れる方向
のクロックを選択する信号となる。If the retiming result is within the range indicated by X in FIG. 6, a phase-advancing clock is selected, and if the retiming result is within the range indicated by Y, a phase-delaying clock is selected. Signal.

【０００８】これらの事により、選択クロックの立ち上
り点が図６のＺに示す範囲となり位相合わせ、すなわち
タイミング抽出が完了する。As a result, the rising point of the selected clock falls within the range indicated by Z in FIG. 6 and the phase matching, that is, the timing extraction is completed.

【０００９】[0009]

【発明が解決しようとする課題】この従来例のデータ伝
送装置では以下に示す問題点がある。The conventional data transmission apparatus has the following problems.

【００１０】第一の問題点は、位相ジッタとタイミング
の引き込み範囲が反比例の関係にあり、位相ジッタを少
なくすると、タイミング引き込み範囲が狭くなり、逆に
タイミング引き込み範囲を広くすると、位相ジッタが大
きくなってしまうことである。The first problem is that the phase jitter and the timing pull-in range are inversely proportional. When the phase jitter is reduced, the timing pull-in range is narrowed. Conversely, when the timing pull-in range is widened, the phase jitter is increased. It will be.

【００１１】その理由は、そもそもこの従来例では、図
６のＺに示す範囲、すなわちｎ倍クロックの半周期分の
範囲が位相ジッタの大きさとなり、また同時にタイミン
グ引き込み時の位相差吸収範囲となっているためであ
る。The reason is that, in the conventional example, in the first place, the range indicated by Z in FIG. 6, that is, the range of a half cycle of the n-th clock becomes the magnitude of the phase jitter. It is because it has become.

【００１２】つまり位相ジッタを少なくするためには、
入力クロック（受信信号のｎ倍クロック）の速度を上げ
れば良いが、入力クロックの速度を上げると、図６のＺ
に示す範囲、すなわちｎ倍クロックの半周期分の範囲が
小さくなりタイミングの引き込み範囲が狭くなる。That is, in order to reduce the phase jitter,
The speed of the input clock (n times the clock of the received signal) may be increased, but if the speed of the input clock is increased, Z in FIG.
, Ie, the range for a half cycle of the n-th clock, becomes smaller, and the range for pulling in the timing becomes narrower.

【００１３】また、その逆に、タイミング引き込み範囲
を広くするには、入力クロックの速度を下げれば良い
が、入力クロックの速度を下げると、図６のＺに示す範
囲が広くなり位相ジッタが大きくなってしまうからであ
る。Conversely, to widen the timing pull-in range, the speed of the input clock may be reduced. However, when the speed of the input clock is reduced, the range indicated by Z in FIG. It is because it becomes.

【００１４】第２の問題点は、図５に示すシリアル／パ
ラレルシフトレジスタ１２１のＣ端子に入力する入力ク
ロックの種類を多数作成するための回路、およびその種
類を選択するためのハードスイッチまたは、入力クロッ
クの速度を自動的に測定する速度検出回路が必要とな
り、回路規模が大きくなることである。The second problem is that a circuit for creating many types of input clocks to be input to the C terminal of the serial / parallel shift register 121 shown in FIG. 5 and a hard switch or a hard switch for selecting the types are provided. A speed detection circuit for automatically measuring the speed of the input clock is required, and the circuit scale is increased.

【００１５】その理由は、受信信号の速度の種類が多数
存在した場合には、受信信号の速度の種類分だけ受信信
号のｎ倍クロックを出力するクロック分周回路を作成
し、かつ、それを選択してシリアル／パラレルシフトレ
ジスタ１２１のＣ端子に出力しなくてはならないからで
ある。 （発明の目的）本発明の第１の目的は、タイミングの引
き込み範囲の広いタイミング抽出回路を有するデータ伝
送装置を提供する事にある。[0015] The reason is that when there are many types of speeds of the received signal, a clock frequency dividing circuit for outputting an n-times clock of the received signal by the number of types of the speed of the received signal is created, and the clock dividing circuit is used. This is because it must be selected and output to the C terminal of the serial / parallel shift register 121. (Object of the Invention) It is a first object of the present invention to provide a data transmission device having a timing extracting circuit having a wide timing pull-in range.

【００１６】本発明の第２の目的は、位相ジッタの少な
いタイミング抽出回路を有するデータ伝送装置を提供す
る事にある。A second object of the present invention is to provide a data transmission device having a timing extraction circuit with a small phase jitter.

【００１７】本発明の第３の目的は、回路規模の小さい
タイミング抽出回路を有するデータ伝送装置を提供する
ことにある。A third object of the present invention is to provide a data transmission apparatus having a timing extracting circuit having a small circuit scale.

【００１８】[0018]

【００１９】[0019]

【００２０】[0020]

【課題を解決するための手段】 本発明のデータ伝送装置
は、伝送路と端末装置間に配備されるデータ伝送装置に
おいて、前記伝送路に対して送信側では前記端末装置に
インタフェースするインタフェース回路からの送信デー
タを前記伝送路に見合った信号に符号化する符号化回路
と、前記端末装置から送られてくる送信データの同期信
号としての送信タイミングパルスの立ち上がりエッジ及
び立ち下がりエッジを検出しそれぞれのタイミングで特
定のパタンのエッジ検出ビット列を発生するエッジ検出
回路と、前記符号化回路及び前記エッジ検出回路に接続
し前記エッジ検出回路からの前記エッジ検出ビット列を
符号則誤り検出用のビット列に変換し符号化された前記
送信データに挿入する符号則誤り挿入回路と、この符号
則誤り挿入回路と前記伝送路との間に接続され前記符号
則誤り検出用ビット列が挿入された送信データを前記伝
送路に出力する送信回路とを有し、また、受信側では前
記伝送路と符号則誤り分離回路との間に接続され前記伝
送路から送られてくる符号化された受信データを前記符
号則誤り分離回路に出力する受信回路と、復号化回路と
保護回路とに接続され前記受信回路からの受信データの
主信号成分と符号則誤りビット列とを分離し前記主信号
成分は前記復号化回路へ出力しまた、分離した前記符号
則誤り検出用ビット列はエッジ検出ビット列に変換し保
護回路に出力する前記符号則誤り分離回路と、前記イン
タフェース回路に接続され符号化されている前記主信号
を復号化し前記インタフェース回路を介して受信データ
として前記端末装置へ出力する復号化回路と、前記保護
回路と前記インタフェース回路との間に接続され前記保
護回路にて誤同期防止のために複数段の保護を取った前
記エッジ検出ビット列を入力し立ち上がりおよび立ち下
がりエッジ用のビット列を一致検出してクロックを生成
し前記インタフェース回路を介して受信データの同期信
号としての受信タイミングパルスとして出力するタイミ
ング生成回路と、符号則誤り挿入回路，符号化回路，エ
ッジ検出回路，符号則誤り分離回路，符号化回路，及び
タイミング生成回路にそれぞれ接続され、装置内の１種
類のタイミングクロックを発生成する発振器とを有し、
前記エッジ検出回路は、前記インタフェース回路からの
送信タイミングパルスをＤ端子に前記発振器からのクロ
ックをＣ端子に入力する第１のＤ型フリップフロップ
（以下Ｄ−Ｆ／Ｆと記す）と、それぞれのＣ端子に前記
クロックを入力しこの第１のＤ−Ｆ／Ｆにタンデムに接
続する第２から第６のＤ−Ｆ／Ｆと、前記第２のＤ−Ｆ
／ＦのＱ端子の出力と前記第６のＤ−Ｆ／ＦのＮＱ端子
の出力との論理積によって前記送信タイミングパルスの
立ち上りエッジを検出する第１のＡＮＤ回路と、前記第
２のＤ−Ｆ／ＦのＮＱ端子の出力と前記第６のＤ−Ｆ／
ＦのＱ端子の出力との論理積によって前記送信タイミン
グパルスの立ち下りエッジを検出する第２のＡＮＤ回路
と、それぞれのＣ端子に前記クロックを入力しタンデム
に接続された第７，第８のＤ−Ｆ／Ｆと、この第７，第
８のＤ−Ｆ／ＦのＮＲ端子に前記第１のＤ−Ｆ／ＦのＱ
端子の出力の反転を入力するＮＯＴゲート、前記第７の
Ｄ−Ｆ／ＦのＱ端子の出力と前記第８のＱ端子の出力と
の論理和否定を前記第７のＤ−Ｆ／ＦのＤ端子へ入力す
る第１のＮＯＲゲートと、Ｃ端子に前記クロックを入力
し自己のＮＱ端子の出力をＤ端子に入力する第９のＤ−
Ｆ／Ｆと、前記第１のＡＮＤ回路の出力と前記第９のＤ
−Ｆ／ＦのＱ端子の出力との論理積によって立ち上りエ
ッジ特定パタンを出力する第３のＡＮＤ回路と、前記第
２のＡＮＤ回路の出力と前記第７のＤ−Ｆ／ＦのＱ端子
の出力との論理積によって立ち下りエッジ特定パタンを
出力する第４のＡＮＤ回路と、前記第３と第４のＡＮＤ
回路の各出力の論理和によって前記エッジ検出ビット列
を出力するＯＲゲートとを有し、前記タイミング生成回
路は、前記保護回路からの出力信号をＤ端子に前記発振
器からのクロックをＤ端子に入力する第１０のＤ型フリ
ップフロップ（以下Ｄ−Ｆ／Ｆと記す）と、それぞれの
Ｃ端子に前記クロックを入力しこの第１０のＤ−Ｆ／Ｆ
にタンデムに接続する第１１から第１３のＤ−Ｆ／Ｆ
と、前記第１０のＤ−Ｆ／ＦのＮＱ端子の出力と前記第
１１のＤ−Ｆ／ＦのＱ端子の出力と前記第１２のＤ−Ｆ
／ＦのＮＱ端子の出力と前記第１３のＤ−Ｆ／ＦのＱ端
子の出力との論理積によって受信のエッジ検出ビット列
のパルスの立ち上りを検出する第１の４入力ＡＮＤ回路
と、前記第１０のＤ−Ｆ／ＦのＱ端子の出力と前記第１
１のＤ−Ｆ／ＦのＮＱ端子の出力と前記第１２のＤ−Ｆ
／ＦのＮＱ端子の出力と前記第１３のＤ−Ｆ／ＦのＱ端
子の出力との論理積によって受信の前記エッジ検出ビッ
ト列のパルスの立ち下りを検出する第２の４入力ＡＮＤ
回路と、Ｃ端子に前記クロックをＤ端子に前記第１の４
入力ＡＮＤ回路の出力を入力する第１４のＤ−Ｆ／Ｆ
と、Ｃ端子に前記クロックをＤ端子に前記第２の４入力
ＡＮＤ回路の出力を入力する第１５のＤ−Ｆ／Ｆと、Ｓ
端子に前記第１４とＤ−Ｆ／ＦのＱ端子の出力をＲ端子
に第１５のＤ−Ｆ／ＦのＱ端子の出力を入力して前記受
信タイミングパルスを発生するＳＲ型フリップフロップ
とを有している。 According to the present invention, there is provided a data transmission apparatus provided between a transmission line and a terminal device, wherein a transmission side of the data transmission device includes an interface circuit interfacing with the terminal device on the transmission side. An encoding circuit that encodes the transmission data into a signal suitable for the transmission path, and detects a rising edge and a falling edge of a transmission timing pulse as a synchronization signal of the transmission data transmitted from the terminal device, and An edge detection circuit that generates an edge detection bit sequence of a specific pattern at a timing, and converts the edge detection bit sequence from the edge detection circuit connected to the encoding circuit and the edge detection circuit into a bit sequence for detecting a coding rule error. A coding rule error insertion circuit that inserts into the encoded transmission data, A transmission circuit connected between the transmission line and the transmission line, the transmission circuit outputting the transmission data into which the bit line for detecting a coding rule error is inserted is output to the transmission line. And a receiving circuit connected to the decoding circuit and a protection circuit for outputting coded reception data sent from the transmission path to the coding rule error separation circuit. The main signal component of data is separated from a coding rule error bit string, the main signal component is output to the decoding circuit, and the separated coding rule error detection bit string is converted to an edge detection bit string and output to a protection circuit. A coding rule error separating circuit, and decoding for decoding the encoded main signal connected to the interface circuit and outputting the decoded main signal to the terminal device as received data via the interface circuit. Circuit, the edge detection bit string connected between the protection circuit and the interface circuit and protected by a plurality of stages to prevent erroneous synchronization in the protection circuit is input, and a bit string for rising and falling edges is input. A timing generation circuit for generating a clock upon detecting coincidence and outputting the same as a reception timing pulse as a synchronization signal of reception data via the interface circuit; a coding rule error insertion circuit, a coding circuit, an edge detection circuit, and a coding rule error separation An oscillator that is connected to the circuit, the encoding circuit, and the timing generation circuit and generates and generates one type of timing clock in the device.
The edge detection circuit includes a first D-type flip-flop (hereinafter referred to as DF / F) that inputs a transmission timing pulse from the interface circuit to a D terminal and a clock from the oscillator to a C terminal. A second to sixth DF / Fs which input the clock to a C terminal and tandemly connect to the first DF / F; and the second DF / F
A first AND circuit for detecting a rising edge of the transmission timing pulse based on a logical product of an output of a Q terminal of / F and an output of an NQ terminal of the sixth DF / F; The output of the NQ terminal of the F / F and the sixth DF /
A second AND circuit for detecting the falling edge of the transmission timing pulse by ANDing the output of the F terminal with the output of the Q terminal; and the seventh and eighth tandem-connected clocks which input the clock to the respective C terminals. DF / F and the NR terminals of the seventh and eighth DF / Fs are connected to the Q of the first DF / F.
A NOT gate for inputting the inversion of the output of the terminal, and the logical OR of the output of the Q terminal of the seventh DF / F and the output of the eighth Q terminal is output to the seventh DF / F. A first NOR gate for inputting to the D terminal; and a ninth D-input for inputting the clock to the C terminal and inputting the output of its own NQ terminal to the D terminal.
F / F, the output of the first AND circuit and the ninth D
A third AND circuit that outputs a rising edge specific pattern by a logical product of the output of the Q terminal of the DF / F and the output of the second AND circuit and the Q terminal of the seventh DF / F; A fourth AND circuit for outputting a falling edge specific pattern by a logical product of the outputs and the third and fourth AND circuits;
An OR gate that outputs the edge detection bit string according to a logical sum of outputs of the circuit, wherein the timing generation circuit inputs an output signal from the protection circuit to a D terminal and a clock from the oscillator to a D terminal. A tenth D-type flip-flop (hereinafter referred to as DF / F), and the clock is input to each C terminal, and the tenth DF / F
Eleventh to thirteenth DF / Fs connected in tandem to
The output of the NQ terminal of the tenth DF / F, the output of the Q terminal of the eleventh DF / F, and the twelfth DF
A first 4-input AND circuit for detecting a rising edge of a pulse of a reception edge detection bit string by ANDing an output of an NQ terminal of / F and an output of a Q terminal of the thirteenth DF / F; The output of the Q terminal of the DF / F and the first
The output of the NQ terminal of the DF / F and the twelfth DF
A second 4-input AND for detecting the falling edge of the pulse of the edge detection bit string received by the logical product of the output of the NQ terminal of / F and the output of the Q terminal of the thirteenth DF / F
A circuit, and the clock is connected to the C terminal and the first 4
Fourteenth DF / F for inputting the output of input AND circuit
A fifteenth DF / F that inputs the clock to a C terminal and the output of the second four-input AND circuit to a D terminal;
And an SR flip-flop for generating the reception timing pulse by inputting the output of the fourteenth and Q terminals of the DF / F to the terminal and the output of the Q terminal of the fifteenth DF / F to the R terminal. Have.

【００２１】[0021]

【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.

【００２２】図１は本発明の第１の実施の形態のデータ
伝送装置を示すブロック図である。 （構成の説明）図１において、本実施の形態のデータ伝
送装置の送信側では、端末装置１４にインタフェースす
るインタフェース回路４からの送信データを伝送路１２
に見合った信号に符号化する符号化回路３と、送信タイ
ミングの立ち上がりエッジ及び立ち下がりエッジを検出
し、それぞれのタイミングで特定のパタンのエッジ検出
ビット列を発生するエッジ検出回路６と、符号化回路３
及びエッジ検出回路６を接続し、エッジ検出回路６から
のエッジ検出ビット列を符号則誤りビット列に変換し、
符号化された送信データに挿入する符号則誤り挿入回路
２と、符号則誤り挿入回路２と伝送路１２の間に接続さ
れ、符号則誤りビット列が挿入された送信データを伝送
路１２に出力する送信回路１とを有している。FIG. 1 is a block diagram showing a data transmission device according to a first embodiment of the present invention. (Description of Configuration) In FIG. 1, on the transmission side of the data transmission apparatus of the present embodiment, transmission data from an interface circuit 4 for interfacing with a terminal device 14 is transmitted through a transmission line 12.
An encoding circuit 3 for encoding a signal corresponding to the above, an edge detection circuit 6 for detecting a rising edge and a falling edge of the transmission timing, and generating an edge detection bit string of a specific pattern at each timing; 3
And the edge detection circuit 6 are connected, and the edge detection bit sequence from the edge detection circuit 6 is converted into a code rule error bit sequence,
A coding rule error insertion circuit 2 that inserts into the encoded transmission data, and is connected between the coding rule error insertion circuit 2 and the transmission line 12 and outputs the transmission data with the code rule error bit string inserted to the transmission line 12. And a transmission circuit 1.

【００２３】また、受信側では伝送路１２と符号則誤り
分離回路１０との間に接続され、伝送路１２から送られ
てくる符号化された受信データを符号則誤り分離回路１
０に出力する受信回路１１と、復号化回路７と保護回路
９に接続され、受信回路１１からの受信データの主信号
成分と符号則誤りビットを分離し、主信号成分は復号化
回路７へ出力し、また、符号則誤りビットは、エッジ検
出ビット列に変換し保護回路９に出力する符号則誤り分
離回路１０と、インタフェース回路４に接続され、符号
化されている主信号を復号化し、インタフェース回路４
を介して受信データとして端末装置１４に出力する復号
化回路７と、保護回路９とインタフェース回路４との間
に接続され、保護回路９にて誤同期防止のために複数段
の保護を取ったエッジ検出ビット列を入力し、立ち上が
りおよび、立ち下がりエッジ用のビット列を一致検出し
てクロックを生成し、インタフェース回路４を介して受
信タイミングとして出力するタイミング生成回路８と、
符号則誤り挿入回路２，符号化回路３，エッジ検出回路
６，符号則誤り分離回路１０，符号化回路７，タイミン
グ生成回路８にそれぞれ接続され、装置内のタイミング
クロックを発生する発振器５とを有している。尚、周波
数については、送信タイミングの速度より充分速い速度
を選択している。 （動作の説明）次に、本第１の実施の形態の動作につい
て図１を参照して詳細に説明する。The receiving side is connected between the transmission line 12 and the coding rule error separation circuit 10 and encodes the received data transmitted from the transmission line 12 into the coding rule error separation circuit 1.
0, which is connected to the decoding circuit 7 and the protection circuit 9 to separate the main signal component and the coding rule error bit of the data received from the receiving circuit 11 and to send the main signal component to the decoding circuit 7. The encoding rule error bit is converted to an edge detection bit string and output to the protection circuit 9 and is connected to the interface circuit 4. The interface circuit 4 decodes the encoded main signal, and decodes the encoded main signal. Circuit 4
Is connected between the protection circuit 9 and the interface circuit 4 to output the received data to the terminal device 14 as received data, and the protection circuit 9 protects a plurality of stages to prevent erroneous synchronization. A timing generation circuit 8 which receives an edge detection bit string, detects coincidence between rising and falling edge bit strings, generates a clock, and outputs the clock as reception timing via the interface circuit 4;
An oscillator 5 connected to the coding rule error insertion circuit 2, the coding circuit 3, the edge detection circuit 6, the coding rule error separation circuit 10, the coding circuit 7, and the timing generation circuit 8 and generating a timing clock in the apparatus. Have. As for the frequency, a speed sufficiently higher than the speed of the transmission timing is selected. (Description of Operation) Next, the operation of the first embodiment will be described in detail with reference to FIG.

【００２４】送信側では送信データ及び送信タイミング
は、インタフェース回路４に入力され、送信データは符
号化回路３で符号化され、符号則誤り挿入回路２に入力
される。また、送信タイミングは、エッジ検出回路６で
立ち上がり、立ち下がりの変化点が検出され、立ち上が
りと立ち下がりの変化点でそれぞれ異なった特定のパタ
ンすなわちエッジ検出ビット列が生成され、符号則誤り
挿入回路２に出力される。符号則誤り挿入回路２では、
符号化された送信データに、立ち上がり、立ち下がりエ
ッジ検出ビット列を、例えばハイレベル時は符号則誤り
が有り、ロウレベル時は符号則誤りが無しという状態に
変換して挿入し、送信回路１から伝送路１２へ送出す
る。On the transmitting side, the transmission data and transmission timing are input to the interface circuit 4, the transmission data is coded by the coding circuit 3, and input to the coding rule error insertion circuit 2. As for the transmission timing, a rising and falling transition point is detected by the edge detection circuit 6, and specific patterns different from each other at the rising and falling transition points, that is, edge detection bit strings, are generated. Is output to In the coding rule error insertion circuit 2,
The rising and falling edge detection bit strings are converted and inserted into the encoded transmission data, for example, in a state where there is a coding rule error at a high level and there is no coding rule error at a low level, and transmitted from the transmission circuit 1. To the path 12.

【００２５】受信側では、伝送路１２から受信回路１１
を経由して、符号化されたデータが符号則誤り分離回路
１０に入力される。On the receiving side, the transmission circuit 12
, The encoded data is input to the coding rule error separation circuit 10.

【００２６】符号則誤り分離回路１０では、主信号成分
と符号則誤りビットを分離し、主信号成分は、符号化回
路７にて復号化され受信データとしてインタフェース回
路４から出力され、また、分離された符号則誤りビット
は、符号則誤りが有りの時はハイレベル，また、符号則
誤りが無しの時はロウレベルという状態に変換し、エッ
ジ検出ビット列として、保護回路９に出力する。保護回
路９では、誤同期防止のために複数段の保護を取り、タ
イミング生成回路８に出力する。The coding rule error separating circuit 10 separates the main signal component from the coding rule error bit, and the main signal component is decoded by the coding circuit 7 and output from the interface circuit 4 as received data. The generated coding rule error bit is converted to a high level when there is a coding rule error and a low level when there is no coding rule error, and is output to the protection circuit 9 as an edge detection bit string. The protection circuit 9 protects a plurality of stages to prevent erroneous synchronization, and outputs the protection to the timing generation circuit 8.

【００２７】タイミング生成回路８では、タイミングの
立ち上がり、立ち下がり用の特定のエッジ検出ビット列
の一致検出を行い、立ち上がり用のエッジ検出ビット列
を検出したらハイレベルを、また立ち下がり用のエッジ
検出ビット列を検出したらロウレベルをインタフェース
回路４に出力する。The timing generation circuit 8 detects the coincidence of a specific edge detection bit sequence for rising and falling of the timing, and when detecting a rising edge detection bit sequence, sets a high level and a falling edge detection bit sequence. When detected, a low level is output to the interface circuit 4.

【００２８】この事により、受信タイミングを生成する
事ができる。 （実施例）次に、本第１の実施の形態におけるタイミン
グ成分抽出のためのエッジ検出回路及びタイミング生成
回路の一実施例について図面を参照して詳細に説明す
る。Thus, the reception timing can be generated. (Embodiment) Next, an embodiment of an edge detection circuit and a timing generation circuit for extracting a timing component in the first embodiment will be described in detail with reference to the drawings.

【００２９】図２は、本第１の実施の形態におけるエッ
ジ検出回路の一実施例を示す回路図である。図２におい
て本実施例では立ち上がり、立ち下がりエッジ特定パタ
ンを４段にした場合の例である。FIG. 2 is a circuit diagram showing an example of the edge detection circuit according to the first embodiment. FIG. 2 shows an example in which the rising and falling edge specifying patterns are four stages in this embodiment.

【００３０】Ｄ型フリップフロップ３０のＤ端子にイン
タフェース回路４から送信タイミングを入力し、Ｄ型フ
リップフロップ３０から３５および３９、４０、４２と
Ｃ端子に発振器５からクロックを入力して回路内の同期
を取っている。The transmission timing is input to the D terminal of the D-type flip-flop 30 from the interface circuit 4, and the clock is input to the D-type flip-flop 30 from the oscillator 5 to the terminals 35, 39, 40, and 42 and the C terminal. Synchronized.

【００３１】また、Ｄ型フリップフロップ３０から３５
を直列に接続し、Ｄ型フリップフロップ３１とＱ出力と
Ｄ型フリップフロップ３５のＮＱ出力をＡＮＤゲート３
６に入力をすることにより４ビット幅の立ち上がりエッ
ジを検出する。The D-type flip-flops 30 to 35
Are connected in series, and the D-type flip-flop 31, the Q output, and the NQ output of the D-type flip-flop 35 are connected to an AND gate 3
6 to detect a rising edge having a 4-bit width.

【００３２】同様に、Ｄ型フリップフロップ３１のＮＱ
出力とＤ型フリップフロップ３５のＱ出力をＡＮＤゲー
ト３７に入力することにより４ビット幅の立ち下がりエ
ッジを検出する。Similarly, the NQ of the D-type flip-flop 31
By inputting the output and the Q output of the D-type flip-flop 35 to an AND gate 37, a falling edge having a 4-bit width is detected.

【００３３】Ｄ型フリップフロップ３０のＱ端子出力
は、Ｄ型フリップフロップ４２とリセット端子と、ＮＯ
Ｔゲート４１で反転させてＤ型フリップフロップ３９、
４０のリセット端子にそれぞれ接続される。The Q terminal output of the D-type flip-flop 30 is connected to the D-type flip-flop 42, the reset terminal,
The D flip-flop 39 is inverted by the T gate 41,
40 reset terminals.

【００３４】Ｄ型フリップフロップ３９、４０は直列に
接続され、それぞれのＱ出力端子をＮＯＲゲート３８に
入力し、その出力をＤ型フリップフロップ３９のＤ端子
に入力する。また、Ｄ型フリップフロップ３９のＱ端子
からは立ち下がりのエッジ検出ビット列（本例では、ハ
イ、ロウ、ロウ、ハイ）を連続的に出力し、ＡＮＤゲー
ト４３の一方の入力端子に入力され、もう一方は、前述
の４ビット幅の立ち下がりエッジを入力する。これによ
りＡＮＤゲート４３の出力は、送信タイミングの立ち下
がりのエッジでハイ、ロウ、ロウ、ハイの立ち下がりエ
ッジ検出ビット列を出力する。The D-type flip-flops 39 and 40 are connected in series. The respective Q output terminals are input to the NOR gate 38, and the output is input to the D-terminal of the D-type flip-flop 39. Further, a falling edge detection bit string (high, low, low, high in this example) is continuously output from the Q terminal of the D-type flip-flop 39, and is input to one input terminal of the AND gate 43. The other inputs the falling edge of the aforementioned 4-bit width. As a result, the output of the AND gate 43 outputs a high, low, low, high falling edge detection bit string at the falling edge of the transmission timing.

【００３５】また、Ｄ型フリップフロップ４２は、ＮＱ
出力をＤ端子に入力することによりＱ端子出力は、立ち
上がりのエッジ検出ビット列（本例では、ハイ、ロウ、
ハイ、ロウ）を連続的に出力し、ＡＮＤゲート４４のに
一方の入力端子に入力され、もう一方は、前述の４ビッ
ト幅の立ち上がりエッジを入力する。The D-type flip-flop 42 has an NQ
By inputting the output to the D terminal, the Q terminal output becomes a rising edge detection bit string (in this example, high, low,
(High, low) are continuously output and input to one input terminal of the AND gate 44, and the other inputs the rising edge having a 4-bit width described above.

【００３６】これによりＡＮＤゲート４４の出力は、送
信タイミングの立ち上がりエッジ検出ビット列を出力す
る。As a result, the output of the AND gate 44 outputs a rising edge detection bit string at the transmission timing.

【００３７】立ち下がりエッジ検出ビット列と立ち上が
りエッジ検出エッジ列は、それぞれＯＲゲート４５の入
力端子に入力され、ＯＲゲート４５の出力は立ち上が
り、立ち下がりエッジ検出ビット列として符号則誤り挿
入回路２に出力される。The falling edge detection bit sequence and the rising edge detection edge sequence are respectively input to the input terminals of the OR gate 45, and the output of the OR gate 45 is output to the coding rule error insertion circuit 2 as a rising and falling edge detection bit sequence. You.

【００３８】図３は、本第１の実施の形態におけるタイ
ミング生成回路の一実施例と示す回路図である。FIG. 3 is a circuit diagram showing an example of the timing generation circuit according to the first embodiment.

【００３９】図３において、Ｄ型フリップフロップ４６
のＤ端子には、保護回路９からエッジ検出ビット列を入
力し、Ｄ型フリップフロップ４６から４９、５２、５３
のＣ端子には、発振器５からクロックを入力し、回路内
の同期を取っている。Referring to FIG. 3, a D-type flip-flop 46
, The edge detection bit string is input from the protection circuit 9 and the D-type flip-flops 46 to 49, 52, 53
The clock is input from the oscillator 5 to the C terminal of the circuit, and synchronization in the circuit is established.

【００４０】また、Ｄ型フリップフロップ４６から４９
を直列に接続し、１段目のＤ型フリップフロップ４６の
ＮＱ端子出力、２段目のＤ型フリップフロップ４７のＱ
端子出力、３段目のＤ型フリップフロップ４８とＮＱ端
子出力、４段目のＤ型フリップフロップ４９のＱ端子出
力をそれぞれＡＮＤゲート５０の入力端子に接続するこ
とにより、ハイ、ロウ、ハイ、ロウのビット列つまり立
ち上がりエッジの一致検出を行い、一致検出結果をＡＮ
Ｄゲート５０の出力端子から出力する。The D-type flip-flops 46 to 49
Are connected in series, the NQ terminal output of the first-stage D-type flip-flop 46, the Q-level output of the second-stage D-type flip-flop 47
By connecting the terminal output, the third-stage D-type flip-flop 48 and the NQ terminal output, and the fourth-stage D-type flip-flop 49 with the Q terminal output to the input terminal of the AND gate 50, respectively, high, low, high, A match is detected for the row bit string, that is, the rising edge, and the match detection result is set to AN.
The signal is output from the output terminal of the D gate 50.

【００４１】同様に立ち下りエッジの一致検出は、１段
目のＤ型フリップフロップ４６のＱ端子出力、２段目の
Ｄ型フリップフロップ４７のＮＱ端子出力、３段目のＤ
型フリップフロップ４８のＮＱ端子出力、４段目のＤ型
フリップフロップ４９のＱ端子出力をそれぞれＡＮＤゲ
ート５１の入力端子に接続することにより、ハイ、ロ
ウ、ロウ、ハのビート列つまり、立ち下がりエッジの一
致検出を行い、一致検出結果をＡＮＤゲート５１の出力
端子から出力する。Similarly, the falling edge coincidence is detected by the Q terminal output of the first-stage D-type flip-flop 46, the NQ terminal output of the second-stage D-type flip-flop 47, and the third-stage D-type flip-flop 47.
By connecting the NQ terminal output of the type flip-flop 48 and the Q terminal output of the fourth stage D-type flip-flop 49 to the input terminal of the AND gate 51, respectively, the beat train of high, low, low, and low, that is, falling Edge matching is detected, and the matching detection result is output from the output terminal of the AND gate 51.

【００４２】Ｄ型フリップフロップ５２は、Ｄ端子に立
ち上がりエッジと一致検出結果を入力し、クロックで同
期を取り直してＱ端子からＳＲ型フリップフロップ５４
のセット端子に出力する。The D-type flip-flop 52 inputs the rising edge and the coincidence detection result to the D terminal, re-synchronizes with the clock, and outputs the SR-type flip-flop 54 from the Q terminal.
Output to the set terminal.

【００４３】Ｄ型フリップフロップ５３は、Ｄ端子に立
ち下がりエッジの一致検出にてセットされ、また立ち下
がりエッジの一致検出結果を入力し、クロックで同期を
取り直してＱ端子からＳＲ型フリップフロップ４５のリ
セット端子に出力する。The D-type flip-flop 53 is set to the D terminal upon the detection of the falling edge coincidence, receives the result of the falling edge coincidence detection, resynchronizes with the clock, and outputs the SR type flip-flop 45 from the Q terminal. Output to the reset terminal.

【００４４】つまり、ＳＲ型フリップフロップ５４は、
立ち上がりエッジの一致検出にて、リセットされること
により受信タイミングを生成することができる。 （実施例の動作の説明）図４は、エッジ検出回路６とタ
イミング生成回路８の動作を示したタイムチャートであ
る。That is, the SR flip-flop 54 is
The reception timing can be generated by being reset by detecting the coincidence of the rising edges. FIG. 4 is a time chart showing the operation of the edge detection circuit 6 and the timing generation circuit 8.

【００４５】次に、本実施例のエッジ検出回路６及びタ
イミング生成回路８の動作について、図１，図２，図３
及び図４を参照して説明する。Next, the operations of the edge detection circuit 6 and the timing generation circuit 8 of this embodiment will be described with reference to FIGS.
This will be described with reference to FIG.

【００４６】図２に示すＤ型フリップフロップ３０のＤ
端子にはインタフェース回路４から出力される図４に示
す（ａ）送信タイミング波形を入力し、また発振器５か
ら出力される図４に示す（ｂ）クロック波形を、Ｄ型フ
リップフロップ３０から３５および３９、４０、４２の
Ｃ端子に入力し、回路内の同期を取っている。The D-type flip-flop 30 shown in FIG.
The terminal receives the transmission timing waveform (a) shown in FIG. 4 output from the interface circuit 4 and the clock waveform (b) output from the oscillator 5 shown in FIG. The signals are input to the C terminals 39, 40, and 42 to synchronize within the circuit.

【００４７】直列に接続されたＤ型フリップフロップ３
０から３５において、Ｄ型フリップフロップ３１のＱ端
子出力とＤ型フリップフロップ３５のＮＱ端子出力をＡ
ＮＤゲート３６に入力することにより、立ち上がりの変
化点で４ビット幅の立ち上がりエッジを検出する。D-type flip-flop 3 connected in series
From 0 to 35, the Q terminal output of the D-type flip-flop 31 and the NQ terminal output of the D-type flip-flop 35
By inputting the signal to the ND gate 36, a rising edge having a 4-bit width is detected at a rising transition point.

【００４８】同様にＤ型フリップフロップ３１のＮＱ端
子出力とＤ型フリップフロップ３５のＱ端子出力をＡＮ
Ｄゲート３７に入力することにより、立ち下がりの変化
点で４ビット幅の立ち下がりエッジを検出する。Similarly, the output of the NQ terminal of the D-type flip-flop 31 and the output of the Q terminal of the D-type flip-flop 35 are set to AN.
By inputting the signal to the D gate 37, a falling edge having a 4-bit width is detected at the falling transition point.

【００４９】Ｄ型フリップフロップ３９、４０は、リセ
ット端子に送信タイミングをＮＯＴゲート４１で反転し
た信号を入力することにより、送信タイミングがロウレ
ベルになった時、つまり立ち下がった時に有効となり、
Ｄ型フリップフロップ３９のＱ端子から、立ち下がりの
エッジ特定パタンである１、０、０、１（ハイレベルを
１、ロウレベルを０とした場合）の繰り返しパタンをＡ
ＮＤゲート４３に出力する。The D-type flip-flops 39 and 40 become effective when the transmission timing becomes low level, that is, when the transmission timing falls, by inputting a signal whose transmission timing is inverted by the NOT gate 41 to the reset terminal.
From the Q terminal of the D-type flip-flop 39, a repetition pattern of 1, 0, 0, 1 (when the high level is set to 1 and the low level is set to 0), which is the falling edge specifying pattern, is A
Output to the ND gate 43.

【００５０】また、Ｄ型フリップフロップ４２は、リセ
ット端子に送信タイミングをそのままの論理で入力する
ことにより、送信タイミングがハイレベルになった時、
つまり立ち上がった時に有効となり、Ｄ型フリップフロ
ップ４２のＱ端子から立ち上がりのエッジ検出パタンで
ある１、０、１、０の繰り返しパタンをＡＮＤゲート４
４に出力する。The D-type flip-flop 42 inputs the transmission timing to the reset terminal with the same logic, so that when the transmission timing becomes high level,
In other words, it becomes effective when it rises, and a repetition pattern of 1, 0, 1, 0, which is a rising edge detection pattern from the Q terminal of the D-type flip-flop 42, is output to the AND gate 4.
4 is output.

【００５１】ＡＮＤゲート４３は、４ビット幅の立ち下
がりエッジと、立ち下がりのエッジの繰り返しパタンを
ＡＮＤして図４に示す（ｃ）立ち下がりエッジ特定パタ
ン波形を、送信タイミングの立ち下がり時に出力し、Ａ
ＮＤゲート４４は、４ビット幅の立ち上がりエッジと、
立ち上がりエッジの繰り返しパタンをＡＮＤして図４に
示す（ｄ）立ち上がりエッジ特定パタン波形を、送信タ
イミングの立ち上がり時に出力する。The AND gate 43 ANDs a falling edge having a 4-bit width and a repeating pattern of the falling edge to output a (c) falling edge specifying pattern waveform shown in FIG. 4 when the transmission timing falls. A
The ND gate 44 has a 4-bit wide rising edge,
A rising edge repetition pattern is ANDed and a (d) rising edge specifying pattern waveform shown in FIG. 4 is output at the rising edge of the transmission timing.

【００５２】ＯＲゲート４５は、立ち下がりエッジ特定
パタンと、立ち上がりエッジ特定パタンをＯＲして、シ
リアルにエッジ検出ビット列として符号則誤り挿入回路
２に出力する。The OR gate 45 ORs the falling edge specifying pattern and the rising edge specifying pattern and outputs the result to the coding rule error insertion circuit 2 as an edge detection bit string serially.

【００５３】図３に示すＤ型フリップフロップ４６から
４９および５２、５３のＣ端子には、図４に示す（ｂ）
クロック波形を入力し回路内の同期を取っている。The C terminals of the D-type flip-flops 46 to 49 and 52, 53 shown in FIG.
A clock waveform is input to synchronize the circuit.

【００５４】また図４に示す（ｅ）エッジ検出ビット列
波形は、符号則誤り分離回路１０で分離され、ビット列
に変換されたエッジ検出ビット列を保護回路９を介して
図３に示すＤ型フリップフロップ４６のＤ端子に入力さ
れる波形である。The (e) edge detection bit string waveform shown in FIG. 4 is separated by a coding rule error separation circuit 10 and the edge detection bit string converted into a bit string is passed through a protection circuit 9 to a D-type flip-flop shown in FIG. 46 is a waveform input to the D terminal 46.

【００５５】直列に接続されたＤ型フリップフロップ４
６から４９では、１段目のＤ型フリップフロップ４６の
ＮＱ端子出力、２段目のＤ型フリップフロップ４７のＱ
端子出力、３段目のＤ型フリップフロップ４８のＮＱ端
子出力、４段目のＤ型フリップフロップ４９のＱ端子の
出力をそれぞれＡＮＤゲート５０に入力することにより
１、０、１、０の特定パタンつまり立ち上がりエッジ特
定を検出し、ＡＮＤゲート５０の出力端子から図４に示
す、立ち上がり検出波形ｇを出力することがでる。D-type flip-flop 4 connected in series
From 6 to 49, the NQ terminal output of the first-stage D-type flip-flop 46, the Q-value of the second-stage D-type flip-flop 47
The terminal output, the NQ terminal output of the third-stage D-type flip-flop 48, and the output of the Q terminal of the fourth-stage D-type flip-flop 49 are input to the AND gate 50 to specify 1, 0, 1, 0. A pattern, that is, a rising edge specification is detected, and a rising detection waveform g shown in FIG. 4 can be output from the output terminal of the AND gate 50.

【００５６】同様に、１段目のＤ型フリップフロップ４
６のＱ端子出力、２段目のＤ型フリップフロップ４７の
ＮＱ端子出力、３段目のＤ型フリップフロップ４８のＮ
Ｑ端子出力、４段目のＤ型フリップフロップ４９のＱ端
子出力をそれぞれＡＮＤゲート５１に入力することによ
り、１、０、０、１と特定パタンつまり、立ち下がりエ
ッジ特定パタンを検出し、ＡＮＤゲート５１の出力端子
から図４に示す、立ち下がり検出波形ｆを出力すること
がでる。Similarly, the first stage D-type flip-flop 4
6, the N terminal output of the second stage D-type flip-flop 47, and the N terminal output of the third stage D-type flip-flop 48.
By inputting the Q terminal output and the Q terminal output of the fourth stage D-type flip-flop 49 to the AND gate 51, a specific pattern of 1, 0, 0, 1, that is, a falling edge specific pattern is detected. The falling detection waveform f shown in FIG. 4 can be output from the output terminal of the gate 51.

【００５７】Ｄ型フリップフロップ５２，は、立ち上が
りエッジ特定パタン検出結果を入力し、クロックで同期
を取り直して、ＳＲ型フリップフロップ５４のセット端
子に、立ち上がり検出波形を出力し、また、Ｄ型フリッ
プフロップ５３は、立ち下がりエッジ特定パタン検出結
果を入力し、クロックで同期を取り直して、ＳＲ型フリ
ップフロップ５４のリセット端子に、立ち下がり検出波
形を出力する。The D-type flip-flop 52 receives the rising edge specific pattern detection result, resynchronizes with a clock, outputs a rising detection waveform to the set terminal of the SR-type flip-flop 54, and outputs a D-type flip-flop. The flip-flop 53 receives the falling edge specific pattern detection result, resynchronizes with a clock, and outputs a falling detection waveform to the reset terminal of the SR flip-flop 54.

【００５８】つまり、ＳＲ型フリップフロップ５４は、
送信タイミングの立ち上がりでセットされ、立ち下がり
でリセットされることにより、図４に示す（ｈ）タイミ
ング生成波形、つまり（ａ）送信タイミング波形と同様
の波形が得られる。That is, the SR flip-flop 54 is
By setting at the rising edge of the transmission timing and resetting at the falling edge, a waveform similar to the timing generation waveform (h) shown in FIG. 4, that is, the transmission timing waveform (a) is obtained.

【００５９】以上説明したように、従来の装置では受信
するタイミングの速度の種類が多数存在した場合には、
外部からハードスイッチ等で受信タイミング速度を選択
するか、受信タイミングから自動的に速度を検出する回
路を作成しなくてはならず、また選択された受信タイミ
ング速度に対応したクロックを作成する回路も必要であ
ったが、本第１の実施の形態では、それらの回路が必要
なくなり、発振器５が発生する周波数は常に一定とする
ことができる。つまり本第１の実施の形態では、タイミ
ングの引き込み範囲が広く、シンプルな回路構成で多種
の速度のタイミングを抽出することが出来る。As described above, in the conventional device, if there are many types of speeds of the reception timing,
You must either select the reception timing speed from the outside with a hardware switch, or create a circuit that automatically detects the speed from the reception timing, and a circuit that creates a clock corresponding to the selected reception timing speed Although necessary, in the first embodiment, these circuits are not required, and the frequency generated by the oscillator 5 can be kept constant. That is, in the first embodiment, the timing pull-in range is wide, and it is possible to extract timings of various speeds with a simple circuit configuration.

【００６０】位相ジッタについては、受信タイミングの
速度と、発振器５が出力するクロック速度のみに関係
し、位相ジッタを少なくするには、受信タイミングの速
度に比べて、発振器５の出力するクロック速度を充分に
速くすれば良い。The phase jitter is related only to the speed of the reception timing and the clock speed output from the oscillator 5. To reduce the phase jitter, the clock speed output from the oscillator 5 must be reduced compared to the speed of the reception timing. Just make it fast enough.

【００６１】また、本第１の実施の形態における送信タ
イミングの速度は発振器５の出力クロックとの関係は、
送信タイミングの１周期において、ハイレベルまたは、
ロウレベルの状態にある時に、発振器５の出力するクロ
ックが何回サンプリングできるかが問題となる。The relationship between the transmission timing speed and the output clock of the oscillator 5 in the first embodiment is as follows.
In one cycle of transmission timing, high level or
The problem is how many times the clock output from the oscillator 5 can be sampled when in the low level state.

【００６２】エッジ検出をするために必要なビット数を
ｎビット、送信タイミングの１周期の時間をＴ１
（秒）、発振器５が出力するクロックの１周期の時間を
Ｔ２（秒）とし、２倍の保護をとれば Ｔ１／２÷（Ｔ２×ｎ）〉２・・・・・（１） の（１）式が導かれ、この関係を満たす様にパラメータ
を設定すれば良い。但し、ｎについては、実際に伝送路
上で発生したビットエラーによる符号則誤りビットと区
別する必要があるため、第２の実施の形態では、３以上
が望ましい。 （発明の第２の実施の形態）本発明の第１の実施の形態
では、立ち上がり、立ち下がりのエッジ検出ビット列の
幅を４ビットとしているが、本第２の実施の形態では、
３ビット以上で、（１）式を満たしていればビット幅に
は制限が無い。The number of bits required for edge detection is n bits, and the time of one cycle of transmission timing is T1.
(Second), the time of one cycle of the clock output from the oscillator 5 is T2 (second), and if protection is doubled, T1 / 2 ÷ (T2 × n)> 2 (1) Equation (1) is derived, and parameters may be set so as to satisfy this relationship. However, n needs to be distinguished from a coding rule error bit due to a bit error actually occurring on the transmission path. Therefore, in the second embodiment, n is preferably 3 or more. (Second Embodiment of the Invention) In the first embodiment of the present invention, the width of the rising and falling edge detection bit string is set to 4 bits, but in the second embodiment,
There are no restrictions on the bit width if three or more bits satisfy the expression (1).

【００６３】同様に、本発明の第１の実施の形態では、
立ち上がりエッジ特定パタンを１、０、１、０とし、立
ち下がりエッジ特定パタンを１、０、０、１としている
が、本第２の実施の形態では特定パタンには制限が無
い。Similarly, in the first embodiment of the present invention,
The rising edge specifying pattern is set to 1, 0, 1, 0, and the falling edge specifying pattern is set to 1, 0, 0, 1. However, the specific pattern is not limited in the second embodiment.

【００６４】[0064]

【発明の効果】以上説明したように本発明は、伝送路と
端末装置間に配備されるデータ伝送装置において、伝送
路に対して送信側では端末装置から送信されて来る送信
データの同期信号としての送信タイミングパルスの立ち
上がり及び立ち下がりのエッジを検出し、送信データに
対して特定の符号則誤り検出用のビット列を作成後挿入
して送信データを伝送路に送出し、受信側では受信デー
タに対し受信した特定の符号則誤り検出用のビット列を
基にビット誤りの有無を検出し受信データの同期信号と
しての受信タイミングパルスを抽出して受信データと共
に前記端末装置へ送出し、また、前記伝送路からの複数
の伝送速度のそれぞれの受信データの前記受信タイミン
グパルスを１種類の内部クロックで抽出すると共に内部
クロックで送信データを伝送路に対応する伝送速度で送
出することにより、以下に示す効果を得ることができ
る。As described above, the present invention relates to a data transmission apparatus provided between a transmission line and a terminal device, wherein the transmission side uses a transmission signal as a synchronization signal of transmission data transmitted from the terminal device. Detects the rising and falling edges of the transmission timing pulse, creates a bit string for detecting a specific coding rule error in the transmission data, inserts it, and sends the transmission data to the transmission path. On the other hand, the presence or absence of a bit error is detected based on the received bit sequence for detecting a specific coding rule error, a reception timing pulse is extracted as a synchronization signal of the reception data, and the reception timing pulse is transmitted to the terminal device together with the reception data. The reception timing pulse of the reception data of each of a plurality of transmission speeds from the channel is extracted by one kind of internal clock, and the transmission data is transmitted by the internal clock. By sending a transmission rate corresponding to a transmission path data, it is possible to obtain the following effects.

【００６５】第１の効果は、従来よりシンプルな回路構
成で実現できるということである。The first effect is that it can be realized with a simpler circuit configuration than before.

【００６６】その理由は、タイミング抽出用のクロック
が一種類で実現できるからである。The reason is that a single clock for timing extraction can be realized.

【００６７】第２の効果は、タイミングの引き込み範囲
が広いということである。The second effect is that the timing pull-in range is wide.

【００６８】その理由は、タイミングの変化点をデータ
として送受信しているからである。The reason is that the change point of the timing is transmitted and received as data.

【００６９】第３の効果は、タイミング抽出時に発生す
る位相ジッタが少ないということである。A third effect is that the phase jitter generated at the time of timing extraction is small.

【００７０】その理由は、タイミング抽出用のクロック
の速度を、抽出するタイミングの速度に比べて、充分に
速くできるからである。The reason is that the speed of the clock for extracting timing can be made sufficiently faster than the speed of the timing for extracting.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のデータ伝送装置の第１の実施の形態を
示すブロック図である。FIG. 1 is a block diagram illustrating a data transmission device according to a first embodiment of the present invention.

【図２】図１のエッジ検出回路の一実施例を示す回路図
である。FIG. 2 is a circuit diagram showing one embodiment of the edge detection circuit of FIG. 1;

【図３】図１のタイミング生成回路一実例を示す回路図
である。FIG. 3 is a circuit diagram showing one example of a timing generation circuit of FIG. 1;

【図４】図１のエッジ検出回路とタイミング抽出回路の
動作を示すタイムチャートである。FIG. 4 is a time chart illustrating operations of the edge detection circuit and the timing extraction circuit of FIG. 1;

【図５】従来のデータ伝送装置におえる抽出回路の一例
のＤＰＬＬ回路を示す回路図である。FIG. 5 is a circuit diagram showing a DPLL circuit as an example of an extraction circuit in a conventional data transmission device.

【図６】図５に示すＤＰＬＬ回路の動作を示すタイムチ
ャートである。6 is a time chart showing an operation of the DPLL circuit shown in FIG.

【符号の説明】[Explanation of symbols]

１ 送信回路 ２ 符号則誤り挿入回路 ３ 符号化回路 ４ インタフェース回路 ５ 発振器 ６ エッジ検出回路 ７ 復号化回路 ８ タイミング生成回路 ９ 保護回路 １０ 符号則誤り分離回路 １１ 受信回路 １２ 伝送路 １３ データ伝送装置 １４ 端末装置 ３０〜３５，３９，４０，４２，４６〜４９，５２，５
３ Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ） ３６，３７，４３，４４，５０，５１ ＡＮＤゲート ３８ ＮＯＲゲータ ４１ ＮＯＴゲート ４５ ＯＲゲート ５４ ＳＲ型フリップフロップREFERENCE SIGNS LIST 1 transmission circuit 2 coding rule error insertion circuit 3 coding circuit 4 interface circuit 5 oscillator 6 edge detection circuit 7 decoding circuit 8 timing generation circuit 9 protection circuit 10 coding rule error separation circuit 11 reception circuit 12 transmission path 13 data transmission device 14 Terminal device 30-35, 39, 40, 42, 46-49, 52, 5
3 D-type flip-flop (DF / F) 36, 37, 43, 44, 50, 51 AND gate 38 NOR gater 41 NOT gate 45 OR gate 54 SR-type flip-flop

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04B 14/00 H04L 25/40 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H04L 7/00 H04B 14/00 H04L 25/40

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 伝送路と端末装置間に配備されるデータ
伝送装置において、前記伝送路に対して送信側では前記
端末装置にインタフェースするインタフェース回路から
の送信データを前記伝送路に見合った信号に符号化する
符号化回路と、前記端末装置から送られてくる送信デー
タの同期信号としての送信タイミングパルスの立ち上が
りエッジ及び立ち下がりエッジを検出しそれぞれのタイ
ミングで特定のパタンのエッジ検出ビット列を発生する
エッジ検出回路と、前記符号化回路及び前記エッジ検出
回路に接続し前記エッジ検出回路からの前記エッジ検出
ビット列を符号則誤り検出用のビット列に変換し符号化
された前記送信データに挿入する符号則誤り挿入回路
と、この符号則誤り挿入回路と前記伝送路との間に接続
され前記符号則誤り検出用ビット列が挿入された送信デ
ータを前記伝送路に出力する送信回路とを有し、また、
受信側では前記伝送路と符号則誤り分離回路との間に接
続され前記伝送路から送られてくる符号化された受信デ
ータを前記符号則誤り分離回路に出力する受信回路と、
復号化回路と保護回路とに接続され前記受信回路からの
受信データの主信号成分と符号則誤りビット列とを分離
し前記主信号成分は前記復号化回路へ出力しまた、分離
した前記符号則誤り検出用ビット列はエッジ検出ビット
列に変換し保護回路に出力する前記符号則誤り分離回路
と、前記インタフェース回路に接続され符号化されてい
る前記主信号を復号化し前記インタフェース回路を介し
て受信データとして前記端末装置へ出力する復号化回路
と、前記保護回路と前記インタフェース回路との間に接
続され前記保護回路にて誤同期防止のために複数段の保
護を取った前記エッジ検出ビット列を入力し立ち上がり
および立ち下がりエッジ用のビット列を一致検出してク
ロックを生成し前記インタフェース回路を介して受信デ
ータの同期信号としての受信タイミングパルスとして出
力するタイミング生成回路と、符号則誤り挿入回路，符
号化回路，エッジ検出回路，符号則誤り分離回路，符号
化回路，及びタイミング生成回路にそれぞれ接続され、
装置内の１種類のタイミングクロックを発生成する発振
器とを有することを特徴とするデータ伝送装置。1. A data transmission device provided between a transmission line and a terminal device, wherein a transmission side of the transmission line converts transmission data from an interface circuit interfacing with the terminal device into a signal corresponding to the transmission line. An encoding circuit for encoding, and detecting a rising edge and a falling edge of a transmission timing pulse as a synchronization signal of the transmission data transmitted from the terminal device, and generating an edge detection bit string of a specific pattern at each timing. An edge detection circuit, a coding rule connected to the encoding circuit and the edge detection circuit, converting the edge detection bit sequence from the edge detection circuit into a bit sequence for detecting a coding rule error, and inserting the bit rule into the encoded transmission data. An error insertion circuit, and the coding rule error detection circuit connected between the coding rule error insertion circuit and the transmission line. A transmission circuit that outputs the transmission data with the outgoing bit string inserted to the transmission path,
On the receiving side, a receiving circuit that is connected between the transmission line and the coding rule error separation circuit and outputs coded reception data sent from the transmission line to the coding rule error separation circuit,
It is connected to a decoding circuit and a protection circuit, and separates a main signal component of the data received from the receiving circuit and a coding rule error bit string, outputs the main signal component to the decoding circuit, and outputs the separated coding rule error. The bit sequence for detection is converted to an edge detection bit sequence and output to the protection circuit, and the coding rule error separation circuit, the main signal connected to the interface circuit and decoded to decode the main signal as received data via the interface circuit. A decoding circuit to be output to a terminal device, the edge detection bit string connected between the protection circuit and the interface circuit and protected by a plurality of stages to prevent erroneous synchronization in the protection circuit is input, and the rising and falling edges are input. A bit signal for the falling edge is detected as coincident, a clock is generated, and a synchronization signal of the received data is generated through the interface circuit. A timing generating circuit for outputting a reception timing pulse Te, coding rule error insertion circuit, an encoding circuit, the edge detection circuit, the coding rule error separation circuit, are connected to the coding circuit, and a timing generating circuit,
An oscillator for generating and generating one type of timing clock in the device. 【請求項２】 前記エッジ検出回路は、前記インタフェ
ース回路からの送信タイミングパルスをＤ端子に前記発
振器からのクロックをＣ端子に入力する第１のＤ型フリ
ップフロップ（以下Ｄ−Ｆ／Ｆと記す）と、それぞれの
Ｃ端子に前記クロックを入力しこの第１のＤ−Ｆ／Ｆに
タンデムに接続する第２から第６のＤ−Ｆ／Ｆと、前記
第２のＤ−Ｆ／ＦのＱ端子の出力と前記第６のＤ−Ｆ／
ＦのＮＱ端子の出力との論理積によって前記送信タイミ
ングパルスの立ち上りエッジを検出する第１のＡＮＤ回
路と、前記第２のＤ−Ｆ／ＦのＮＱ端子の出力と前記第
６のＤ−Ｆ／ＦのＱ端子の出力との論理積によって前記
送信タイミングパルスの立ち下りエッジを検出する第２
のＡＮＤ回路と、それぞれのＣ端子に前記クロックを入
力しタンデムに接続された第７，第８のＤ−Ｆ／Ｆと、
この第７，第８のＤ−Ｆ／ＦのＮＲ端子に前記第１のＤ
−Ｆ／ＦのＱ端子の出力の反転を入力するＮＯＴゲー
ト、前記第７のＤ−Ｆ／ＦのＱ端子の出力と前記第８の
Ｑ端子の出力との論理和否定を前記第７のＤ−Ｆ／Ｆの
Ｄ端子へ入力する第１のＮＯＲゲートと、Ｃ端子に前記
クロックを入力し自己のＮＱ端子の出力をＤ端子に入力
する第９のＤ−Ｆ／Ｆと、前記第１のＡＮＤ回路の出力
と前記第９のＤ−Ｆ／ＦのＱ端子の出力との論理積によ
って立ち上りエッジ特定パタンを出力する第３のＡＮＤ
回路と、前記第２のＡＮＤ回路の出力と前記第７のＤ−
Ｆ／ＦのＱ端子の出力との論理積によって立ち下りエッ
ジ特定パタンを出力する第４のＡＮＤ回路と、前記第３
と第４のＡＮＤ回路の各出力の論理和によって前記エッ
ジ検出ビット列を出力するＯＲゲートとを有しているこ
とを特徴とする請求項１記載のデータ伝送装置。2. The edge detection circuit includes a first D-type flip-flop (hereinafter, referred to as DF / F) that inputs a transmission timing pulse from the interface circuit to a D terminal and a clock from the oscillator to a C terminal. ), The second to sixth DF / Fs which input the clock to the respective C terminals and tandemly connect to the first DF / F, and the second DF / F. Q terminal output and the sixth DF /
A first AND circuit for detecting a rising edge of the transmission timing pulse by a logical product of the output of the NQ terminal of the second D-F / F and the sixth DF A second detection of the falling edge of the transmission timing pulse by ANDing the / F with the output of the Q terminal
And the seventh and eighth DF / Fs, which input the clock to the respective C terminals and are connected in tandem,
The first DF terminal is connected to the NR terminals of the seventh and eighth DF / Fs.
A NOT gate for inputting the inversion of the output of the Q terminal of -F / F, and performing a logical OR operation on the output of the Q terminal of the seventh DF / F and the output of the eighth Q terminal; A first NOR gate for inputting to a D terminal of a DF / F, a ninth DF / F for inputting the clock to a C terminal and inputting an output of its own NQ terminal to a D terminal, A third AND that outputs a rising edge specific pattern by ANDing the output of the AND circuit of No. 1 and the output of the Q terminal of the ninth DF / F
Circuit, the output of the second AND circuit and the seventh D-
A fourth AND circuit that outputs a falling edge specific pattern by ANDing the output of the F / F with a Q terminal;
2. The data transmission device according to claim 1, further comprising: an OR gate that outputs the edge detection bit string based on a logical sum of each output of the fourth AND circuit. 【請求項３】 前記タイミング生成回路は、前記保護回
路からの出力信号をＤ端子に前記発振器からのクロック
をＣ端子に入力する第１０のＤ型フリップフロップ（以
下Ｄ−Ｆ／Ｆと記す）と、それぞれのＣ端子に前記クロ
ックを入力しこの第１０のＤ−Ｆ／Ｆにタンデムに接続
する第１１から第１３のＤ−Ｆ／Ｆと、前記第１０のＤ
−Ｆ／ＦのＮＱ端子の出力と前記第１１のＤ−Ｆ／Ｆの
Ｑ端子の出力と前記第１２のＤ−Ｆ／ＦのＮＱ端子の出
力と前記第１３のＤ−Ｆ／ＦのＱ端子の出力との論理積
によって受信の前記エッジ検出ビット列のパルスの立ち
上りを検出する第１の４入力ＡＮＤ回路と、前記第１０
のＤ−Ｆ／ＦのＮＱ端子の出力と前記第１１のＤ−Ｆ／
ＦのＮＱ端子の出力と前記第１２のＤ−Ｆ／ＦのＮＱ端
子の出力と前記第１３のＤ−Ｆ／ＦのＱ端子の出力との
論理積によって受信の前記エッジ検出ビット列のパルス
の立ち下りを検出する第２の４入力ＡＮＤ回路と、Ｃ端
子に前記クロックをＤ端子に前記第１の４入力ＡＮＤ回
路の出力を入力する第１４のＤ−Ｆ／Ｆと、Ｃ端子に前
記クロックをＤ端子に前記第２の４入力ＡＮＤ回路の出
力を入力する第１５のＤ−Ｆ／Ｆと、Ｓ端子に前記第１
４とＤ−Ｆ／ＦのＱ端子の出力をＲ端子に第１５のＤ−
Ｆ／ＦのＱ端子の出力を入力して前記受信タイミングパ
ルスを発生するＳＲ型フリップフロップとを有すること
を特徴とする請求項１記載のデータ伝送装置。3. A tenth D-type flip-flop (hereinafter referred to as DF / F) for inputting an output signal from the protection circuit to a D terminal and a clock from the oscillator to a C terminal. And the eleventh to thirteenth DF / Fs for inputting the clock to the respective C terminals and tandemly connecting to the tenth DF / F, and the tenth D / F
-The output of the N / F terminal of the F / F, the output of the Q terminal of the eleventh DF / F, the output of the NQ terminal of the twelfth DF / F, and the output of the thirteenth DF / F. A first 4-input AND circuit for detecting a rising edge of a pulse of the received edge detection bit string by a logical product with an output of a Q terminal;
Of the DF / F NQ terminal and the eleventh DF / F
The logical product of the output of the NQ terminal of F, the output of the NQ terminal of the twelfth DF / F, and the output of the Q terminal of the thirteenth DF / F determines the pulse of the received edge detection bit string. A second four-input AND circuit for detecting a fall; a fourteenth DF / F for inputting the clock to a C terminal and an output of the first four-input AND circuit to a D terminal; A fifteenth DF / F that inputs a clock to a D terminal and an output of the second four-input AND circuit, and the first terminal to an S terminal.
4 and the output of the Q terminal of the DF / F to the R terminal
2. The data transmission device according to claim 1, further comprising: an SR flip-flop that receives an output of a Q terminal of the F / F and generates the reception timing pulse.