JPH0720087B2 - Frame synchronization circuit - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、フレーム同期回路、特に高速ディジタル伝送
用のフレーム同期回路に関する。TECHNICAL FIELD The present invention relates to a frame synchronization circuit, and more particularly to a frame synchronization circuit for high-speed digital transmission.
[従来の技術] 第4図は例えば電気通信学会雑誌第43巻12号(昭和35年
12月)記載の「時分割多重符号伝送における同期方式」
に示された1ビットシフト式デジタル同期方式というフ
レーム同期回路の従来の例である。第4図において、入
力多重符号系列からタイミング信号を再生するビット同
期回路(1)と、このビット同期回路(1)の出力クロ
ックをインヒビットする論理ゲート(2)と、この論理
ゲート(2)の出力クロックパルスを計数して回線分離
に必要なパルスを生成する回線分離回路(3)と、回線
分離回路(3)の出力パルスをもとに、入力多重符号系
列を各回線に分離するデコーダ回路(4)と、回線分離
回路(3)の一つの出力であるフレーム同期回線選択パ
ルスと回線分離回路(3)入力クロックとアンドをと
り、同期パターン発生クロックを生成する一方のアンド
ゲート(5)と、上記フレーム同期回線選択パルスと入
力多重符号系列とアンドをとる他方のアンドゲート
(6)と、上記アンドゲート(5)の出力によりフレー
ム同期パターンを発生させる同期パターン発生器(7)
と、同期パターンとフレーム同期位置にて入力される多
重符号系列との照合を行い、不一致を検出する不一致回
路(8)と、不一致回路(8)の出力を適当に遅らせる
遅延回路(9)とが示され、この遅延回路(9)の出力
で論理ゲート(2)によりクロックを1ビット禁止す
る。[Prior Art] FIG. 4 shows, for example, the Institute of Electrical Communication, Japan, Vol. 43, No. 12, (Showa 35).
(December) "Synchronization method in time division multiplexing code transmission"
2 is a conventional example of a frame synchronization circuit called 1-bit shift type digital synchronization system shown in FIG. In FIG. 4, a bit synchronization circuit (1) for reproducing a timing signal from an input multiplex code sequence, a logic gate (2) for inhibiting an output clock of the bit synchronization circuit (1), and a logic gate (2) A line separation circuit (3) that counts output clock pulses to generate a pulse necessary for line separation, and a decoder circuit that separates an input multiplex code sequence into each line based on the output pulse of the line separation circuit (3) (4), and the AND gate (5) for generating the synchronization pattern generation clock by taking the frame synchronization line selection pulse which is one output of the line separation circuit (3) and the input clock of the line separation circuit (3). And the other AND gate (6) for ANDing the frame synchronization line selection pulse, the input multiplex code sequence, and the output of the AND gate (5) Sync pattern generator for generating a pattern (7)
And a non-coincidence circuit (8) that detects the non-coincidence by collating the synchronization pattern with the multiple code sequence input at the frame synchronization position, and a delay circuit (9) that appropriately delays the output of the non-coincidence circuit (8). The output of the delay circuit (9) inhibits the clock by 1 bit by the logic gate (2).
次に動作について説明する。伝送されてきた多重符号系
列は、ビット同期回路(1)によりビット同期がとら
れ、クロックパルスが生成される。このクロックパルス
は計数回路よりなる回線分離回路を歩進させ、各回線あ
るいは各ディジットの分離パルスを発生する。Next, the operation will be described. The transmitted multiple code sequence is bit-synchronized by the bit synchronization circuit (1) to generate a clock pulse. The clock pulse advances the line separation circuit composed of the counting circuit to generate a separation pulse for each line or each digit.
また、回線分離回路(3)の出力である同期回線選択パ
ルスh0は、他方のアンドゲート(6)では多重符号系列
中から受信側の同期時点の符号を選択し、一方のアンド
ゲート(5)ではクロックによりタイミングがとられ同
期パターン発生器(7)を動作させる。同期パターン発
生器(7)の出力は不一致回路(8)において、他方の
アンドゲート(6)の出力と比較され、正常同期時には
両者は必ず一致するので、そのまま正常動作を継続す
る。雑音等により同期はずれが生じたときは、他方のア
ンドゲート(6)は他の回線の符号を誤選択し、不一致
回路(8)は不一致の度ごとにパルスを発生する。この
パルスは1ビットの遅延回路(9)を経て、論理ゲート
(2)においてクロックと1ビット分禁止して、回線分
離回路(3)を1ビットシフトさせる。このシフトの過
程を何回か繰返して同期状態に復帰させるものである。Further, the synchronous line selection pulse h0 output from the line separation circuit (3) selects the code at the synchronization point on the receiving side from the multiplex code sequence in the other AND gate (6), and the one AND gate (5) Then, the timing is taken by the clock to operate the synchronous pattern generator (7). The output of the synchronization pattern generator (7) is compared with the output of the other AND gate (6) in the non-coincidence circuit (8), and the two are always coincident with each other during normal synchronization, so that the normal operation is continued. When synchronization is lost due to noise or the like, the other AND gate (6) erroneously selects the code of another line, and the mismatch circuit (8) generates a pulse for each mismatch. This pulse passes through the 1-bit delay circuit (9), and the logic gate (2) inhibits the clock by 1 bit to shift the line separation circuit (3) by 1 bit. This shift process is repeated several times to restore the synchronized state.
[発明が解決しようとする課題] 従来のフレーム同期回路は、以上のような構成であった
ので、伝送速度が高くなり、数ギガビット/秒の伝送に
ついては、1ビットの遅延回路の調整も困難となり、ク
ロックを1ビット禁止する場合に高速な素子を使う必要
があり、結果としてコストの増大を招くという問題があ
った。[Problems to be Solved by the Invention] Since the conventional frame synchronization circuit has the above-described configuration, the transmission speed becomes high, and it is difficult to adjust the 1-bit delay circuit for transmission of several gigabits / second. Therefore, it is necessary to use a high-speed element when the clock is prohibited by 1 bit, resulting in a problem of increased cost.
この発明は、かかる問題点を解決することを課題として
なされたもので、フレーム同期にかかわる1ビットシフ
ト処理を、多重分離後の各回線レートのクロックを用い
て行い、高速伝送におけるフレーム同期を容易に実現す
るとともに全体として安価なコストで構成できるフレー
ム同期回路を得ることを目的とする。The present invention has been made to solve the above problems, and 1-bit shift processing relating to frame synchronization is performed by using clocks of each line rate after demultiplexing, thereby facilitating frame synchronization in high-speed transmission. It is an object of the present invention to obtain a frame synchronization circuit that can be realized at a low cost as a whole.
[課題を解決するための手段] この発明に係るフレーム同期回路は、多重分離後のデコ
ーダ回路出力と同期回線選択パルスを入力する他方のア
ンドゲートと、多重分離後のクロック幅を有する同期パ
ターン発生器と、この同期パターン発生器の出力ど前記
他方のアントゲートの出力を比較して不一致を検出した
場合に、回線分離回路内のカウンタの最終段より1つ前
段のD−フリップフロップをリセットして回線分離回路
を1ビットシフトさせる不一致回路とを有するものであ
る。[Means for Solving the Problems] A frame synchronization circuit according to the present invention is configured to generate a decoder pattern output after demultiplexing and another AND gate for inputting a synchronization line selection pulse, and a synchronization pattern generation having a clock width after demultiplexing. If a mismatch is detected by comparing the output of the synchronization pattern generator with the output of the other Ant gate, the D-flip-flop one stage before the last stage of the counter in the line separation circuit is reset. And a mismatch circuit that shifts the line separation circuit by 1 bit.
[作用] この発明によれば、1ビットシフト処理は、全て多重分
離後の低速な分離回線クロックでの処理となるので、遅
延回路も必要とせず、伝送速度が高速になっても、フレ
ーム同期回路の実現を容易にすると共に、安価な素子で
回路を構成することができる。[Operation] According to the present invention, since all 1-bit shift processing is processing by a low speed separation line clock after demultiplexing, no delay circuit is required, and even if the transmission speed is high, the frame synchronization is performed. It is possible to easily realize the circuit and configure the circuit with inexpensive elements.
[実施例] 次に第1図から第3図に示す一実施例に基づいて、この
発明を更に詳細に説明する。[Embodiment] Next, the present invention will be described in more detail based on an embodiment shown in FIGS. 1 to 3.
第1図において、多重符号系列よりクロックを再生する
ビット同期回路(1)と、このクロックをもとに、分離
パルス、低速回線クロック、同期回線選択パルスを生成
する回線分離回路(10)と、回線分離回路(10)からの
分離パルスをもとに多重符号系列をそれぞれの回線に分
離するデコーダ回路(4)と、回線分離回路(10)で生
成される同期回線選択パルスを低速回線クロックに同期
させてリタイミング機能を持つ一方のアンドゲート
(5)と、多重符号系列を分離した後の特定チャネルの
データと同期回線選択パルスの論理和をとる他方のアン
ドゲート(6)と、アンドゲート(5)の出力により、
同期パターンを生成する同期パターン発生器(7)と、
アンドゲート(6)の出力と同期パターン発生器(7)
の出力を比較して不一致のときパルスを生成する不一致
回路(8)とが示されている。また第2図はこの回線分
離回路(10)を詳述したものであり、第2図において、
(11a)、(11b)、(11c)、(11d)は、D−フリップ
フロップであり多重する回線の数だけ継続接続されてお
り、このD−フリップフロップの各出力のうち最終段
(11d)を除くすべての出力を入力としてノアをとり初
段のD−フリップフロップ(11a)に入力するノアゲー
ト(12)と、D−フリップフロップ(11a)〜(11d)及
びノアゲート(12)より成るカウンタ回路の出力より多
重分離した後の回線クロックを生成する分離回線クロッ
ク生成回路(13)と、この分離回線クロック生成回路
(13)より適当な計数回路により分周してフレーム同期
パルスの位置を示す同期回線選択パルスを出力する計数
回路(14)とが示されている。In FIG. 1, a bit synchronization circuit (1) for regenerating a clock from a multiple code sequence, a line separation circuit (10) for generating a separation pulse, a low speed line clock, and a synchronization line selection pulse based on this clock, A decoder circuit (4) that separates the multiple code sequence into each line based on the separation pulse from the line separation circuit (10) and a synchronous line selection pulse generated by the line separation circuit (10) as a low-speed line clock. One AND gate (5) that has a retiming function in synchronization with the other AND gate (6) that takes the logical sum of the data of the specific channel and the synchronization line selection pulse after separating the multiple code sequence, and the AND gate By the output of (5),
A synchronization pattern generator (7) for generating a synchronization pattern,
Output of AND gate (6) and sync pattern generator (7)
A non-coincidence circuit (8) that compares the outputs of the above and generates a pulse when they do not coincide. Further, FIG. 2 shows the line separating circuit (10) in detail. In FIG.
(11a), (11b), (11c), and (11d) are D-flip-flops, which are continuously connected by the number of lines to be multiplexed. Of the outputs of this D-flip-flop, the final stage (11d) Of a counter circuit composed of D-flip-flops (11a) to (11d) and a NOR gate (12), and a NOR gate (12) which takes the NOR with all outputs except as input and inputs to the first-stage D-flip-flop (11a) A separation line clock generation circuit (13) for generating a line clock after demultiplexing from the output, and a synchronization line indicating the position of a frame synchronization pulse by frequency division by an appropriate counting circuit from this separation line clock generation circuit (13) And a counter circuit (14) for outputting a selection pulse.
まず、第1図において、従来例と同様に伝送された多重
符号系列は、ビット同期がとられ、クロックパルスが生
成される。このクロックパルスを入力とし、回線分離回
路(10)において多重符号系列を各回線に分離するため
のパルス及びそれに付随するクロックを生成し、デコー
ダ回路(4)により多重符号系列を直並列変換しそれぞ
れの回線に分離する。ここまでは従来方式と全く同じ構
成となっている。ここで多重符号系列の速度が増して数
ギガビット/秒以上になるとこのビット同期回路(1)
の出力クロックで同期検定、ハンチング等の処理を行う
のは困難となるが、ここではその処理を多重分離後のデ
ータとクロックを用いて行う。First, in FIG. 1, the multiplex code sequence transmitted as in the conventional example is bit-synchronized to generate a clock pulse. Using this clock pulse as an input, a line demultiplexing circuit (10) generates a pulse for separating a multiple code sequence into each line and a clock associated with the pulse, and a decoder circuit (4) serial-parallel converts the multiple code sequence. To separate the line. Up to this point, the configuration is exactly the same as the conventional method. If the speed of the multiple code sequence increases to several gigabits per second or more, this bit synchronization circuit (1)
Although it is difficult to perform processing such as synchronization verification and hunting with the output clock, the processing is performed here using the data and clock after demultiplexing.
回線分離回路(10)は従来と同様にこの中の計数回路の
カウントすることによりフレーム同期パルスの位置で同
期回線選択パルス〔分離回線クロック1ビット幅〕を発
生し、一方のアンドゲート(5)ではこのパルスを分離
回線クロックに同期をとり、同期パターン発生器(7)
に入力する。同期パターン発生器ではこの一方のアンド
ゲート(5)の出力に基づいて予め定められた同期パタ
ーンを生成する。一方、他方のアンドゲート(6)で
は、上述の同期回線選択パルスと多重符号系列が正常に
分離された時にフレーム同期パルスが出力されるべき特
定チャネルのデータとの論理和をとって不一致回路
(8)に入力して、上記同期パターン発生器(7)の出
力と不一致回路(8)により比較され、不一致の場合に
は、分離回線クロック1ビット幅のシフトパルスを生成
する。回線分離回路(10)ではこのシフトパルスが入力
されると回線分離回路(10)内のカウンタが1ビットシ
フトして、デコーダ回路(4)に入力される分離パルス
の位相がシフトして、デコーダ回路(4)に出力分離回
線がシフトする。こうして正常なフレーム同期が挿入さ
れているチャネル位置が正しい位置になるまで、シフト
して行き、同期が回復するものである。The line separation circuit (10) generates a sync line selection pulse [separated line clock 1-bit width] at the position of the frame sync pulse by counting by the counting circuit in the same manner as in the conventional case, and one AND gate (5) Then, this pulse is synchronized with the separated line clock, and the synchronization pattern generator (7)
To enter. The sync pattern generator generates a predetermined sync pattern based on the output of the one AND gate (5). On the other hand, the other AND gate (6) takes the logical sum of the above-mentioned sync line selection pulse and the data of the specific channel to which the frame sync pulse should be output when the multiplex code sequence is normally separated, and the disagreement circuit ( 8), and the output of the sync pattern generator (7) is compared with the non-coincidence circuit (8). When they do not coincide, a shift pulse having a separated line clock 1 bit width is generated. When the shift pulse is input to the line separation circuit (10), the counter in the line separation circuit (10) shifts by 1 bit, and the phase of the separation pulse input to the decoder circuit (4) shifts, and the decoder The output separation line is shifted to the circuit (4). In this way, the channel position in which the normal frame synchronization is inserted shifts until the channel position becomes correct, and the synchronization is restored.
1ビットシフトについては、第2図に示した回線分離回
路(10)の構成により、シフトパルスが分離回線1ビッ
ト幅の場合にも可能となる。以下回線分離回路(10)の
動作について示す。The 1-bit shift is possible even when the shift pulse has a 1-bit width of the separation line by the configuration of the line separation circuit (10) shown in FIG. The operation of the line separation circuit (10) will be described below.
第3図は、多重回線数を4とした時の簡単なタイムチャ
ートを示している。多重化回線数が4であるから第2図
中のD−フリップフロップ〔以下D−FFと称す〕(11)
の縦続段数は4となり初段のD−FF(11a)の入力に
は、初段、2段、3段目のD−FF出力を入力とするノア
ゲート(12)の出力信号が入る。このカウンタの動作は
従来より知られている動作であり、通常は4つのD−FF
のいずれか1つのみが“1"となりこれが順に右にシフト
していく。このパルスを用いてデコーダ回路(4)にて
回線を分離する。ここでは分離回線クロックは初段のフ
リップフロップ出力の立上りにて立ち上り、第3段目の
フリップフロップ出力の立上りにて立ち下り、分離され
るデータは、第1段目のフリップフロップの出力の立上
りトリガで出力されるものとして、この場合にフレーム
同期信号の入るべき位置を示す同期回線選択パルスも期
待されるフレーム同期位置にて、初段のD−FF(11a)
の出力の立上りをトリガとして出力されるものとした場
合である。FIG. 3 shows a simple time chart when the number of multiplexed lines is 4. Since the number of multiplexed lines is 4, the D-flip flop in FIG. 2 [hereinafter referred to as D-FF] (11)
The number of cascaded stages is 4, and the output signal of the NOR gate (12) that receives the D-FF output of the first stage, the second stage, and the third stage is input to the input of the first stage D-FF (11a). The operation of this counter is a conventionally known operation, and usually four D-FFs are used.
Only one of them becomes "1" and this shifts to the right in order. The line is separated in the decoder circuit (4) using this pulse. Here, the separated line clock rises at the rising edge of the first-stage flip-flop output, and falls at the rising edge of the third-stage flip-flop output, and the separated data is the rising-edge trigger of the first-stage flip-flop output. In this case, the sync line selection pulse indicating the position where the frame sync signal should enter is also expected to be output at the frame sync position, and the first stage D-FF (11a)
This is a case where the rising edge of the output is used as a trigger.
第3図において、今Aの位置で同期回線選択パルスが発
生し、第1図における両アンドゲート(5)、(6)、
同期パターン発生器(7)を経て、不一致回路(8)に
て不一致が検出されると、シフトパルスが“1"を示す。
シフトパルスが“1"になると第2図の第3段目のD−FF
(11c)をリセットし、第3図のタイムチャートに示す
*の部分のパルスが消滅し、すべてのD−FFが“0"とな
り、次のクロックにて初段のD−FF(11a)のみが“1"
となり、デコーダ用のパルスの位相が1ビットしたこと
になり、所望の1ビットシフト機能を実現することがで
きる。以上の動作はシフトパルスが生成するまでの遅延
時間αは、伝送路クロックの3ビット分の遅延時間以内
であれば可能であり、不一致検出、ハンチングのための
1ビットシフト処理がすべて高速伝送路クロックを使用
する必要がなく、分離回線クロックによる処理のみで行
うことができ、高速動作を実現すると共に、ゲート等の
使用する素子を安価なもので構成することができる。In FIG. 3, a sync line selection pulse is generated at the position A, and both AND gates (5), (6) in FIG.
When a mismatch is detected by the mismatch circuit (8) through the sync pattern generator (7), the shift pulse shows "1".
When the shift pulse becomes "1", the third stage D-FF in FIG.
(11c) is reset, the pulse of * part in the time chart of FIG. 3 disappears, all D-FFs become "0", and only the first stage D-FF (11a) is generated at the next clock. "1"
Therefore, the phase of the pulse for the decoder has 1 bit, and the desired 1-bit shift function can be realized. The above operation is possible as long as the delay time α until the shift pulse is generated is within the delay time of 3 bits of the transmission path clock, and the 1-bit shift processing for mismatch detection and hunting is all performed on the high-speed transmission path. It is not necessary to use a clock, and it can be performed only by the processing by the separated line clock, so that a high speed operation can be realized and an element used such as a gate can be constructed at a low cost.
なお、上記実施例ではフレーム同期パターンが1つの回
線分離チャネルのみに存在する場合について示している
が、複数の回線分離チャネルに存在してもかまわない。
この時は、他方のアンドゲート(6)としてフレーム同
期パターンが期待されるべきチャネルすべてに対してそ
れぞれのフレーム同期パターンが存在すべき位置を示す
同期回線選択パルスとの論理和を複数並列に構成し、同
期パータン発生器(7)出力を複数並列出力とし、不一
致回路で複数のビットを比較すればよい。In the above embodiment, the case where the frame synchronization pattern exists in only one line separation channel is shown, but it may exist in a plurality of line separation channels.
At this time, as the other AND gate (6), a plurality of ORs are formed in parallel with a synchronization line selection pulse indicating the position where each frame synchronization pattern should exist for all the channels for which the frame synchronization pattern is expected. Then, the output of the synchronous pattern generator (7) is set to a plurality of parallel outputs, and a plurality of bits may be compared in the mismatch circuit.
また、上記実施例では、シフトパルスによってカウンタ
のリセットする位置を縦続接続されたD−FFの最終段の
1つ前段のD−FFをリセットすることにより実現してい
るが、カウンタ回路内をシフトしていくパルスを最終段
の1つ前段のD−FFの出力で消滅させる方法であるなら
ば、このシフトパルスと最終段の1つ前段のD−FF出力
と論理演算を行うなど他の方法であってもかまわない。
また、リセットするD−FFの位置はシステム構成上1ビ
ット以外のシフト(例えば2ビット、3ビット)が許さ
れるならば、最終段の前段だけでなく、他のD−FFをリ
セットしてもかまわない。Further, in the above-described embodiment, the position where the counter is reset by the shift pulse is realized by resetting the D-FF one stage before the last stage of the cascade-connected D-FF, but shifts in the counter circuit. If it is a method of extinguishing the going pulse with the output of the D-FF one stage before the final stage, another method such as performing a logical operation with this shift pulse and the D-FF output one stage before the final stage It doesn't matter.
If the position of the D-FF to be reset is shiftable (for example, 2 bits or 3 bits) other than 1 bit due to the system configuration, it is possible to reset not only the last stage but the other D-FF. I don't care.
実施例では、説明の都合上、分離回線クロックが初段の
D−FF(11a)出力の立上りで立ち上り、第3段目のD
−FF(11c)出力の立上りで立ち下りとしているが、他
の場所であってもかまわない。In the embodiment, for convenience of explanation, the separated line clock rises at the rising edge of the D-FF (11a) output in the first stage, and the D-line in the third stage.
-FF (11c) output is set to fall at the rising edge, but it may be in another place.
[発明の効果] この発明は以上説明した通り、フレーム同期における不
一致検出を多重分離されたチャネルのデータを用いて行
い、回線分離後のクロックを用いて処理し、回線分離回
路の基本カウンタとしてD−フリップフロップを多重回
線数だけ縦続接続し最終段を除くすべてのD−フリップ
フロップ出力をノアゲートにより初段のD−フリップフ
ロップに入力する従来から用いられているカウンタによ
り構成し、1ビットシフト機能を上記不一致検出による
回線分離後クロックの1ビット幅のシフトパルスで最終
段より1つ前段のD−フリップフロップをリセットする
ことにより構成したので、不一致検出並びに1ビットシ
フト処理は多重分離後の遅いクロックで動作することと
なり、多重伝送速度が高速になっても同期化実現可能で
あり、処理速度の遅い安価な素子を使用できるという効
果がある。[Effects of the Invention] As described above, the present invention performs the mismatch detection in frame synchronization by using the data of the demultiplexed channel, processes it by using the clock after the line separation, and sets it as a basic counter of the line separation circuit. -The flip-flops are connected in cascade for the number of multiple lines, and all D-flip-flop outputs except the final stage are input to the first-stage D-flip-flops by the NOR gate, and the counter is conventionally used to provide a 1-bit shift function. Since the D-flip-flop one stage before the final stage is reset by a shift pulse having a 1-bit width of the clock after the line separation by the above-mentioned mismatch detection, the mismatch detection and the 1-bit shift processing are slow clocks after demultiplexing. Therefore, even if the multiplex transmission speed becomes high, synchronization can be realized. Therefore, there is an effect that an inexpensive element having a slow processing speed can be used.
【図面の簡単な説明】 第1図はこの発明の一実施例によるフレーム同期回路の
構成ブロック図、第2図は第1図中の回線分離回路の詳
細例を示すブロック図、第3図はこの発明によるフレー
ム同期回路の動作例を示すタイミング図、第4図は従来
のフレーム同期回路を示す構成ブロック図である。 図において、(1)はビット同期回路、(2)は論理ゲ
ート、(3)は回線分離回路、(4)はデコーダ回路、
(5)は一方のアンドゲート、(6)は他方のアンドゲ
ート、(7)は同期パターン発生器、(8)は不一致回
路、(9)は遅延回路、(10)は回線分離回路、(11)
はD−フリップフロップ、(12)はノアゲート、(13)
は分離回路クロック生成回路、(14)は計数回路であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration block diagram of a frame synchronization circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing a detailed example of a line separation circuit in FIG. 1, and FIG. FIG. 4 is a timing diagram showing an operation example of the frame synchronization circuit according to the present invention, and FIG. 4 is a block diagram showing a configuration of a conventional frame synchronization circuit. In the figure, (1) is a bit synchronization circuit, (2) is a logic gate, (3) is a line separation circuit, (4) is a decoder circuit,
(5) is one AND gate, (6) is the other AND gate, (7) is a synchronization pattern generator, (8) is a mismatch circuit, (9) is a delay circuit, (10) is a line separation circuit, ( 11)
Is a D-flip flop, (12) is a NOR gate, (13)
Is a separation circuit clock generation circuit, and (14) is a counting circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
ップフロップを多重化回線数だけ縦続接続し、最終段以
外のD−フリップフロップの出力をノアゲートにより初
段のD−フリップフロップに入力するカウンタの出力よ
り、分離回線のクロックと同期回線選択パルスとを出力
する回線分離回路と、この回線分離回路のカウンタ出力
を入力して入力多重符号系列を直並列変換して多重分離
するデコーダ回路と、前記回線分離回路の同期回線選択
パルスと分離回線クロックとを入力する一方のアンドゲ
ートと、この一方のアンドゲートの出力を入力して同期
回線選択パルス位置での分離回線クロックに同期してフ
レーム同期パターンを発生する同期パターン発生器と、
前記回線分離回路の出力する同期回線選択パルスと前記
デコーダ回路出力とを入力する他方のアンドゲートと、
この他方のアンドゲートの出力と前記同期パターン発生
器の出力を比較することにより分離されたチャネルのう
ちフレーム同期信号が挿入されるべきチャネルの同期回
線選択パルスの発生する位置のビットを比較し、不一致
の場合に分離回線クロックの1ビット幅でシフトパルス
を出力して前記回線分離回路のカウンタの最終段よりも
一つ前段のD−フリップフロップをリセットさせる不一
致回路と、を備えるフレーム同期回路。1. A clock from a transmission line is input to cascade connection of D-flip-flops by the number of multiplexed lines, and outputs of D-flip-flops other than the final stage are input to the D-flip-flop of the first stage by a NOR gate. A line demultiplexing circuit that outputs a demultiplexing line clock and a synchronous line selection pulse from the output of the counter, and a decoder circuit that inputs the counter output of this line demultiplexing circuit and demultiplexes by deserializing the input multiplex code sequence. One AND gate for inputting the synchronous line selection pulse and the separate line clock of the line separation circuit, and the output of the one AND gate are input to synchronize the frame with the separate line clock at the synchronous line selection pulse position. A synchronization pattern generator for generating a synchronization pattern,
Another AND gate for inputting the synchronous line selection pulse output from the line separation circuit and the decoder circuit output,
By comparing the output of the other AND gate and the output of the synchronization pattern generator, the bits at the position where the synchronization line selection pulse of the channel where the frame synchronization signal is to be inserted among the separated channels are compared, A frame synchronization circuit comprising: a mismatch circuit that outputs a shift pulse with a 1-bit width of the separation line clock to reset the D-flip-flop one stage before the final stage of the counter of the line separation circuit in the case of a mismatch.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1006811A JPH0720087B2 (en) | 1989-01-13 | 1989-01-13 | Frame synchronization circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1006811A JPH0720087B2 (en) | 1989-01-13 | 1989-01-13 | Frame synchronization circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02186850A JPH02186850A (en) | 1990-07-23 |
JPH0720087B2 true JPH0720087B2 (en) | 1995-03-06 |
Family
ID=11648583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1006811A Expired - Lifetime JPH0720087B2 (en) | 1989-01-13 | 1989-01-13 | Frame synchronization circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0720087B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2744690B2 (en) * | 1990-10-15 | 1998-04-28 | 三菱電機株式会社 | Frame synchronization circuit |
-
1989
- 1989-01-13 JP JP1006811A patent/JPH0720087B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02186850A (en) | 1990-07-23 |
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