JP3147855B2 - Inspection method for mounting boards - Google Patents
Inspection method for mounting boardsInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積回路（以下Ｉ
Ｃと称す）および電子部品が実装された実装基板の不良
検査方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit (hereinafter referred to as "I").
C) and a defect inspection method for a mounting board on which electronic components are mounted.
【０００２】[0002]
【従来の技術】従来、多数の電子部品の端子を半田付け
した実装基板はインサーキットテスタを用いて、その基
板の必要な各測定点に適宜プローブを接触させ、それら
の各部品の電気測定によって基板の良否判断を行ってい
る。インサーキットテスタを用いて、実装基板に表面実
装したＩＣの端子の半田付け状態を検査する場合、図１
０に示すように１本のプローブ８をＩＣ１の端子２の例
えば肩部に接触させ、他の１本のプローブ３を実装基板
４のパターン５に接触させた後、端子２とパターン５の
間の導通状態を知るため、低電流を流して電圧を検出
し、抵抗値を測定して端子の半田付け状態（接触状態）
の良否の判定を行っている。2. Description of the Related Art Conventionally, a mounting board on which terminals of a large number of electronic parts are soldered is brought into contact with necessary measuring points on the board using an in-circuit tester, and the electrical measurement of each of these parts is performed. The quality of the substrate is determined. When using an in-circuit tester to inspect the soldering condition of the terminals of the IC surface-mounted on the mounting board, FIG.
As shown at 0, one probe 8 is brought into contact with, for example, a shoulder of the terminal 2 of the IC 1, and another probe 3 is brought into contact with the pattern 5 of the mounting board 4. In order to know the conduction state of the terminal, detect the voltage by passing a low current, measure the resistance value, and solder the terminal (contact state)
Is determined.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述の
ようにインサーキットテスタを用いた実装基板の検査方
法においては、プロービングが可能な全ての端子に対し
て、電気測定を行う必要があるため、検査に時間がかか
る。また高密度実装のためプロービングできない端子に
対しては、検査ができない。また、実装基板毎に検査冶
具を用いた製造不良を検査するタイプのインサーキット
テスタもあるが、検査時間を短縮できる一方で、実装基
板毎に冶具を準備する必要があるため、特に少量品種の
検査には物的、人的負荷が大きくなる。However, in the method of inspecting a mounting board using an in-circuit tester as described above, it is necessary to perform electrical measurement on all probing-possible terminals. It takes time. In addition, terminals that cannot be probed due to high-density mounting cannot be inspected. There is also an in-circuit tester of the type that inspects manufacturing defects using an inspection jig for each mounting board.However, while it is possible to shorten the inspection time, it is necessary to prepare a jig for each mounting board. The physical and human load for the inspection increases.
【０００４】また、これらインサーキットテスタによる
検査は、半田付け不良など製造不良の検査であり、イン
サーキットテスタによる検査の後に、装置検査と言われ
る、予め作成したテストプログラムを用いて行う機能検
査を行う。装置検査で不良となった実装基板は、人的に
不良箇所を特定したあと修理を行う、あるいは実装基板
全体の交換で対応している。しかしディジタル回路の場
合は信号波形のチェックなどでは不良箇所を特定するこ
とが難しいため、回路設計者に修理をゆだねたり、実装
基板全体の交換で対応するなど、検査、修理のために非
常に多くの人的、物的、時間的資源を使っていた。[0004] Inspection by these in-circuit testers is an inspection of manufacturing defects such as soldering failure. After the inspection by the in-circuit tester, a functional inspection called a device inspection, which is performed using a previously created test program, is performed. Do. For a mounting board that has failed in the device inspection, repair is performed after manually identifying a defective portion, or the entire mounting board is replaced. However, in the case of digital circuits, it is difficult to identify defective parts by checking signal waveforms, etc., so it is very often used for inspection and repair, such as leaving the circuit designer to repair or replacing the entire mounting board. Using human, material and time resources.
【０００５】本発明は、上記従来の問題点に着目してな
されたものであり、ＩＣおよび電子部品が実装された実
装基板に対して、短時間で機能不良あるいは製造不良の
箇所を特定できる実装基板の不良検査方法を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional problems, and has been described in detail with respect to a mounting substrate on which an IC and an electronic component are mounted. An object of the present invention is to provide a method of inspecting a substrate for defects.
【０００６】[0006]
【課題を解決するための手段】前記目的を達成するため
に、本発明の実装基板の不良検査方法では、ＩＣおよび
電子部品が実装された実装基板の不良検査方法であっ
て、良品基板と被検査基板をそれぞれ個別に予め作成し
たテストプログラムで動作させ、測定手段を用いてネッ
トあるいは選択された前記ネットの信号を測定し、その
結果を格納する第１の工程と、前記良品基板と前記被検
査基板との測定結果を比較し、設定レベル以上の差が見
られた不良伝播ネットをリストアップする第２の工程
と、任意の前記不良伝播ネットに対して、該不良伝播ネ
ットと出力端子もしくは双方向端子で接続されているＩ
Ｃ側に遡り、該ＩＣを中継地点として、前記中継地点で
別のＩＣの出力端子もしくは双方向端子と接続された任
意の不良伝播ネットを次の探索経路として順次遡り、前
記不良伝播ネットのリストアップから源流の不良ネット
を抽出する第３の工程と、からなることを特徴とする。In order to achieve the above object, a method for inspecting a failure of a mounting board according to the present invention is a method for inspecting a failure of a mounting board on which ICs and electronic components are mounted. A first step of operating the test boards individually with a test program prepared in advance, measuring a signal of the net or the selected net by using a measuring means, and storing a result thereof; A second step of comparing the measurement results with the inspection board and listing the fault propagation nets having a difference equal to or greater than a set level; and for any of the fault propagation nets, the fault propagation net and an output terminal or I connected by a bidirectional terminal
Going back to the C side, the IC is set as a relay point, and at the relay point, any fault propagation net connected to the output terminal or the bidirectional terminal of another IC is sequentially traced as the next search path, and a list of the fault propagation nets And a third step of extracting a source defective net from the up.
【０００７】本発明では、実装基板の動作検査におい
て、予め作成したテストプログラムで実装基板を起動さ
せ、実装基板のネット毎に１箇所の測定ポイント、例え
ばパターンあるいは端子、を選択し、プローブによりパ
ルス数、周波数あるいは電圧測定を行い、正常な実装基
板との測定結果の比較を行い、設定レベル以上の差が見
られたネットを不良伝播ネットとしてリストアップす
る。このとき、測定時間は、テストプログラムの開始か
ら一定時間、あるいはテストプログラム実行中の一定時
間、あるいはテストプログラム開始から不良が発生する
までの時間、あるいはテストプログラムの開始からパル
ス数が予め設定した値になるまでの時間、あるいはテス
トプログラムの１周期の時間とする。According to the present invention, in the operation inspection of the mounting board, the mounting board is started by a test program created in advance, one measuring point, for example, a pattern or a terminal is selected for each net of the mounting board, and a pulse is applied by a probe. The number, frequency or voltage is measured, the measurement result is compared with a normal mounting board, and a net having a difference equal to or larger than a set level is listed as a fault propagation net. At this time, the measurement time is a fixed time from the start of the test program, a fixed time during the execution of the test program, a time from the start of the test program to the occurrence of a defect, or a value in which the number of pulses is set in advance from the start of the test program. , Or one cycle of the test program.
【０００８】また、ネットと端子との接続情報、および
ＩＣの端子属性などで構成される構成状態情報を用い
て、各不良伝播ネットを１回探索するだけで、不良の伝
播経路を入力側へ追跡し、不良ネット（該ネット、ある
いは該ネットの１段入力側のネットに不良箇所が含まれ
ているネット）を特定する。さらに、不良ネットに接続
した端子において、プローブによりパルス数、周波数あ
るいは電圧測定を行い、測定結果を良品基板と被検査基
板とで比較する、あるいは被検査基板の同一ネット内の
端子間で比較することで不良箇所を特定する。上記のよ
うに構成し、テストプログラムで実装基板を起動させた
状態で検査を行うことにより、機能的な不良を検出する
ことができ、また製造不良も検出できる。[0008] Further, by simply searching for each fault propagation net once using the connection state information between the net and the terminal and the configuration state information composed of the terminal attributes of the IC, etc., the fault propagation path is sent to the input side. Tracking is performed to specify a defective net (the net or a net in which a defective portion is included in the net on the one-stage input side of the net). Further, at the terminal connected to the defective net, the number of pulses, frequency, or voltage is measured by a probe, and the measurement result is compared between the non-defective board and the board to be inspected, or between the terminals in the same net of the board to be inspected. By doing so, a defective part is specified. By performing the inspection with the configuration as described above and the mounting board activated by the test program, a functional defect can be detected, and a manufacturing defect can also be detected.
【０００９】また、ネット毎に１箇所の測定ポイントを
選択して測定を行い、不良の実装基板と正常な実装基板
との測定結果の比較を行うことにより、測定箇所を大幅
に減らすことができるため、測定時間が短縮される。ま
た、一定時間もしくはパルス数が一定の値になるまでの
時間においてパルス数、周波数あるいは電圧を測定する
ため、厳密なタイミングあるいは動作波形の比較を行う
のに比べて、情報量が大幅に減少し、測定結果の比較処
理時間が大幅に短縮される。In addition, the number of measurement points can be greatly reduced by selecting and measuring one measurement point for each net, and comparing the measurement results of a defective mounting board and a normal mounting board. Therefore, the measurement time is reduced. Also, since the number of pulses, frequency, or voltage is measured during a certain period of time or until the number of pulses reaches a certain value, the amount of information is significantly reduced as compared with strict timing or comparison of operation waveforms. In addition, the processing time for comparing the measurement results is greatly reduced.
【００１０】また、ネットとＩＣ端子との接続情報、お
よびＩＣの端子属性などで構成される構成状態情報を用
いて、１つの不良伝播ネットを１回探索するだけで、不
良の伝播経路を入力側へ追跡し、不良ネットを特定する
ため、短時間でＩＣの動作不良および端子の接続不良の
特定ができる。さらにプロービングできない端子および
パターンについても不良箇所を特定もしくは推定でき
る。また、不良ネットを特定した後に、そのネットに接
続した端子で測定を行い、測定結果を良品基板と被検査
基板とで比較する、あるいは被検査基板の同一ネット内
の端子間で比較することで不良のＩＣあるいは端子を特
定できる。In addition, a defect propagation net can be input only by searching for one defect propagation net once using connection information between a net and an IC terminal and configuration state information constituted by IC terminal attributes and the like. Since it traces to the side and specifies a defective net, it is possible to specify an IC operation defect and a terminal connection defect in a short time. Further, defective portions can be specified or estimated for terminals and patterns that cannot be probed. Also, after specifying the defective net, measurement is performed on the terminal connected to the net, and the measurement result is compared between the non-defective board and the board to be inspected, or by comparing the terminals in the same net of the board to be inspected. Defective ICs or terminals can be specified.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実装基板の不良検
査方法の一実施の形態について、図面を参照して説明す
る。なお、図１０と同一部材または同一機能のものは同
一符号で示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the method for inspecting a defect of a mounting board according to the present invention will be described below with reference to the drawings. The same members or those having the same functions as those in FIG. 10 are denoted by the same reference numerals.
【００１２】図１は実装基板検査直前のパターンに対す
るプローブの配置状態の一例を示す側面図、図２は本発
明の実装基板検査直前の端子に対するプローブの配置状
態の一例を示す側面図、図３は実装基板の不良検出処理
プログラムの動作を示すフローチャート、図４はＰ１〜
Ｐ３の各ステップからなる実装基板検査の不良検出処理
プログラムの第１の工程を示すフローチャートである。
図１は、１本のプローブ３を実装基板４のパターン５に
接触させている状態、図２は、他の１本のプローブ８を
ＩＣ１の端子２の例えば肩部に接触させている状態を示
している。FIG. 1 is a side view showing an example of an arrangement state of a probe with respect to a pattern immediately before an inspection of a mounting board. FIG. 2 is a side view showing an example of an arrangement state of a probe with respect to a terminal immediately before an inspection of a mounting board according to the present invention. 4 is a flowchart showing the operation of the failure detection processing program of the mounting board, and FIG.
It is a flowchart which shows the 1st process of the failure detection processing program of the mounting board inspection which consists of each step of P3.
FIG. 1 shows a state in which one probe 3 is in contact with the pattern 5 of the mounting board 4, and FIG. 2 shows a state in which the other probe 8 is in contact with, for example, a shoulder of the terminal 2 of the IC 1. Is shown.
【００１３】図３において、本発明の実装基板の不良検
査方法は、良品基板と被検査基板をそれぞれ個別に予め
作成したテストプログラムで動作させ、測定手段を用い
てネットあるいは選択された前記ネットの信号を測定
し、その結果を格納する第１の工程Ａ1 と、前記良品基
板と前記被検査基板との測定結果を比較し、設定レベル
以上の差が見られた不良伝播ネットをリストアップする
第２の工程Ａ2 と、任意の前記不良伝播ネットに対し
て、該不良伝播ネットと出力端子もしくは双方向端子で
接続されているＩＣ側に遡り、該ＩＣを中継地点とし
て、前記中継地点で別のＩＣの出力端子もしくは双方向
端子と接続された任意の不良伝播ネットを次の探索経路
として順次遡り、前記不良伝播ネットのリストアップか
ら源流の不良ネットを抽出する第３の工程Ａ3 とからな
る。Referring to FIG. 3, in the method for inspecting a defect of a mounted board according to the present invention, a non-defective board and a board to be inspected are individually operated by a test program prepared beforehand, and a net or a selected net is measured by a measuring means. A first step A1 of measuring a signal and storing the result, and comparing a measurement result of the non-defective substrate and the test substrate with each other, and listing a defective propagation net having a difference equal to or more than a set level. Step A2, and with respect to any of the fault propagation nets, go back to the IC connected to the fault propagation net by an output terminal or a bidirectional terminal, and use the IC as a relay point, An arbitrary fault propagation net connected to an output terminal or a bidirectional terminal of the IC is sequentially traced back as a next search path, and a fault net of a source flow is extracted from the list of the fault propagation nets. And a third step A3.
【００１４】図４において、本実施の形態の実装基板の
不良検査方法では、予め作成したテストプログラムで実
装基板４を起動させ、まずステップＰ１で１つの未測定
のネットを選択して、そのネット内の１箇所の測定ポイ
ント、例えばパターン５あるいは端子７へプローブ３
（８）を移動する。次に、ステップＰ２で電気測定とし
てパルス数、周波数あるいは電圧測定を行う。ここで測
定項目は、情報量を少なくするためにパルス数、周波数
あるいは電圧が適しているが他の測定項目でも良い。ま
た、測定時間は、テストプログラムの開始から一定時
間、あるいはテストプログラム実行中の一定時間、ある
いはテストプログラム開始から不良が発生するまでの時
間、あるいはテストプログラムの開始からパルス数が予
め設定した値になるまでの時間、あるいはテストプログ
ラムの１周期の時間である。Referring to FIG. 4, in the method for inspecting a failure of a mounting board according to the present embodiment, the mounting board 4 is started by a test program created in advance, and one unmeasured net is selected in step P1. Probe 3 to one of the measurement points, for example, pattern 5 or terminal 7
Move (8). Next, in step P2, the number of pulses, frequency, or voltage is measured as electric measurement. Here, the number of pulses, frequency, or voltage is suitable for the measurement item in order to reduce the amount of information, but other measurement items may be used. The measurement time is a fixed time from the start of the test program, a fixed time during the execution of the test program, a time from the start of the test program to the occurrence of a defect, or a predetermined number of pulses from the start of the test program. This time is the time required for the test program, or one cycle of the test program.
【００１５】次にステップＰ３で、実装基板４のネット
の中で未測定のネットが有るか判定し、ＹＥＳの場合、
ステップＰ１へ行く。このようにして、ステップＰ３で
ＮＯと判定されるまで、即ち全てのネットの測定が終わ
るまでＰ１〜Ｐ２のステップを繰り返す。ステップＰ３
でＮＯの場合、ステップＰ４へ行く。Next, in step P3, it is determined whether there is an unmeasured net among the nets of the mounting board 4, and if YES,
Go to step P1. In this way, the steps P1 to P2 are repeated until the determination in step P3 is NO, that is, until all the nets have been measured. Step P3
If NO in step P4, go to step P4.
【００１６】図５は実装基板検査の不良検出処理プログ
ラムの第２の工程を示すフローチャートである。ステッ
プＰ４では、Ｐ１からＰ３のステップにより測定した良
品基板と被検査基板とに対して、測定結果を比較し、設
定レベル以上の差が見られたネット、例えば｛（被検査
基板の測定値）−（良品基板の測定値）｝／（良品基板
の測定値）を算出し、その値が予め設定した範囲を超え
るネットを不良伝播ネットとして抽出し、次にステップ
Ｐ５へ行く。FIG. 5 is a flowchart showing a second step of the failure detection processing program for mounting board inspection. In step P4, the measurement result is compared between the non-defective board and the board to be measured measured in steps P1 to P3, and a net having a difference equal to or more than the set level, for example, ｛(measured value of the board to be tested) -(Measured value of non-defective substrate) // (Measured value of non-defective substrate) is calculated, and a net whose value exceeds a preset range is extracted as a defective propagation net, and then the process goes to Step P5.
【００１７】図６はＰ５〜Ｐ１０の各ステップからなる
実装基板検査の不良検出処理プログラムの第３の工程の
前段部分による動作を示すフローチャートであり、不良
伝播経路を入力側へ追跡することで、不良ネットの候補
を抽出する。ステップＰ５で不良伝播ネットを１つ選択
する。次にステップＰ６で、不良伝播ネットに対して探
索（不良の伝播経路の入力側への追跡、すなわちステッ
プＰ７〜Ｐ８）を行ったかを判定し、ＹＥＳの場合、ス
テップＰ１０へ行く。ステップＰ１０では未探索の、す
なわちステップＰ７〜Ｐ８が実行されていない、不良伝
播ネットが有るかを判定する。一方、ステップＰ６でＮ
Ｏの場合、ステップＰ７へ行く。FIG. 6 is a flowchart showing the operation of the former part of the third step of the failure detection processing program for the mounting board inspection, which includes the steps P5 to P10, by tracing the failure propagation path to the input side. A candidate for a defective net is extracted. At step P5, one defect propagation net is selected. Next, in step P6, it is determined whether or not a search (tracking of the faulty propagation path to the input side, that is, steps P7 to P8) has been performed on the faulty propagation net. If YES, the process proceeds to step P10. In step P10, it is determined whether or not there is a fault propagation net that has not been searched, that is, steps P7 and P8 have not been executed. On the other hand, N
If O, go to Step P7.
【００１８】ステップＰ７では、ネットとＩＣの端子と
の接続情報、および端子の属性などで構成される構成状
態情報を用いて、入力側不良伝播ＩＣを選択する。ここ
で入力側不良伝播ＩＣとは、「不良伝播ネットに接続し
たＩＣ」の中で「出力または双方向端子にその不良伝播
ネットが接続しているＩＣ」のことを意味する。また、
出力端子に不良伝播ネットが接続した入力側不良伝播Ｉ
Ｃ、および双方向端子に不良伝播ネットが接続した別の
入力側不良伝播ＩＣがある場合には、出力端子に不良伝
播ネットが接続した入力側不良伝播ＩＣを選択する。In step P7, an input-side fault propagation IC is selected by using connection information between the net and the terminal of the IC and configuration state information constituted by the attribute of the terminal. Here, the input-side fault propagation IC means “an IC whose fault propagation net is connected to an output or bidirectional terminal” among “ICs connected to the fault propagation net”. Also,
Input side fault propagation I with fault propagation net connected to output terminal
If there is another input-side fault propagation IC having a failure propagation net connected to C and the bidirectional terminal, the input-side failure propagation IC having the failure propagation net connected to the output terminal is selected.
【００１９】次にステップＰ８で、接続情報および構成
状態情報を用いて、入力側不良伝播ネットが有るか判定
する。ここで入力側不良伝播ネットとは、入力側不良伝
播ＩＣの入力または双方向端子に接続した不良伝播ネッ
トのことを意味する。ＹＥＳの場合、ステップＰ６にも
どり、ステップＰ８における入力側不良伝播ネットを、
ステップＰ６では不良伝播ネットとする。Next, in step P8, it is determined whether there is an input-side fault propagation net using the connection information and the configuration state information. Here, the input-side fault propagation net means a fault propagation net connected to the input or bidirectional terminal of the input-side fault propagation IC. In the case of YES, the process returns to Step P6, and the input-side fault propagation net in Step P8 is
In step P6, a defective propagation net is set.
【００２０】ここで、入力側不良伝播ＩＣの入力端子に
接続した不良伝播ネット、および入力側不良伝播ＩＣの
双方向端子に接続した別の不良伝播ネットがある場合に
は、入力側不良伝播ＩＣの入力端子に接続した不良伝播
ネットを選択する。ＮＯの場合、ステップＰ６で判定し
た不良伝播ネットを不良ネット（該ネット、あるいは該
ネットの１段入力側のネットに不良箇所が含まれている
ネット）として抽出する。なお不良伝播ネットの探索に
おいて、複数個の不良伝播ネット間で閉ループを形成
し、かつ、その閉ループ上にある任意の不良伝播ネット
に対して、入力側へ遡る別の不良伝播ネットが無い場
合、該閉ループ上にある全ての不良伝播ネット、および
閉ループ上にある全ての不良伝播ネットの１段入力側の
ネットを不良ネットとして抽出する。Here, if there is a fault propagation net connected to the input terminal of the input side fault propagation IC and another fault propagation net connected to the bidirectional terminal of the input side fault propagation IC, The fault propagation net connected to the input terminal of is selected. In the case of NO, the fault propagation net determined in step P6 is extracted as a fault net (the net or a net including a fault portion in the net on the one-stage input side of the net). In the search for a fault propagation net, if a closed loop is formed between a plurality of fault propagation nets, and for any fault propagation net on the closed loop, there is no other fault propagation net that goes back to the input side, All of the fault propagation nets on the closed loop and the nets on the input side of one stage of all the fault propagation nets on the closed loop are extracted as fault nets.
【００２１】次にステップＰ１０へ行き、探索を行って
いない不良伝播ネットが有るかを判定する。ＹＥＳの場
合、ステップＰ５へ戻る。このようにして、ステップＰ
１０でＮＯと判定されるまでＰ５〜Ｐ９のステップを繰
り返す。これにより不良伝播ネットの中から、不良ネッ
トを絞り込むことができる。ステップＰ１０でＮＯの場
合、ステップＰ１１へ行く。Next, the process goes to step P10, where it is determined whether there is any defective propagation net for which no search has been performed. In the case of YES, the process returns to Step P5. Thus, step P
Steps P5 to P9 are repeated until the determination at 10 is NO. As a result, a defective net can be narrowed down from the defective propagation nets. If the answer is NO in Step P10, the process goes to Step P11.
【００２２】図７はステップＰ１１〜Ｐ２０の各ステッ
プからなる実装基板検査の不良検出処理プログラムの第
３の工程の後段部分による動作を示すフローチャートで
あり、不良ネットに接続した端子に対して電気測定を行
うことで、不良箇所を特定する。FIG. 7 is a flow chart showing the operation of the latter part of the third step of the defect detection processing program for mounting board inspection consisting of steps P11 to P20. By doing so, a defective portion is specified.
【００２３】ステップＰ１１で不良ネットを１つ選択す
る。次にステップＰ１２で、不良ネットに接続した端子
に対して、パルス数、周波数あるいは電圧測定を行う。
ここで測定項目は、情報量を少なくするためにパルス
数、周波数あるいは電圧が適しているが他の測定項目で
も良い。また、測定時間は、テストプログラムの開始か
ら一定時間、あるいはテストプログラム実行中の一定時
間、あるいはテストプログラム開始から不良が発生する
までの時間、あるいはテストプログラムの開始からパル
ス数が予め設定した値になるまでの時間、あるいはテス
トプログラムの１周期の時間である。At step P11, one defective net is selected. Next, in Step P12, the number of pulses, frequency, or voltage is measured for the terminal connected to the defective net.
Here, the number of pulses, frequency, or voltage is suitable for the measurement item in order to reduce the amount of information, but other measurement items may be used. The measurement time is a fixed time from the start of the test program, a fixed time during the execution of the test program, a time from the start of the test program to the occurrence of a defect, or a predetermined number of pulses from the start of the test program. This time is the time required for the test program, or one cycle of the test program.
【００２４】次にステップＰ１３で測定結果を比較し、
同一の不良ネット内の端子の測定結果が同じであるかを
判定し、ＮＯの場合、ステップＰ１７へ行く。ステップ
Ｐ１７では、不良ネット、および不良ネットに接続した
端子の中で「他の端子と異なる測定結果となった端子」
が、不良箇所として特定される。次にステップＰ２０へ
行く。一方、ステップＰ１３でＹＥＳの場合、ステップ
Ｐ１４へ行く。ステップＰ１４では、接続情報および構
成状態情報を用いて、入力側不良ＩＣを選択する。ここ
で入力側不良ＩＣとは、「不良ネットに接続したＩＣ」
の中で、「出力または双方向端子にその不良ネットが接
続しているＩＣ」のことを意味する。Next, in step P13, the measurement results are compared.
It is determined whether the measurement results of the terminals in the same defective net are the same, and if NO, the procedure goes to Step P17. In step P17, among the defective nets and the terminals connected to the defective nets, "terminals having measurement results different from other terminals"
Are specified as defective portions. Next, the procedure goes to Step P20. On the other hand, if YES in step P13, the process goes to step P14. In Step P14, an input-side defective IC is selected using the connection information and the configuration state information. Here, the input side defective IC is “an IC connected to a defective net”.
Means "IC whose defective net is connected to the output or bidirectional terminal".
【００２５】次にステップＰ１５で、接続情報および構
成状態情報を用いて、入力側不良ネットに接続した端子
に対して、パルス数、周波数あるいは電圧測定を行う。
ここで入力側不良ネットとは、入力側不良ＩＣの入力ま
たは双方向端子に接続した正常ネット（ステップＰ２で
の測定結果が良品基板と同じである被検査基板のネッ
ト）のことを意味する。また測定項目は、情報量を少な
くするためにパルス数、周波数あるいは電圧が適してい
るが他の測定項目でも良い。また、測定時間は、テスト
プログラムの開始から一定時間、あるいはテストプログ
ラム実行中の一定時間、あるいはテストプログラム開始
から不良が発生するまでの時間、あるいはテストプログ
ラムの開始からパルス数が予め設定した値になるまでの
時間、あるいはテストプログラム１周期の時間である。Next, in step P15, the number of pulses, frequency, or voltage is measured for the terminal connected to the input-side defective net using the connection information and the configuration state information.
Here, the input-side defective net means a normal net connected to the input or the bidirectional terminal of the input-side defective IC (the net of the inspected substrate whose measurement result in step P2 is the same as the non-defective substrate). As the measurement items, the number of pulses, frequency, or voltage is suitable for reducing the amount of information, but other measurement items may be used. The measurement time is a fixed time from the start of the test program, a fixed time during the execution of the test program, a time from the start of the test program to the occurrence of a defect, or a predetermined number of pulses from the start of the test program. This time is the time required for the test program, or one cycle of the test program.
【００２６】次にステップＰ１６で測定結果を比較し、
同一の入力側不良ネット内の端子が同じ測定結果である
かを判定する。ＹＥＳの場合、ステップＰ１８へ行く。
ステップＰ１８では、不良ネット、および不良ネットに
接続した端子が、不良箇所として特定される。一方ステ
ップＰ１６でＮＯの場合、ステップＰ１９へ行く。ステ
ップＰ１９では、入力側不良ネット、および入力側不良
ネットに接続した端子の中で「他の端子と異なる測定結
果となった端子」が、不良箇所として特定される。Next, in step P16, the measurement results are compared.
It is determined whether the terminals in the same input-side defective net have the same measurement result. In the case of YES, the procedure goes to Step P18.
In Step P18, the defective net and the terminal connected to the defective net are specified as a defective portion. On the other hand, if NO in step P16, the process proceeds to step P19. In Step P19, among the input-side defective nets and the terminals connected to the input-side defective nets, "terminals having measurement results different from other terminals" are specified as defective portions.
【００２７】次にステップＰ２０へ行き、未探索の、す
なわちステップＰ１１〜Ｐ１９が実行されていない、す
なわち不良ネットが有るか判定する。ＹＥＳの場合、ス
テップＰ１１へ行く。このようにして、ステップＰ２０
でＮＯと判定されるまで、即ち全ての不良ネットにおい
て探索が行われるまでステップＰ１１〜Ｐ１９のステッ
プを繰り返す。ステップＰ２０でＮＯの場合、不良検出
処理を終了する。Next, the process proceeds to step P20, where it is determined whether or not there is an unsearched, that is, steps P11 to P19 have not been executed, that is, there is a defective net. In the case of YES, the procedure goes to Step P11. Thus, step P20
Steps P11 to P19 are repeated until it is determined to be NO at step S5, that is, until the search is performed on all the defective nets. If NO in step P20, the failure detection processing ends.
【００２８】次に、本発明の第２実施の形態について説
明する。図８は、実装基板検査の不良検出処理プログラ
ムの第３の工程の後段部分による動作を示すフローチャ
ートである。ここで、ステップＰ１３をＰ２１に置き換
えても良く、ステップＰ１６をＰ２２に置き換えても良
い。ステップＰ２１では、電気測定を行った不良ネット
に接続した端子において、測定結果を良品基板と比較
し、同一の不良ネット内の全ての端子が良品基板と同じ
であるか否かを判定する。Next, a second embodiment of the present invention will be described. FIG. 8 is a flowchart showing the operation of the latter part of the third step of the failure detection processing program for mounting board inspection. Here, step P13 may be replaced with P21, and step P16 may be replaced with P22. In step P21, the measurement results of the terminals connected to the defective nets subjected to the electrical measurement are compared with the non-defective substrates, and it is determined whether all the terminals in the same defective net are the same as the non-defective substrates.
【００２９】ステップＰ２２では、入力側不良ネットに
接続した端子において、測定結果を良品基板と比較し、
同一の不良ネット内の全ての端子が良品基板と同じであ
るかを判定する。このとき、ステップＰ２３はステップ
Ｐ１７と、ステップＰ２４はステップＰ１８と、ステッ
プＰ２５はステップＰ１９とそれぞれ等価である。図９
は、本発明の第３実施の形態であり、実装基板検査の不
良検出処理プログラムの第３の工程の後段部分による動
作を示すフローチャートである。ステップＰ２７で、接
続情報および構成状態情報を用いて、不良ネットおよび
入力側不良ネットを選択し、不良ネットおよび入力側不
良ネットに接続した端子に対して、パルス数、周波数あ
るいは電圧測定を行う。In step P22, the measurement result at the terminal connected to the input-side defective net is compared with a non-defective substrate,
It is determined whether all the terminals in the same defective net are the same as the non-defective substrate. At this time, Step P23 is equivalent to Step P17, Step P24 is equivalent to Step P18, and Step P25 is equivalent to Step P19. FIG.
FIG. 14 is a flowchart showing the operation of the latter part of the third step of the failure detection processing program for mounting board inspection according to the third embodiment of the present invention. In step P27, a defective net and an input-side defective net are selected using the connection information and the configuration state information, and the number of pulses, frequency, or voltage is measured for the terminals connected to the defective net and the input-side defective net.
【００３０】ここで測定項目は、情報量を少なくするた
めにパルス数、周波数あるいは電圧が適しているが他の
測定項目でも良い。また、測定時間は、テストプログラ
ムの開始から一定時間、あるいはテストプログラム実行
中の一定時間、あるいはテストプログラム開始から不良
が発生するまでの時間、あるいはテストプログラムの開
始からパルス数が予め設定した値になるまでの時間、あ
るいはテストプログラムの１周期の時間である。Here, the number of pulses, the frequency, or the voltage is suitable for the measurement item to reduce the amount of information, but other measurement items may be used. The measurement time is a fixed time from the start of the test program, a fixed time during the execution of the test program, a time from the start of the test program to the occurrence of a defect, or a predetermined number of pulses from the start of the test program. This time is the time required for the test program, or one cycle of the test program.
【００３１】次に、ステップＰ２８で不良ネットに接続
した端子に対して、同一の不良ネット内の端子の測定結
果が同じであるかを判定する。ＮＯの場合、ステップＰ
３０へ行く。ステップＰ３０では、不良ネット、および
不良ネットに接続した端子の中で「他の端子と異なる測
定結果となった端子」が、不良箇所として特定される。Next, it is determined whether or not the measurement result of the terminal in the same defective net is the same as the terminal connected to the defective net in Step P28. If no, step P
Go to 30. In Step P30, the “terminal having a measurement result different from other terminals” among the defective net and the terminals connected to the defective net is specified as a defective portion.
【００３２】次にステップＰ３３へ行く。一方、ステッ
プＰ２８でＹＥＳの場合、ステップＰ２９へ行く。ステ
ップＰ２９では、入力側不良ネットに接続した端子に対
して、同一の不良ネット内の端子の測定結果が同じであ
るかを判定する。ＹＥＳの場合、ステップＰ３１へ行
く。ステップＰ３１では、不良ネット、および不良ネッ
トに接続した端子が不良箇所として特定される。次にス
テップＰ３３へ行く。一方、ステップＰ２９でＮＯの場
合、ステップＰ３２へ行く。ステップＰ３２では、入力
側不良ネット、および入力側不良ネットに接続した端子
の中で「他の端子と測定結果が異なる端子」が、不良箇
所として特定される。Next, the procedure goes to Step P33. On the other hand, when YES is determined in the step P28, the process proceeds to the step P29. In Step P29, it is determined whether the measurement result of the terminal in the same defective net is the same as the terminal connected to the input-side defective net. In the case of YES, the procedure goes to Step P31. In Step P31, the defective net and the terminal connected to the defective net are specified as the defective portion. Next, the procedure goes to Step P33. On the other hand, if NO in Step P29, the process goes to Step P32. In Step P32, among the input-side defective nets and the terminals connected to the input-side defective nets, “terminals having different measurement results from other terminals” are specified as defective portions.
【００３３】ステップＰ３３では、未探索の、すなわち
ステップＰ２８〜Ｐ３２が実行されていない、不良ネッ
トが有るか判定する。ＹＥＳの場合、ステップＰ２８へ
行く。このようにして、Ｐ３３でＮＯと判定されるま
で、即ち全ての不良ネットにおいて探索が行われるまで
Ｐ２８〜Ｐ３２のステップを繰り返す。ステップＰ３３
でＮＯの場合、不良検出処理を終了する。本実施形態で
は、図５と比較して、測定と不良検出処理とを切り替え
る回数を減らすことができる。また、ステップＰ２８
（ステップＰ２９）では、同一ネット内の端子の測定結
果が同じであるかを判定するが、ステップＰ２１（ステ
ップＰ２２）と同様に、同一の不良ネット内の全ての端
子が良品基板と同じであるかを判定しても良い。In step P33, it is determined whether there is a defective net that has not been searched, that is, steps P28 to P32 have not been executed. In the case of YES, the procedure goes to Step P28. In this way, the steps of P28 to P32 are repeated until P33 is determined as NO, that is, until the search is performed on all the defective nets. Step P33
If the answer is NO, the failure detection processing is terminated. In the present embodiment, the number of times of switching between the measurement and the failure detection processing can be reduced as compared with FIG. Step P28
In (Step P29), it is determined whether the measurement results of the terminals in the same net are the same. However, as in Step P21 (Step P22), all the terminals in the same defective net are the same as the non-defective boards. May be determined.
【００３４】[0034]
【発明の効果】以上、詳述したように、本発明によれ
ば、ＩＣおよび電子部品が実装された実装基板の動作検
査において、予め作成されたテストプログラムで実装基
板を動作させて検査を行うことにより、機能的な不良を
検出でき、また製造不良も検出できる。また、実装基板
のネット毎に１箇所の測定ポイント、例えばパターンあ
るいはＩＣの端子、を選択して測定を行い、正常な実装
基板と被検査基板との測定結果の比較を行うことで、測
定箇所を大幅に減らすことができるため、測定時間が短
縮できる。また、測定として、一定時間もしくはパルス
数が一定の値になるまでの時間においてパルス数、周波
数あるいは電圧を測定することで、厳密なタイミングあ
るいは動作波形の比較を行うのに比べて、情報量が大幅
に減少し、測定結果の比較処理時間が大幅に短縮され
る。また、ネットと端子との接続状態で構成される接続
情報と、端子の属性で構成される構成状態情報とによっ
て、１つの不良伝播ネットを１回探索するだけで、不良
の伝播経路を入力側へ追跡できるため、短時間の解析で
不良箇所が含まれるネットを特定できる。また、不良箇
所が含まれるネットを特定した後に、そのネットに接続
した端子に対して測定を行い、測定結果を良品基板と被
検査基板とで比較する、あるいは被検査基板の同一ネッ
ト内の端子間で比較することで、不良であるＩＣあるい
は端子を特定できる。さらに、接続情報および構成状態
情報を用いて、不良ネットを入力側へ追跡するため、Ｉ
Ｃの不良および端子の接続不良が特定できるだけでな
く、測定ができない端子および実装基板のパターンにつ
いても不良箇所の特定もしくは推定ができるという効果
がある。As described above in detail, according to the present invention, in the operation inspection of the mounting board on which the IC and the electronic components are mounted, the operation is performed by operating the mounting board with a test program created in advance. Thereby, a functional defect can be detected, and a manufacturing defect can also be detected. In addition, one measurement point, for example, a pattern or a terminal of an IC, is selected for each net of the mounting board, and measurement is performed. Can be greatly reduced, so that the measurement time can be shortened. Also, by measuring the number of pulses, frequency, or voltage during a certain period of time or until the number of pulses reaches a certain value, the amount of information can be reduced as compared with strict timing or comparison of operation waveforms. This greatly reduces the time required for comparing the measurement results. In addition, by searching for one fault propagation net only once by the connection information configured by the connection state between the net and the terminal and the configuration state information configured by the attribute of the terminal, the fault propagation path can be determined on the input side. , It is possible to identify a net including a defective portion by a short analysis. In addition, after specifying the net including the defective portion, measurement is performed on the terminal connected to the net, and the measurement result is compared between the non-defective substrate and the inspected substrate, or the terminal within the same net of the inspected substrate is measured. By comparing between the ICs, a defective IC or terminal can be specified. Further, in order to track the defective net to the input side using the connection information and the configuration state information,
This has the effect that not only the defect of C and the connection failure of the terminal can be specified, but also the defective portion can be specified or estimated for the pattern of the terminal and the mounting board which cannot be measured.
【図１】 本発明における実装基板検査直前のパターン
に対するプローブの配置状態の１例を示す側面図であ
る。FIG. 1 is a side view showing an example of an arrangement state of a probe with respect to a pattern immediately before a mounting board inspection in the present invention.
【図２】 本発明における実装基板検査直前の端子に対
するプローブの配置状態の１例を示す側面図である。FIG. 2 is a side view showing an example of an arrangement state of a probe with respect to a terminal immediately before a mounting board inspection in the present invention.
【図３】 本発明における実装基板検査の不良検出処理
プログラムの動作を示すフローチャートである。FIG. 3 is a flowchart showing the operation of a failure detection processing program for mounting board inspection according to the present invention.
【図４】 本発明における実装基板検査の不良検出処理
プログラムの第１の工程を示すフローチャートである。FIG. 4 is a flowchart showing a first step of a failure detection processing program for mounting board inspection according to the present invention.
【図５】 本発明における実装基板検査の不良検出処理
プログラムの第２の工程を示すフローチャートである。FIG. 5 is a flowchart showing a second step of the failure detection processing program for mounting board inspection in the present invention.
【図６】 本発明における実装基板検査の不良検出処理
プログラムの第３の工程の前段部分による動作を示すフ
ローチャートである。FIG. 6 is a flowchart showing the operation of the first part of the third step of the failure detection processing program for mounting board inspection according to the present invention.
【図７】 本発明における実装基板検査の不良検出処理
プログラムの第３の工程の後段部分による動作を示すフ
ローチャートである。FIG. 7 is a flowchart showing the operation of the latter part of the third step of the failure detection processing program for mounting board inspection according to the present invention.
【図８】 本発明における第２実施の形態である実装基
板検査の不良検出処理プログラムの第３の工程の後段部
分による動作を示すフローチャートである。FIG. 8 is a flowchart showing the operation of the latter part of the third step of the failure detection processing program for mounting board inspection according to the second embodiment of the present invention.
【図９】 本発明における第３実施の形態である実装基
板検査の不良検出処理プログラムの第３の工程の後段部
分による動作を示すフローチャートである。FIG. 9 is a flowchart showing the operation of the latter part of the third step of the failure detection processing program for mounting board inspection according to the third embodiment of the present invention.
【図１０】 従来のインサーキットテスタによる実装基
板検査直前のパッケージＩＣの端子とパターンに対する
プローブの配置状態を示す側面図である。FIG. 10 is a side view showing an arrangement state of a probe with respect to a terminal and a pattern of a package IC immediately before a mounting board inspection by a conventional in-circuit tester.
１ ＩＣ ２ 端子 ３、８ プローブ ４ 実装基板 ５ パターン 1 IC 2 terminal 3, 8 probe 4 mounting board 5 pattern
フロントページの続き (72)発明者 田中 忠郎 東京都港区芝五丁目７番１号 日本電気 株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H05K 3/00 Continuation of front page (72) Inventor Tadao Tanaka 5-7-1 Shiba, Minato-ku, Tokyo Within NEC Corporation (58) Field surveyed (Int. Cl. 7 , DB name) G01R 31/28-31 / 3193 H05K 3/00
Claims (9)
板の不良検査方法であって、 良品基板と被検査基板をそれぞれ個別に予め作成したテ
ストプログラムで動作させ、測定手段を用いてネットあ
るいは選択された前記ネットの信号を測定し、その結果
を格納する第１の工程と、前記良品基板と前記被検査基
板との測定結果を比較し、設定レベル以上の差が見られ
た不良伝播ネットをリストアップする第２の工程と、任
意の前記不良伝播ネットに対して、該不良伝播ネットと
出力端子もしくは双方向端子で接続されているＩＣ側に
遡り、該ＩＣを中継地点として、前記中継地点で別のＩ
Ｃの出力端子もしくは双方向端子と接続された任意の不
良伝播ネットを次の探索経路として順次遡り、前記不良
伝播ネットのリストアップから源流の不良ネットを抽出
する第３の工程と、からなることを特徴とする実装基板
の不良検査方法。1. A defect inspection method for a mounting board on which an IC and an electronic component are mounted, wherein a non-defective board and a board to be inspected are individually operated by a test program created in advance, and a net or a selection is made by using a measuring means. A first step of measuring the signal of the net obtained and storing the result, and comparing the measurement results of the non-defective substrate and the substrate to be inspected, and determining a defective propagation net having a difference equal to or more than a set level. A second step of listing and, for any of the fault propagation nets, going back to an IC connected to the fault propagation net by an output terminal or a bidirectional terminal, using the IC as a relay point, Another I
A third step of sequentially traversing an arbitrary defective propagation net connected to the output terminal or bidirectional terminal of C as a next search path and extracting a defective net of a source flow from the list of the defective propagation nets. A defect inspection method for a mounting board characterized by the above-mentioned.
ットの信号特性により、パルス数、周波数または電圧を
選択することを特徴とする請求項１記載の実装基板の不
良検査方法。2. The method according to claim 1, wherein in the measurement in the first step, a pulse number, a frequency, or a voltage is selected according to a signal characteristic of a target net.
の選定は、｛（被検査基板の測定値）−（良品基板の測
定値）｝／（良品基板の測定値）を算出し、その値が予
め設定した範囲を超えるものを不良伝播ネットとしてリ
ストアップすることを特徴とする請求項１記載の実装基
板の不良検査方法。3. The method of selecting a defective propagation net in the second step is as follows: {(measured value of inspected substrate) − (measured value of non-defective substrate)} / (measured value of non-defective substrate); 2. The method according to claim 1, wherein a list of fault propagation nets that exceeds a preset range is listed as a fault propagation net.
索は、不良伝播ネットと出力端子で接続されたＩＣおよ
び双方向端子で接続された別のＩＣがある場合、出力端
子と接続されたＩＣ側に遡り、該ＩＣを中継地点とし、
また、前記中継地点で別のＩＣの出力端子と接続された
不良伝播ネットおよび双方向端子と接続された不良伝播
ネットがある場合、出力端子と接続された不良伝播ネッ
トを次の探索経路として遡ることを特徴とする請求項１
記載の実装基板の不良検査方法。4. Searching for a defective net in the third step, if there is an IC connected to the defective propagation net by an output terminal and another IC connected by a bidirectional terminal, the IC connected to the output terminal Go back to the side and use this IC as a relay point,
If there is a fault propagation net connected to the output terminal of another IC and a fault propagation net connected to the bidirectional terminal at the relay point, the fault propagation net connected to the output terminal is traced back as the next search path. 2. The method according to claim 1, wherein
Inspection method of the mounting board described in the above.
良伝播ネットに別経路から探索が遡ってきた場合には、
そこで探索を終了することを特徴とする請求項１または
４記載の実装基板の不良検査方法。5. In the third step, when the search has been traced back from another route to the already found fault propagation net,
5. The method according to claim 1, wherein the search is terminated.
播ネットがない場合、最終的に行き着いた不良伝播ネッ
ト、および前記最終的に行き着いた不良伝播ネットの１
段入力側のネットを不良ネットとすることを特徴とする
請求項１、４または５記載の実装基板の不良検査方法。6. In the third step, when there is no fault propagation net that goes back to the input side, one of the finally reached fault propagation net and the finally reached fault propagation net.
6. The method according to claim 1, wherein the step input side net is a defective net.
ット間で閉ループを形成し、かつ、該閉ループ上にある
任意の不良伝播ネットに対して、入力側へ遡る別の不良
伝播ネットがない場合、前記閉ループ上にある全ての不
良伝播ネットおよび前記閉ループ上にある全ての不良伝
播ネットの１段入力側のネットを不良ネットとすること
を特徴とする請求項１、４、５または６記載の実装基板
の不良検査方法。7. In the third step, a closed loop is formed between a plurality of fault propagation nets, and another fault propagation net that goes back to the input side with respect to an arbitrary fault propagation net on the closed loop. 6. The method according to claim 1, wherein when there is no fault net, all of the fault propagation nets on the closed loop and the net on the input side of one stage of all the fault propagation nets on the closed loop are fault nets. 6. The method for inspecting a failure of a mounting board according to 6.
ストアップした後に、前記不良ネットに接続した複数個
の端子において測定し、同一ネット内の他の端子と測定
結果の異なる前記端子、あるいは良品基板と測定結果の
異なる前記端子を不良箇所とすることを特徴とする請求
項１、４、５、６または７記載の実装基板の不良検査方
法。8. Identifying a defective portion, after listing the defective nets, measuring at a plurality of terminals connected to the defective nets, and measuring the terminals having different measurement results from other terminals in the same net, or 8. The method according to claim 1, wherein the terminal having a different measurement result from the non-defective substrate is determined as a defective portion.
イントにおいて、テストプログラムの開始から一定時
間、あるいは前記テストプログラム実行中の任意のタイ
ミングにおける一定時間、あるいは前記テストプログラ
ム開始から不良が発生するまでの時間、あるいは前記テ
ストプログラムの開始からパルス数が予め設定した値に
なるまでの時間、あるいは前記テストプログラムの１周
期の時間とすることを特徴とする請求項１または２記載
の実装基板の不良検査方法。9. The measuring time of the measuring means may be a fixed time from the start of the test program at a measurement point, a fixed time at an arbitrary timing during the execution of the test program, or a failure from the start of the test program to the occurrence of a defect. 3. The failure of the mounting board according to claim 1, wherein the time is a time from the start of the test program until the number of pulses reaches a preset value or a time of one cycle of the test program. Inspection methods.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634498A JP3147855B2 (en) | 1998-05-27 | 1998-05-27 | Inspection method for mounting boards |
Applications Claiming Priority (1)
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Publications (2)
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| JPH11337626A JPH11337626A (en) | 1999-12-10 |
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ID=15405590
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| Application Number | Title | Priority Date | Filing Date |
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| JP14634498A Expired - Fee Related JP3147855B2 (en) | 1998-05-27 | 1998-05-27 | Inspection method for mounting boards |
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|---|---|
| JP (1) | JP3147855B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101684607B1 (en) | 2013-09-26 | 2016-12-07 | 대우조선해양 주식회사 | Gripper for installing electric cable |
Families Citing this family (2)
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|---|---|---|---|---|
| JP4689899B2 (en) * | 2001-03-12 | 2011-05-25 | 株式会社リコー | Optical element recycling method and optical element recycling management apparatus |
| CN109164786B (en) * | 2018-08-24 | 2020-05-29 | 杭州安恒信息技术股份有限公司 | Abnormal behavior detection method, device and equipment based on time-dependent baseline |
-
1998
- 1998-05-27 JP JP14634498A patent/JP3147855B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101684607B1 (en) | 2013-09-26 | 2016-12-07 | 대우조선해양 주식회사 | Gripper for installing electric cable |
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|---|---|
| JPH11337626A (en) | 1999-12-10 |
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