JP3147162B2 - フリップチップ集積回路のバンプ配置方法、およびフリップチップ集積回路 - Google Patents
フリップチップ集積回路のバンプ配置方法、およびフリップチップ集積回路Info
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ集
積回路における電源用バンプの配置方法に関する。
積回路における電源用バンプの配置方法に関する。
【０００２】
【従来の技術】従来のフリップチップ集積回路は、基板
との実装面の所定の位置に、バンプを接続するための電
極を必要な数だけ配設した構造である。
との実装面の所定の位置に、バンプを接続するための電
極を必要な数だけ配設した構造である。
【０００３】
【発明が解決しようとする課題】このようなフリップチ
ップ集積回路では、バンプに使用された半田などのバン
プ材料の組成が製造後に変化してバンプに含まれている
α線などの放射線量が増えることがある。この場合、フ
リップチップ集積回路の内部回路領域にバンプと重なる
ようにメモリセルが配置されていると、製造後のフリッ
プチップ集積回路のメモリセルがソフトエラーを引き起
こしてしまう。
ップ集積回路では、バンプに使用された半田などのバン
プ材料の組成が製造後に変化してバンプに含まれている
α線などの放射線量が増えることがある。この場合、フ
リップチップ集積回路の内部回路領域にバンプと重なる
ようにメモリセルが配置されていると、製造後のフリッ
プチップ集積回路のメモリセルがソフトエラーを引き起
こしてしまう。
【０００４】従来の構成では製造後にバンプの設置場所
だけを自由に変えることができないので、α線などによ
ってメモリセルのソフトエラーが起こった場合にはこれ
を回避するために集積回路の配線レイアウトやバンプ接
続用電極の配置レイアウトを修正して集積回路を初めか
ら製造し直さなければならなかった。
だけを自由に変えることができないので、α線などによ
ってメモリセルのソフトエラーが起こった場合にはこれ
を回避するために集積回路の配線レイアウトやバンプ接
続用電極の配置レイアウトを修正して集積回路を初めか
ら製造し直さなければならなかった。
【０００５】本発明は上記従来技術の問題点に鑑み、製
造後にメモリセルの配置位置から自由にバンプの位置を
離すことができるフリップチップ集積回路を提供するこ
とを目的とする。
造後にメモリセルの配置位置から自由にバンプの位置を
離すことができるフリップチップ集積回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、メモリセルを含む内部回路領域を有するフ
リップチップ集積回路において、バンプ搭載側面の前記
内部回路領域に対応する部分に、バンプを配置するため
の電極を本来必要なバンプの数より多く配設しておく事
を特徴とする。
に本発明は、メモリセルを含む内部回路領域を有するフ
リップチップ集積回路において、バンプ搭載側面の前記
内部回路領域に対応する部分に、バンプを配置するため
の電極を本来必要なバンプの数より多く配設しておく事
を特徴とする。
【０００７】この構成によれば、配線レイアウトやバン
プ接続用電極の配置レイアウトを変えることなく、バン
プの設置場所だけを自由に変えることができる。これに
より、フリップチップ集積回路製造後に、バンプ材料の
組成が変化してバンプに含まれているα線などの放射線
量が増えてメモリセルのソフトエラーが起こっても、バ
ンプの位置をソフトエラーが起きない位置の電極に変え
てα線等の放射線によるメモリセルのソフトエラーを回
避することができる。
プ接続用電極の配置レイアウトを変えることなく、バン
プの設置場所だけを自由に変えることができる。これに
より、フリップチップ集積回路製造後に、バンプ材料の
組成が変化してバンプに含まれているα線などの放射線
量が増えてメモリセルのソフトエラーが起こっても、バ
ンプの位置をソフトエラーが起きない位置の電極に変え
てα線等の放射線によるメモリセルのソフトエラーを回
避することができる。
【０００８】また、上記のフリップチップ集積回路は、
バンプ搭載側面の前記内部回路領域に対応する部分にお
いて前記電極を配設するための最上層配線層の幅を均一
幅にしていることが好ましい。
バンプ搭載側面の前記内部回路領域に対応する部分にお
いて前記電極を配設するための最上層配線層の幅を均一
幅にしていることが好ましい。
【０００９】この構成によれば、最上層配線層のレイア
ウトを電極の配置箇所に応じて変える必要がなく、バン
プの設置位置を、電極の位置変更のみにより細かく変え
ることができるようになる。
ウトを電極の配置箇所に応じて変える必要がなく、バン
プの設置位置を、電極の位置変更のみにより細かく変え
ることができるようになる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は本発明の実施の一形態としてのフリ
ップチップ集積回路のバンプ搭載側面を示す図である。
ップチップ集積回路のバンプ搭載側面を示す図である。
【００１２】この図に示される形態のフリップチップ集
積回路１のバンプ搭載側面の最上層配線層２には、電源
用バンプ４や信号用バンプ５を接続するための電極３が
接続されている。さらに、フリップチップ集積回路１の
内部回路領域１０にはメモリセル１１などが存在してい
る。バンプ搭載側面の、メモリセル１１を含む内部回路
領域１０に対応する部分には電源を供給する最上層配線
層６が設けられており、この最上層配線層６には電源用
バンプ４を接続するための電極７が敷き詰められてい
る。そして、電極７および、最上層配線層６の電極７の
配置箇所は本来必要な電源用バンプ４の数以上に設けら
れている。
積回路１のバンプ搭載側面の最上層配線層２には、電源
用バンプ４や信号用バンプ５を接続するための電極３が
接続されている。さらに、フリップチップ集積回路１の
内部回路領域１０にはメモリセル１１などが存在してい
る。バンプ搭載側面の、メモリセル１１を含む内部回路
領域１０に対応する部分には電源を供給する最上層配線
層６が設けられており、この最上層配線層６には電源用
バンプ４を接続するための電極７が敷き詰められてい
る。そして、電極７および、最上層配線層６の電極７の
配置箇所は本来必要な電源用バンプ４の数以上に設けら
れている。
【００１３】このように最上層配線層６に電極７が本来
必要な電源用バンプ４の数以上に敷き詰められているこ
とで、最上層配線層６に接続する電源用バンプ４は任意
の位置の電極７に設置可能である。したがって、フリッ
プチップ集積回路製造後に、電源用バンプ４に使用され
る半田等から放射されるα線によってメモリセル１１の
ソフトエラーが起こっても、製造後にメモリセル１１か
ら離れた位置の電極７に電源用バンプ４を自由に変える
ことができ、α線によるメモリセル１１のソフトエラー
をフリップチップ集積回路製造後でも回避することがで
きる。
必要な電源用バンプ４の数以上に敷き詰められているこ
とで、最上層配線層６に接続する電源用バンプ４は任意
の位置の電極７に設置可能である。したがって、フリッ
プチップ集積回路製造後に、電源用バンプ４に使用され
る半田等から放射されるα線によってメモリセル１１の
ソフトエラーが起こっても、製造後にメモリセル１１か
ら離れた位置の電極７に電源用バンプ４を自由に変える
ことができ、α線によるメモリセル１１のソフトエラー
をフリップチップ集積回路製造後でも回避することがで
きる。
【００１４】図２は本発明のその他の実施の形態として
のフリップチップ集積回路のバンプ搭載側面を示す図で
ある。
のフリップチップ集積回路のバンプ搭載側面を示す図で
ある。
【００１５】本発明の他の実施の形態では、上記の実施
形態に比べ、図２に示すように、内部回路領域１０に対
応する、バンプ搭載側面の最上層配線層８は、電極７が
どこでも配置できるように配線幅が均一になっている。
その他の構成は上記の同じである。
形態に比べ、図２に示すように、内部回路領域１０に対
応する、バンプ搭載側面の最上層配線層８は、電極７が
どこでも配置できるように配線幅が均一になっている。
その他の構成は上記の同じである。
【００１６】このような形態にすれば、最上層配線層６
のレイアウトを電極７の配置箇所に応じて変える必要が
なくなるとともに、電極７の位置を細かく変えることが
できる。これにより、電源用バンプ４の設置位置も電極
７の位置変更のみにより細かく変えることができるよう
になる。よって、本形態では電極のレイアウト変更だけ
で、さらに細かく電源用バンプの位置を自由に変えるこ
とができるという効果が得られる。
のレイアウトを電極７の配置箇所に応じて変える必要が
なくなるとともに、電極７の位置を細かく変えることが
できる。これにより、電源用バンプ４の設置位置も電極
７の位置変更のみにより細かく変えることができるよう
になる。よって、本形態では電極のレイアウト変更だけ
で、さらに細かく電源用バンプの位置を自由に変えるこ
とができるという効果が得られる。
【００１７】以上の各実施形態では、バンプ搭載側面
の、メモリセルを含む内部回路領域に対応する部分に電
源用バンプのみを配置している構成を示したが、本発明
はこれに限られず、バンプ搭載側面の、メモリセルを含
む内部回路領域に対応する部分に信号用バンプと電源用
バンプのいずれか一方または両方を配置する構成にも適
用することができる。
の、メモリセルを含む内部回路領域に対応する部分に電
源用バンプのみを配置している構成を示したが、本発明
はこれに限られず、バンプ搭載側面の、メモリセルを含
む内部回路領域に対応する部分に信号用バンプと電源用
バンプのいずれか一方または両方を配置する構成にも適
用することができる。
【００１８】
【効果の説明】以上説明したように本発明は、フリップ
チップ集積回路におけるバンプ搭載側面の前記内部回路
領域に対応する部分に、バンプを配置するための電極を
本来必要なバンプの数より多く配設したことにより、フ
リップチップ集積回路製造後に、バンプ材料の組成が変
化してバンプに含まれているα線などの放射線量が増え
てメモリセルのソフトエラーが起こっても、製造後にバ
ンプの位置をメモリセルから離れた位置の電極に自由に
変えることができる。
チップ集積回路におけるバンプ搭載側面の前記内部回路
領域に対応する部分に、バンプを配置するための電極を
本来必要なバンプの数より多く配設したことにより、フ
リップチップ集積回路製造後に、バンプ材料の組成が変
化してバンプに含まれているα線などの放射線量が増え
てメモリセルのソフトエラーが起こっても、製造後にバ
ンプの位置をメモリセルから離れた位置の電極に自由に
変えることができる。
【００１９】その結果、集積回路の配線レイアウトやバ
ンプ接続用電極の配置レイアウトを修正しないで、α線
等の放射線によるメモリセルのソフトエラーをフリップ
チップ集積回路製造後でも回避することができる。
ンプ接続用電極の配置レイアウトを修正しないで、α線
等の放射線によるメモリセルのソフトエラーをフリップ
チップ集積回路製造後でも回避することができる。
【図１】本発明の実施の一形態としてのフリップチップ
集積回路のバンプ搭載側面を示す図である。
集積回路のバンプ搭載側面を示す図である。
【図２】本発明のその他の実施の形態としてのフリップ
チップ集積回路のバンプ搭載側面を示す図である。
チップ集積回路のバンプ搭載側面を示す図である。
１ フリップチップ集積回路 ２、６、８ 最上層配線層 ３、７ 電極 ４ 電源用バンプ ５ 信号用バンプ
Claims (5)
- 【請求項１】 メモリセルを含む内部回路領域を有する
フリップチップ集積回路のバンプ配置方法であって、 バンプ搭載側面の前記内部回路領域に対応する部分に、
バンプを配置するための電極を本来必要なバンプの数よ
り多く配設しておく事を特徴とするバンプ配置方法。 - 【請求項２】 バンプ搭載側面の前記内部回路領域に対
応する部分において前記電極を配設するための最上層配
線層の幅を均一幅にする事を特徴とする請求項１に記載
のバンプ配置方法。 - 【請求項３】 メモリセルを含む内部回路領域を有する
フリップチップ集積回路であって、 バンプ搭載側面の前記内部回路領域に対応する部分に、
バンプを配置するための電極が本来必要なバンプの数よ
り多く設けられていることを特徴とするフリップチップ
集積回路。 - 【請求項４】 バンプ搭載側面の前記内部回路領域に対
応する部分に、前記電極を配設するための最上層配線層
が設けられていることを特徴とする請求項３に記載のフ
リップチップ集積回路。 - 【請求項５】 前記最上層配線層の幅が均一である事を
特徴とする請求項４に記載のフリップチップ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19754798A JP3147162B2 (ja) | 1998-07-13 | 1998-07-13 | フリップチップ集積回路のバンプ配置方法、およびフリップチップ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19754798A JP3147162B2 (ja) | 1998-07-13 | 1998-07-13 | フリップチップ集積回路のバンプ配置方法、およびフリップチップ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031188A JP2000031188A (ja) | 2000-01-28 |
| JP3147162B2 true JP3147162B2 (ja) | 2001-03-19 |
Family
ID=16376307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19754798A Expired - Fee Related JP3147162B2 (ja) | 1998-07-13 | 1998-07-13 | フリップチップ集積回路のバンプ配置方法、およびフリップチップ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147162B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906424B2 (en) | 2007-08-01 | 2011-03-15 | Advanced Micro Devices, Inc. | Conductor bump method and apparatus |
| US20090032941A1 (en) * | 2007-08-01 | 2009-02-05 | Mclellan Neil | Under Bump Routing Layer Method and Apparatus |
| US8314474B2 (en) | 2008-07-25 | 2012-11-20 | Ati Technologies Ulc | Under bump metallization for on-die capacitor |
| JP6251828B2 (ja) * | 2017-01-30 | 2017-12-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-07-13 JP JP19754798A patent/JP3147162B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031188A (ja) | 2000-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |