JP3144363B2 - 集積回路内蔵型ａ／ｄ・ｄ／ａ変換器の試験回路および試験方法 - Google Patents
集積回路内蔵型ａ／ｄ・ｄ／ａ変換器の試験回路および試験方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路内蔵型Ａ
／Ｄ・Ｄ／Ａ変換器の試験回路および試験方法に関す
る。
／Ｄ・Ｄ／Ａ変換器の試験回路および試験方法に関す
る。
【０００２】
【従来の技術】従来のＡ／Ｄ・Ｄ／Ａ変換器試験装置、
Ａ／Ｄ・Ｄ／Ａ変換器試験方法を説明するために、図
５、図６、図７を示す。これらの図において、従来のＡ
／Ｄ・Ｄ／Ａ変換器試験装置、Ａ／Ｄ・Ｄ／Ａ変換器試
験方法について説明する。なお、これらの図中では、同
じ機能については同一の符号を付している。
Ａ／Ｄ・Ｄ／Ａ変換器試験方法を説明するために、図
５、図６、図７を示す。これらの図において、従来のＡ
／Ｄ・Ｄ／Ａ変換器試験装置、Ａ／Ｄ・Ｄ／Ａ変換器試
験方法について説明する。なお、これらの図中では、同
じ機能については同一の符号を付している。
【０００３】図５に示す従来例１において、Ａ／Ｄ・Ｄ
／Ａ変換器試験装置１０はＡ／Ｄ変換器３、Ｄ／Ａ変換
器４、処理回路７、切換器１３を含み、端子としては入
力端子１、出力端子２、Ａ／Ｄ変換器出力端子８、Ｄ／
Ａ変換器入力端子９を備えて構成される。
／Ａ変換器試験装置１０はＡ／Ｄ変換器３、Ｄ／Ａ変換
器４、処理回路７、切換器１３を含み、端子としては入
力端子１、出力端子２、Ａ／Ｄ変換器出力端子８、Ｄ／
Ａ変換器入力端子９を備えて構成される。
【０００４】上記のＡ／Ｄ変換器３、Ｄ／Ａ変換器４を
試験しない処理回路７を利用する場合、切換器１３は処
理回路７の出力を選択する。Ａ／Ｄ変換器３の試験時に
は入力端子１にアナログ試験データを印加し、Ａ／Ｄ変
換器出力端子８から出力されるデジタルデータが規定の
値になっているかで判断をする。また、Ｄ／Ａ変換器４
の試験時にはＤ／Ａ変換器入力端子９に規定のデータを
印加し、出力端子２より出力されるＤ／Ａ変換器４のア
ナログ出力データを観測し、規定の値になっているかで
判定をする。この場合、Ａ／Ｄ変換器出力端子８および
Ｄ／Ａ変換器入力端子９としては、それぞれＡ／Ｄ変換
器３の出力ビット数とＤ／Ａ変換器４の入力ビット数の
数だけ必要となる。
試験しない処理回路７を利用する場合、切換器１３は処
理回路７の出力を選択する。Ａ／Ｄ変換器３の試験時に
は入力端子１にアナログ試験データを印加し、Ａ／Ｄ変
換器出力端子８から出力されるデジタルデータが規定の
値になっているかで判断をする。また、Ｄ／Ａ変換器４
の試験時にはＤ／Ａ変換器入力端子９に規定のデータを
印加し、出力端子２より出力されるＤ／Ａ変換器４のア
ナログ出力データを観測し、規定の値になっているかで
判定をする。この場合、Ａ／Ｄ変換器出力端子８および
Ｄ／Ａ変換器入力端子９としては、それぞれＡ／Ｄ変換
器３の出力ビット数とＤ／Ａ変換器４の入力ビット数の
数だけ必要となる。
【０００５】次に図６に示す従来例２では、図５で示し
た従来例１のＡ／Ｄ変換器出力端子８とＤ／Ａ変換器入
力端子９とを、Ａ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端
子１１として統合しおり、試験方法は従来例１と同一で
ある。Ａ／Ｄ変換器３の試験時とＤ／Ａ変換器４の試験
時でＡ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端子１１の入
出力の機能を切り換えるために入出力切換器１２を備え
る。この場合のＡ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端
子１１の端子数は、Ａ／Ｄ変換器３の出力ビット数とＤ
／Ａ変換器４の入力ビット数のどちらか多い方になる。
た従来例１のＡ／Ｄ変換器出力端子８とＤ／Ａ変換器入
力端子９とを、Ａ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端
子１１として統合しおり、試験方法は従来例１と同一で
ある。Ａ／Ｄ変換器３の試験時とＤ／Ａ変換器４の試験
時でＡ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端子１１の入
出力の機能を切り換えるために入出力切換器１２を備え
る。この場合のＡ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端
子１１の端子数は、Ａ／Ｄ変換器３の出力ビット数とＤ
／Ａ変換器４の入力ビット数のどちらか多い方になる。
【０００６】図７に示す従来例３は、Ａ／Ｄ変換器３の
出力を直接Ｄ／Ａ変換器４に入力するための切り替え回
路１３を備えており、Ａ／Ｄ変換器３の出力デジタルデ
ータを直接Ｄ／Ａ変換器４のデジタル入力データとして
使用する方法である。入力端子１にアナログ試験データ
を印加し出力端子２から出力されるアナログデータを観
測し、規定の値になっているかの判定をする。この場
合、Ａ／Ｄ変換器３とＤ／Ａ変換器４を合わせた特性を
測定することになる。
出力を直接Ｄ／Ａ変換器４に入力するための切り替え回
路１３を備えており、Ａ／Ｄ変換器３の出力デジタルデ
ータを直接Ｄ／Ａ変換器４のデジタル入力データとして
使用する方法である。入力端子１にアナログ試験データ
を印加し出力端子２から出力されるアナログデータを観
測し、規定の値になっているかの判定をする。この場
合、Ａ／Ｄ変換器３とＤ／Ａ変換器４を合わせた特性を
測定することになる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
各従来例では以下のような問題を伴う。以下において、
Ａ／Ｄ変換器３の出力ビット数が８ｂｉｔ、Ｄ／Ａ変換
器４の入力ビット数が１０ｂｉｔの場合について説明す
る。
各従来例では以下のような問題を伴う。以下において、
Ａ／Ｄ変換器３の出力ビット数が８ｂｉｔ、Ｄ／Ａ変換
器４の入力ビット数が１０ｂｉｔの場合について説明す
る。
【０００８】図５に示した従来例１では、上に説明の通
りＡ／Ｄ変換器出力端子８とＤ／Ａ変換器入力端子９を
合わせて１８個の端子が必要となる。しかもこの端子は
Ａ／Ｄ変換器３、Ｄ／Ａ変換器４の試験を行なうときだ
け使用するものであり、通常は使用しない端子である。
Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０を、Ａ／Ｄ・Ｄ／Ａ
変換器試験装置内蔵型の半導体装置に適用すれば、端子
数の増加は使用部材の増加と共にパッケージ面積の増大
化につながる。このため、実装時にコストアップを誘引
する問題を伴う。
りＡ／Ｄ変換器出力端子８とＤ／Ａ変換器入力端子９を
合わせて１８個の端子が必要となる。しかもこの端子は
Ａ／Ｄ変換器３、Ｄ／Ａ変換器４の試験を行なうときだ
け使用するものであり、通常は使用しない端子である。
Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０を、Ａ／Ｄ・Ｄ／Ａ
変換器試験装置内蔵型の半導体装置に適用すれば、端子
数の増加は使用部材の増加と共にパッケージ面積の増大
化につながる。このため、実装時にコストアップを誘引
する問題を伴う。
【０００９】図６に示した従来例２では、図５に示した
従来例１に対して、Ａ／Ｄ変換器出力端子８とＤ／Ａ変
換器入力端子９を統合して、Ａ／Ｄ変換器出力兼Ｄ／Ａ
変換器入力端子１１としたものである。この従来例２で
は必要となる端子数が１０個と、図５に示した従来例１
に比べて、Ａ／Ｄ変換器３、Ｄ／Ａ変換器４の試験に必
要な端子数は約半分となる。しかし、それでも試験時以
外に使用しない端子が残ることになり、コストアップに
なる問題点がある。
従来例１に対して、Ａ／Ｄ変換器出力端子８とＤ／Ａ変
換器入力端子９を統合して、Ａ／Ｄ変換器出力兼Ｄ／Ａ
変換器入力端子１１としたものである。この従来例２で
は必要となる端子数が１０個と、図５に示した従来例１
に比べて、Ａ／Ｄ変換器３、Ｄ／Ａ変換器４の試験に必
要な端子数は約半分となる。しかし、それでも試験時以
外に使用しない端子が残ることになり、コストアップに
なる問題点がある。
【００１０】図７に示した従来例３では、Ａ／Ｄ変換器
３とＤ／Ａ変換器４の総合の特性を測定し、さらに従来
例１にあるＡ／Ｄ変換器出力端子８、Ｄ／Ａ変換器出力
端子９、従来例２にあるＡ／Ｄ変換器出力兼Ｄ／Ａ変換
器入力端子１１をも削除できる利点がある。しかし、例
えば、Ａ／Ｄ変換器３のビット数に比べてＤ／Ａ変換器
４のビット数が大きい場合、Ｄ／Ａ変換器４の試験がで
きない問題がある。前述例のようにＡ／Ｄ変換器３のビ
ット数が８ｂｉｔ、Ｄ／Ａ変換器のビット数が１０ｂｉ
ｔの場合、両者のビット数差のためＤ／Ａ変換器４の上
位２ｂｉｔまたは下位２ｂｉｔは測定できないことにな
る。さらに大きな問題としては、Ａ／Ｄ変換器３、Ｄ／
Ａ変換器４の個々の特性を試験することができない。ま
た、Ａ／Ｄ変換器３とＤ／Ａ変換器４に共通のコードで
欠損等の不具合がある場合には、検出できない問題点が
ある。
３とＤ／Ａ変換器４の総合の特性を測定し、さらに従来
例１にあるＡ／Ｄ変換器出力端子８、Ｄ／Ａ変換器出力
端子９、従来例２にあるＡ／Ｄ変換器出力兼Ｄ／Ａ変換
器入力端子１１をも削除できる利点がある。しかし、例
えば、Ａ／Ｄ変換器３のビット数に比べてＤ／Ａ変換器
４のビット数が大きい場合、Ｄ／Ａ変換器４の試験がで
きない問題がある。前述例のようにＡ／Ｄ変換器３のビ
ット数が８ｂｉｔ、Ｄ／Ａ変換器のビット数が１０ｂｉ
ｔの場合、両者のビット数差のためＤ／Ａ変換器４の上
位２ｂｉｔまたは下位２ｂｉｔは測定できないことにな
る。さらに大きな問題としては、Ａ／Ｄ変換器３、Ｄ／
Ａ変換器４の個々の特性を試験することができない。ま
た、Ａ／Ｄ変換器３とＤ／Ａ変換器４に共通のコードで
欠損等の不具合がある場合には、検出できない問題点が
ある。
【００１１】以上のように上記の各従来例において、Ａ
／Ｄ変換器およびＤ／Ａ変換器の特性を個々に測定する
ためには、端子数の増大に伴うコストアップが発生す
る。また、端子数削減のためにＡ／Ｄ変換器とＤ／Ａ変
換器を合わせた特性を測定する方法では、Ａ／Ｄ変換器
のビット数とＤ／Ａ変換器のビット数が同一でない場合
には、Ａ／Ｄ変換器またはＤ／Ａ変換器いずれかのう
ち、ビット数の多い方の変換器の全範囲の特性が測定で
きない。さらに、Ａ／Ｄ変換器、Ｄ／Ａ変換器の個々の
特性がまったく測定できないという問題がある。
／Ｄ変換器およびＤ／Ａ変換器の特性を個々に測定する
ためには、端子数の増大に伴うコストアップが発生す
る。また、端子数削減のためにＡ／Ｄ変換器とＤ／Ａ変
換器を合わせた特性を測定する方法では、Ａ／Ｄ変換器
のビット数とＤ／Ａ変換器のビット数が同一でない場合
には、Ａ／Ｄ変換器またはＤ／Ａ変換器いずれかのう
ち、ビット数の多い方の変換器の全範囲の特性が測定で
きない。さらに、Ａ／Ｄ変換器、Ｄ／Ａ変換器の個々の
特性がまったく測定できないという問題がある。
【００１２】本発明は、試験用端子を削減し、且つＡ／
Ｄ変換器、Ｄ／Ａ変換器それぞれの特性の試験を可能と
した、集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験回路
および試験方法を提供することを目的とする。
Ｄ変換器、Ｄ／Ａ変換器それぞれの特性の試験を可能と
した、集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験回路
および試験方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、Ａ／Ｄ変換器と、シリアル
／パラレル変換器またはパラレル／シリアル変換器と、
切換器と、Ｄ／Ａ変換器と、通常時に使用される所定の
処理回路と、を有して集積回路に構成され、集積回路の
入出力端子間に、Ａ／Ｄ変換器、シリアル／パラレル変
換器またはパラレル／シリアル変換器、切換器、Ｄ／Ａ
変換器が直列に、且つ、シリアル／パラレル変換器また
はパラレル／シリアル変換器の出力が切換器の一方の選
択端子およびＤ／Ａ変換器の入力が切換器の共通端子と
接続され、処理回路がシリアル／パラレル変換器または
パラレル／シリアル変換器と並列に、且つ、出力端子が
切換器の他方の選択端子と接続され、集積回路の入力端
子には、Ｄ／Ａ変換器またはＡ／Ｄ変換器を試験する試
験用データとしてのアナログデータが入力され、Ｄ／Ａ
変換器を試験する際に、シリアル／パラレル変換器で
は、該Ａ／Ｄ変換器からの出力に基づいて、アナログデ
ータがどの電圧範囲内のものであったかを判定し、当該
判定に対応したデジタルデータを複数回得ることでパラ
レルデータとして該Ｄ／Ａ変換器に出力し、Ａ／Ｄ変換
器を試験する際に、パラレル／シリアル 変換器では、該
Ａ／Ｄ変換器の出力ビットを分割し、当該分割されたビ
ット内容に応じてＤ／Ａ変換器の入力ビット数と同等の
ビット数を有する符号を生成し、これを複数回分割して
該Ｄ／Ａ変換器に出力し、Ｄ／Ａ変換器から出力される
アナログデータを観測して該Ｄ／Ａ変換器の特性または
Ａ／Ｄ変換器の特性を測定することを特徴とする。
に、請求項１記載の発明は、Ａ／Ｄ変換器と、シリアル
／パラレル変換器またはパラレル／シリアル変換器と、
切換器と、Ｄ／Ａ変換器と、通常時に使用される所定の
処理回路と、を有して集積回路に構成され、集積回路の
入出力端子間に、Ａ／Ｄ変換器、シリアル／パラレル変
換器またはパラレル／シリアル変換器、切換器、Ｄ／Ａ
変換器が直列に、且つ、シリアル／パラレル変換器また
はパラレル／シリアル変換器の出力が切換器の一方の選
択端子およびＤ／Ａ変換器の入力が切換器の共通端子と
接続され、処理回路がシリアル／パラレル変換器または
パラレル／シリアル変換器と並列に、且つ、出力端子が
切換器の他方の選択端子と接続され、集積回路の入力端
子には、Ｄ／Ａ変換器またはＡ／Ｄ変換器を試験する試
験用データとしてのアナログデータが入力され、Ｄ／Ａ
変換器を試験する際に、シリアル／パラレル変換器で
は、該Ａ／Ｄ変換器からの出力に基づいて、アナログデ
ータがどの電圧範囲内のものであったかを判定し、当該
判定に対応したデジタルデータを複数回得ることでパラ
レルデータとして該Ｄ／Ａ変換器に出力し、Ａ／Ｄ変換
器を試験する際に、パラレル／シリアル 変換器では、該
Ａ／Ｄ変換器の出力ビットを分割し、当該分割されたビ
ット内容に応じてＤ／Ａ変換器の入力ビット数と同等の
ビット数を有する符号を生成し、これを複数回分割して
該Ｄ／Ａ変換器に出力し、Ｄ／Ａ変換器から出力される
アナログデータを観測して該Ｄ／Ａ変換器の特性または
Ａ／Ｄ変換器の特性を測定することを特徴とする。
【００１４】請求項２記載の発明は、請求項１記載の発
明において、集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試
験回路は、シリアル／パラレル変換器またはパラレル／
シリアル変換器の前段または後段に記憶装置を有し、シ
リアル／パラレル変換器またはパラレル／シリアル変換
器及び記憶装置が処理回路と並列接続に構成され、記憶
装置は、Ｄ／Ａ変換器を試験する際に、シリアル／パラ
レル変換器から出力されるパラレルデータを記憶し、Ａ
／Ｄ変換器を試験する際に、Ａ／Ｄ変換器から出力され
るパラレルデータを記憶することを特徴とする。
明において、集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試
験回路は、シリアル／パラレル変換器またはパラレル／
シリアル変換器の前段または後段に記憶装置を有し、シ
リアル／パラレル変換器またはパラレル／シリアル変換
器及び記憶装置が処理回路と並列接続に構成され、記憶
装置は、Ｄ／Ａ変換器を試験する際に、シリアル／パラ
レル変換器から出力されるパラレルデータを記憶し、Ａ
／Ｄ変換器を試験する際に、Ａ／Ｄ変換器から出力され
るパラレルデータを記憶することを特徴とする。
【００１５】請求項３記載の発明は、Ａ／Ｄ変換器と、
シリアル／パラレル変換器またはパラレル／シリアル変
換器と、切換器と、Ｄ／Ａ変換器と、通常時に使用され
る所定の処理回路と、を有する集積回路内蔵型Ａ／Ｄ・
Ｄ／Ａ変換器の試験方法において、Ａ／Ｄ変換器と、シ
リアル／パラレル変換器またはパラレル／シリアル変換
器と、切換器と、Ｄ／Ａ変換器とが直列接続状態となる
ように該切換器の接続を切り替える切り替え工程と、集
積回路の入力端子にＤ／Ａ変換器またはＡ／Ｄ変換器を
試験する試験データとしてのアナログデータを入力する
入力工程と、Ｄ／Ａ変換器から出力されるアナログデー
タを測定する測定工程とを有し、Ｄ／Ａ変換器を試験す
る際には、シリアル／パラレル変換器で、該Ａ／Ｄ変換
器からの出力に基づいて、アナログデータがどの電圧範
囲内のものであったかを判定し、当該判定に対応したデ
ジタルデータを複数回得ることでパラレルデータとして
該Ｄ／Ａ変換器に出力し、Ａ／Ｄ変換器を試験する際に
は、パラレル／シリアル変換器で、該Ａ／Ｄ変換器の出
力ビットを分割し、当該分割されたビット内容に応じて
Ｄ／Ａ変換器の入力ビット数と同等のビット数を有する
符号を生成し、これを複数回分割して該Ｄ／Ａ変換器に
出力し、測定工程により、Ｄ／Ａ変換器の特 性またはＡ
／Ｄ変換器の特性を測定することを特徴とする。
シリアル／パラレル変換器またはパラレル／シリアル変
換器と、切換器と、Ｄ／Ａ変換器と、通常時に使用され
る所定の処理回路と、を有する集積回路内蔵型Ａ／Ｄ・
Ｄ／Ａ変換器の試験方法において、Ａ／Ｄ変換器と、シ
リアル／パラレル変換器またはパラレル／シリアル変換
器と、切換器と、Ｄ／Ａ変換器とが直列接続状態となる
ように該切換器の接続を切り替える切り替え工程と、集
積回路の入力端子にＤ／Ａ変換器またはＡ／Ｄ変換器を
試験する試験データとしてのアナログデータを入力する
入力工程と、Ｄ／Ａ変換器から出力されるアナログデー
タを測定する測定工程とを有し、Ｄ／Ａ変換器を試験す
る際には、シリアル／パラレル変換器で、該Ａ／Ｄ変換
器からの出力に基づいて、アナログデータがどの電圧範
囲内のものであったかを判定し、当該判定に対応したデ
ジタルデータを複数回得ることでパラレルデータとして
該Ｄ／Ａ変換器に出力し、Ａ／Ｄ変換器を試験する際に
は、パラレル／シリアル変換器で、該Ａ／Ｄ変換器の出
力ビットを分割し、当該分割されたビット内容に応じて
Ｄ／Ａ変換器の入力ビット数と同等のビット数を有する
符号を生成し、これを複数回分割して該Ｄ／Ａ変換器に
出力し、測定工程により、Ｄ／Ａ変換器の特 性またはＡ
／Ｄ変換器の特性を測定することを特徴とする。
【００１６】請求項４記載の発明は、請求項３記載の発
明において、シリアル／パラレル変換器またはパラレル
／シリアル変換器の前段または後段に記憶装置を配し、
シリアル／パラレル変換器またはパラレル／シリアル変
換器および記憶装置が処理回路と並列接続に構成され、
Ｄ／Ａ変換器を試験する際には、シリアル／パラレル変
換器から出力されるパラレルデータを記憶し、Ａ／Ｄ変
換器を試験する際には、Ａ／Ｄ変換器から出力されるパ
ラレルデータを記憶する記憶工程を有することを特徴と
する。
明において、シリアル／パラレル変換器またはパラレル
／シリアル変換器の前段または後段に記憶装置を配し、
シリアル／パラレル変換器またはパラレル／シリアル変
換器および記憶装置が処理回路と並列接続に構成され、
Ｄ／Ａ変換器を試験する際には、シリアル／パラレル変
換器から出力されるパラレルデータを記憶し、Ａ／Ｄ変
換器を試験する際には、Ａ／Ｄ変換器から出力されるパ
ラレルデータを記憶する記憶工程を有することを特徴と
する。
【００１７】
【発明の実施の形態】次に添付図面を参照して本発明に
よる集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験回路お
よび試験方法の実施の形態を詳細に説明する。図１〜図
４を参照すると本発明の集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ
変換器の試験回路および試験方法の一実施形態が示され
ている。
よる集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験回路お
よび試験方法の実施の形態を詳細に説明する。図１〜図
４を参照すると本発明の集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ
変換器の試験回路および試験方法の一実施形態が示され
ている。
【００１８】図１は、本発明の第１の実施例でＤ／Ａ変
換器の試験を行う場合の構成を示している。図１におい
て、Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０は、Ａ／Ｄ変換
器３、Ｄ／Ａ変換器４、シリアル・パラレル変換器５、
通常時の処理回路７、切換器１３を内蔵している。Ａ／
Ｄ・Ｄ／Ａ変換器試験装置１０において、試験時の切換
器１３の設定は、シリアル・パラレル変換器５からのデ
ータをＤ／Ａ変換器４の入力とする。
換器の試験を行う場合の構成を示している。図１におい
て、Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０は、Ａ／Ｄ変換
器３、Ｄ／Ａ変換器４、シリアル・パラレル変換器５、
通常時の処理回路７、切換器１３を内蔵している。Ａ／
Ｄ・Ｄ／Ａ変換器試験装置１０において、試験時の切換
器１３の設定は、シリアル・パラレル変換器５からのデ
ータをＤ／Ａ変換器４の入力とする。
【００１９】信号発生器２１は、Ｄ／Ａ変換器４を試験
するために必要なパラレルデータをシリアル変換したも
のを、デジタル的アナログデータとて出力し入力端子１
に与える。ここでのデジタル的アナログデータとは、与
えたデータをＡ／Ｄ変換器３にて変換した後に、容易に
デジタルデータとして判断できるようにしたものであ
る。例えば、デジタルデータの「０」と「１」のそれぞ
れを、Ａ／Ｄ変換器３の変換レンジ範囲外である入力レ
ンジ下限より下と入力レンジの上限より上に設定したも
のである。
するために必要なパラレルデータをシリアル変換したも
のを、デジタル的アナログデータとて出力し入力端子１
に与える。ここでのデジタル的アナログデータとは、与
えたデータをＡ／Ｄ変換器３にて変換した後に、容易に
デジタルデータとして判断できるようにしたものであ
る。例えば、デジタルデータの「０」と「１」のそれぞ
れを、Ａ／Ｄ変換器３の変換レンジ範囲外である入力レ
ンジ下限より下と入力レンジの上限より上に設定したも
のである。
【００２０】このデータを端子１に与えた場合、Ａ／Ｄ
変換器３の変換出力はそれぞれオール「０」とオール
「１」、つまり変換レンジの最小値と最大値になり、こ
のデータをシリアル・パラレル変換器５においてはそれ
ぞれ「０」と「１」とに判定するように設定する。Ｄ／
Ａ変換器４の入力データはパラレル形式のため、シリア
ル・パラレル変換器５においてパラレル形式データを構
成するために必要なシリアルデータを全て受けて、パラ
レルデータを構成した後に、Ｄ／Ａ変換器４に出力す
る。
変換器３の変換出力はそれぞれオール「０」とオール
「１」、つまり変換レンジの最小値と最大値になり、こ
のデータをシリアル・パラレル変換器５においてはそれ
ぞれ「０」と「１」とに判定するように設定する。Ｄ／
Ａ変換器４の入力データはパラレル形式のため、シリア
ル・パラレル変換器５においてパラレル形式データを構
成するために必要なシリアルデータを全て受けて、パラ
レルデータを構成した後に、Ｄ／Ａ変換器４に出力す
る。
【００２１】Ｄ／Ａ変換器４は、このパラレル変換され
たデータをＤ／Ａ変換し、Ｄ／Ａ変換後のアナログデー
タを出力端子２に出力する。この出力データを電圧測定
器２２で測定すると共に規定電圧と一致するか否かを判
定し、Ｄ／Ａ変換器４の試験とする。以上は特定の一コ
ードに対するＤ／Ａ変換器４の出力の試験のみである。
このため、以上のプロセスをＤ／Ａ変換器４の特性を全
範囲にわたって試験をするために、必要なコード数分実
行する。以上のような構成、方法を用いることによりＤ
／Ａ変換器４の試験のための専用データ入力端子を設け
る必要が無くなる。
たデータをＤ／Ａ変換し、Ｄ／Ａ変換後のアナログデー
タを出力端子２に出力する。この出力データを電圧測定
器２２で測定すると共に規定電圧と一致するか否かを判
定し、Ｄ／Ａ変換器４の試験とする。以上は特定の一コ
ードに対するＤ／Ａ変換器４の出力の試験のみである。
このため、以上のプロセスをＤ／Ａ変換器４の特性を全
範囲にわたって試験をするために、必要なコード数分実
行する。以上のような構成、方法を用いることによりＤ
／Ａ変換器４の試験のための専用データ入力端子を設け
る必要が無くなる。
【００２２】図２は、本発明の第２の実施例でＡ／Ｄ変
換器の試験を行う場合の構成を示している。図２におい
てＡ／Ｄ・Ｄ／Ａ変換器試験装置１０は、Ａ／Ｄ変換器
３、Ｄ／Ａ変換器４、パラレル・シリアル変換器６、通
常時の処理回路７、切換器１３を内蔵している。Ａ／Ｄ
・Ｄ／Ａ変換器試験装置１０において、Ａ／Ｄ変換器３
の試験時には、切換器１３の設定を、パラレル・シリア
ル変換器６からのデータをＤ／Ａ変換器４の入力とする
設定にする。
換器の試験を行う場合の構成を示している。図２におい
てＡ／Ｄ・Ｄ／Ａ変換器試験装置１０は、Ａ／Ｄ変換器
３、Ｄ／Ａ変換器４、パラレル・シリアル変換器６、通
常時の処理回路７、切換器１３を内蔵している。Ａ／Ｄ
・Ｄ／Ａ変換器試験装置１０において、Ａ／Ｄ変換器３
の試験時には、切換器１３の設定を、パラレル・シリア
ル変換器６からのデータをＤ／Ａ変換器４の入力とする
設定にする。
【００２３】信号発生器２１は、Ａ／Ｄ変換器３を試験
するために必要なアナログデータを出力し入力端子１に
与える。Ａ／Ｄ変換器３は、与えられたアナログデータ
をＡ／Ｄ変換しパラレルデータとしてパラレル・シリア
ル変換器６に入力する。入力されたパラレルデータは、
パラレル・シリアル変換器６において、Ｄ／Ａ変換器４
の出力にてシリアルのデジタル的アナログデータとなる
データに変換され、出力される。
するために必要なアナログデータを出力し入力端子１に
与える。Ａ／Ｄ変換器３は、与えられたアナログデータ
をＡ／Ｄ変換しパラレルデータとしてパラレル・シリア
ル変換器６に入力する。入力されたパラレルデータは、
パラレル・シリアル変換器６において、Ｄ／Ａ変換器４
の出力にてシリアルのデジタル的アナログデータとなる
データに変換され、出力される。
【００２４】ここにおいて、デジタル的アナログデータ
とは、アナログデータをデジタルデータとして容易に判
断できるようにしたデータである。例えば、デジタルデ
ータの「０」と「１」を、それぞれをＤ／Ａ変換器４の
入力ビット数に対して、すべて「０」とすべて「１」に
設定して構成したものである。
とは、アナログデータをデジタルデータとして容易に判
断できるようにしたデータである。例えば、デジタルデ
ータの「０」と「１」を、それぞれをＤ／Ａ変換器４の
入力ビット数に対して、すべて「０」とすべて「１」に
設定して構成したものである。
【００２５】このデジタル的アナログデータを受けたＤ
／Ａ変換器４は、出力振幅の最低値または最大値を出力
端子２に出力する。この出力端子２の電圧を電圧測定器
２２で測定し、Ｄ／Ａ変換器４の出力中点電位を閾値と
して、それより高い電圧を「１」、低い電圧を「０」と
判定する。このことにより、デジタルデータの１ビット
を認識する。Ａ／Ｄ変換器３の出力ビット数分この処理
を繰り返し、電圧測定器２１で受けたシリアルデータを
パラレルデータに変換する。これによりＡ／Ｄ変換器３
の出力コードを得ることができ、この出力コードと期待
値のコードとを比較判定してＡ／Ｄ変換器３の試験とす
る。
／Ａ変換器４は、出力振幅の最低値または最大値を出力
端子２に出力する。この出力端子２の電圧を電圧測定器
２２で測定し、Ｄ／Ａ変換器４の出力中点電位を閾値と
して、それより高い電圧を「１」、低い電圧を「０」と
判定する。このことにより、デジタルデータの１ビット
を認識する。Ａ／Ｄ変換器３の出力ビット数分この処理
を繰り返し、電圧測定器２１で受けたシリアルデータを
パラレルデータに変換する。これによりＡ／Ｄ変換器３
の出力コードを得ることができ、この出力コードと期待
値のコードとを比較判定してＡ／Ｄ変換器３の試験とす
る。
【００２６】以上は特定の電圧に対するＡ／Ｄ変換器３
の出力のみの試験であるため、このプロセスをＡ／Ｄ変
換器３を試験をするのに必要な電圧数分実行する。以上
のような構成、方法を用いることにより、Ａ／Ｄ変換器
３の試験のための専用データ出力端子を設ける必要が無
い。なお、シリアル・パラレル変換およびパラレル・シ
リアル変換の変換器は、一般的な変換器で足りる。
の出力のみの試験であるため、このプロセスをＡ／Ｄ変
換器３を試験をするのに必要な電圧数分実行する。以上
のような構成、方法を用いることにより、Ａ／Ｄ変換器
３の試験のための専用データ出力端子を設ける必要が無
い。なお、シリアル・パラレル変換およびパラレル・シ
リアル変換の変換器は、一般的な変換器で足りる。
【００２７】次に、第３の実施形態におけるＤ／Ａ変換
器の試験方式例として、図１に示した第１の実施形態の
構成に記憶装置を加えたものを図３に示す。図３におい
てＡ／Ｄ・Ｄ／Ａ変換器試験装置１０は、Ａ／Ｄ変換器
３、Ｄ／Ａ変換器４、シリアル・パラレル変換器５、通
常時の処理回路７及び記憶装置１４、切換器１３を内蔵
している。Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０におい
て、Ｄ／Ａ変換器の試験時は、切換器１３の設定は記憶
装置１４からのデータをＤ／Ａ変換器４の入力とする設
定にする。信号発生器２１からＡ／Ｄ変換器３およびシ
リアル・パラレル変換器５までの設定方法及び処理方法
は、第１の実施例と同じである。
器の試験方式例として、図１に示した第１の実施形態の
構成に記憶装置を加えたものを図３に示す。図３におい
てＡ／Ｄ・Ｄ／Ａ変換器試験装置１０は、Ａ／Ｄ変換器
３、Ｄ／Ａ変換器４、シリアル・パラレル変換器５、通
常時の処理回路７及び記憶装置１４、切換器１３を内蔵
している。Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０におい
て、Ｄ／Ａ変換器の試験時は、切換器１３の設定は記憶
装置１４からのデータをＤ／Ａ変換器４の入力とする設
定にする。信号発生器２１からＡ／Ｄ変換器３およびシ
リアル・パラレル変換器５までの設定方法及び処理方法
は、第１の実施例と同じである。
【００２８】図３においては、シリアル・パラレル変換
器５からのパラレルデータを記憶装置１４に必要分記憶
した後、記憶データを試験すべきＤ／Ａ変換器３に与え
る。実施例１ではＤ／Ａ変換器３に与える１つのデータ
を構成するために、Ｄ／Ａ変換器４のビット数分Ａ／Ｄ
変換器３でデータ変換する必要がある。この変換を行な
う間、次のデータを与えることができない。このため、
Ｄ／Ａ変換器４の低速での試験では問題ないものの、連
続したデータでの測定ができない。この方式を用いるこ
とにより、パラレルデータを連続でＤ／Ａ変換器４に与
える試験が可能になる。
器５からのパラレルデータを記憶装置１４に必要分記憶
した後、記憶データを試験すべきＤ／Ａ変換器３に与え
る。実施例１ではＤ／Ａ変換器３に与える１つのデータ
を構成するために、Ｄ／Ａ変換器４のビット数分Ａ／Ｄ
変換器３でデータ変換する必要がある。この変換を行な
う間、次のデータを与えることができない。このため、
Ｄ／Ａ変換器４の低速での試験では問題ないものの、連
続したデータでの測定ができない。この方式を用いるこ
とにより、パラレルデータを連続でＤ／Ａ変換器４に与
える試験が可能になる。
【００２９】第４の実施形態のＡ／Ｄ変換器の試験方法
例として、図２に示した第２の実施例の構成に記憶装置
を加えたものを図４に示す。図４において、Ａ／Ｄ・Ｄ
／Ａ変換器試験装置１０は、Ａ／Ｄ変換器３、Ｄ／Ａ変
換器４、パラレル・シリアル変換器６、通常時の処理回
路７および記憶装置１４、切換器１３を内蔵している。
例として、図２に示した第２の実施例の構成に記憶装置
を加えたものを図４に示す。図４において、Ａ／Ｄ・Ｄ
／Ａ変換器試験装置１０は、Ａ／Ｄ変換器３、Ｄ／Ａ変
換器４、パラレル・シリアル変換器６、通常時の処理回
路７および記憶装置１４、切換器１３を内蔵している。
【００３０】Ａ／Ｄ・Ｄ／Ａ変換器試験装置１０におい
て、Ａ／Ｄ変換器３の試験時には、切換器１３を、パラ
レル・シリアル変換器６からのデータをＤ／Ａ変換器４
の入力とする設定にする。Ａ／Ｄ変換器３の試験時には
Ａ／Ｄ変換器３から出力されるパラレルデータを記憶装
置１４に一時記憶し、この記憶したデータを順次読み出
し、パラレル・シリアル変換器６でシリアル変換し、Ｄ
／Ａ変換器４に与える。第２の実施例の構成において
は、Ａ／Ｄ変換器２からのパラレル出力データを、パラ
レル・シリアル変換器６が変換し終わるまで次の入力デ
ータを処理することはできない。しかし、この方式を使
用することにより、記憶装置１４の記憶容量の範囲内
で、Ａ／Ｄ変換器３の連続したデータの試験が可能であ
る。
て、Ａ／Ｄ変換器３の試験時には、切換器１３を、パラ
レル・シリアル変換器６からのデータをＤ／Ａ変換器４
の入力とする設定にする。Ａ／Ｄ変換器３の試験時には
Ａ／Ｄ変換器３から出力されるパラレルデータを記憶装
置１４に一時記憶し、この記憶したデータを順次読み出
し、パラレル・シリアル変換器６でシリアル変換し、Ｄ
／Ａ変換器４に与える。第２の実施例の構成において
は、Ａ／Ｄ変換器２からのパラレル出力データを、パラ
レル・シリアル変換器６が変換し終わるまで次の入力デ
ータを処理することはできない。しかし、この方式を使
用することにより、記憶装置１４の記憶容量の範囲内
で、Ａ／Ｄ変換器３の連続したデータの試験が可能であ
る。
【００３１】上記で述べた記憶装置の例としては、以下
のようなものがある。Ａ／Ｄ変換器、Ｄ／Ａ変換器を内
蔵する装置においては、データを処理する過程において
過去のデータと現在のデータを比較して出力データを得
るために、過去のデータを記憶するための記憶装置を内
蔵することがある。
のようなものがある。Ａ／Ｄ変換器、Ｄ／Ａ変換器を内
蔵する装置においては、データを処理する過程において
過去のデータと現在のデータを比較して出力データを得
るために、過去のデータを記憶するための記憶装置を内
蔵することがある。
【００３２】例えば、コンポジット画像データを輝度デ
ータと色データに分離する場合において、ライン間の位
相を利用して分離する方式の場合は、１水平期間分のデ
ータを記憶するラインメモリを内蔵し、フレーム間の相
関を利用して分離する方式の場合は、フレームメモリを
内蔵する。これらの記憶装置を、Ａ／Ｄ変換器、Ｄ／Ａ
変換器の試験の際に試験に使用するパラレルデータの一
時記憶装置として利用する。このことにより、専用の記
憶装置を持たずに実現することが可能である。
ータと色データに分離する場合において、ライン間の位
相を利用して分離する方式の場合は、１水平期間分のデ
ータを記憶するラインメモリを内蔵し、フレーム間の相
関を利用して分離する方式の場合は、フレームメモリを
内蔵する。これらの記憶装置を、Ａ／Ｄ変換器、Ｄ／Ａ
変換器の試験の際に試験に使用するパラレルデータの一
時記憶装置として利用する。このことにより、専用の記
憶装置を持たずに実現することが可能である。
【００３３】さらに、第１の実施例及び第２の実施例に
おいては、デジタル的アナログデータがＨｉ／Ｌｏの１
ｂｉｔの場合を述べた。しかし、Ａ／Ｄ変換器３、Ｄ／
Ａ変換器４、信号発生器２１、電圧測定器２２の精度が
十分とれる範囲で、第１の実施例のＡ／Ｄ変換器への入
力データ及び第２の実施例のＤ／Ａ変換器４への入力デ
ータ階調を２ｂｉｔ以上にすることにより、入力データ
を与える回数及び出力データを測定する回数を減らすこ
とができる。これにより、高速処理が可能となる。
おいては、デジタル的アナログデータがＨｉ／Ｌｏの１
ｂｉｔの場合を述べた。しかし、Ａ／Ｄ変換器３、Ｄ／
Ａ変換器４、信号発生器２１、電圧測定器２２の精度が
十分とれる範囲で、第１の実施例のＡ／Ｄ変換器への入
力データ及び第２の実施例のＤ／Ａ変換器４への入力デ
ータ階調を２ｂｉｔ以上にすることにより、入力データ
を与える回数及び出力データを測定する回数を減らすこ
とができる。これにより、高速処理が可能となる。
【００３４】また、第３および第４の実施例において
は、装置内部のデータ転送レートが高速で外部からのデ
ータの入力や外部へのデータの出力またはそのデータを
測定することが困難な場合においても、安定して試験を
行なうことが可能である。それは、Ｄ／Ａ変換器の場合
は低速でデータを入力し記憶装置に記憶した後に高速で
読み出しＤ／Ａ変換器に与えることにより、また、Ａ／
Ｄ変換器の場合はＡ／Ｄ変換した高速のデータを一度記
憶装置に記憶した後に低速で読み出すことにより、デー
タを低速で入出力することができるからである。
は、装置内部のデータ転送レートが高速で外部からのデ
ータの入力や外部へのデータの出力またはそのデータを
測定することが困難な場合においても、安定して試験を
行なうことが可能である。それは、Ｄ／Ａ変換器の場合
は低速でデータを入力し記憶装置に記憶した後に高速で
読み出しＤ／Ａ変換器に与えることにより、また、Ａ／
Ｄ変換器の場合はＡ／Ｄ変換した高速のデータを一度記
憶装置に記憶した後に低速で読み出すことにより、デー
タを低速で入出力することができるからである。
【００３５】上記の実施形態のＡ／Ｄ、Ｄ／Ａ、変換器
の試験装置では、Ｄ／Ａ変換器の試験の際は、シリアル
のデジタル的アナログデータをＡ／Ｄ変換器に入力し、
装置内部でシリアル・デジタル変換した後にＤ／Ａ変換
器に与え、Ｄ／Ａ変換器のアナログ出力を測定する。ま
た、Ａ／Ｄ変換器の試験の際は、Ａ／Ｄ変換器出力デー
タをパラレル・シリアル変換した後にＤ／Ａ変換器にア
ナログ的デジタルデータとして与え、Ｄ／Ａ変換器の出
力をデジタル出力として判定する。
の試験装置では、Ｄ／Ａ変換器の試験の際は、シリアル
のデジタル的アナログデータをＡ／Ｄ変換器に入力し、
装置内部でシリアル・デジタル変換した後にＤ／Ａ変換
器に与え、Ｄ／Ａ変換器のアナログ出力を測定する。ま
た、Ａ／Ｄ変換器の試験の際は、Ａ／Ｄ変換器出力デー
タをパラレル・シリアル変換した後にＤ／Ａ変換器にア
ナログ的デジタルデータとして与え、Ｄ／Ａ変換器の出
力をデジタル出力として判定する。
【００３６】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００３７】
【発明の効果】以上の説明より明らかなように、本発明
の集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験回路およ
び試験方法は、Ｄ／Ａ変換器の試験の際には、Ａ／Ｄ変
換器からのデータをシリアル・パラレル変換しＤ／Ａ変
換器に与えることにより、Ａ／Ｄ変換器の試験の際には
Ａ／Ｄ変換器からのデータをパラレル・シリアル変換し
てＤ／Ａ変換器に与える。このことにより、Ｄ／Ａ変換
器試験の際のデータ入力端子およびＡ／Ｄ変換器試験時
のデータ出力端子を設けることなく、Ｄ／Ａ変換器及び
Ａ／Ｄ変換器単体の試験を行なうことが可能となる。こ
のため半導体装置の場合においては、端子数の削減によ
りチップ面積の削減及びパッケージサイズの削減が可能
となり、コスト削減が可能である。また、装置内の記憶
装置にパラレルデータを一時記憶することにより、シリ
アル／パラレル変換またはパラレル／シリアル変換の変
換速度によらず実際の動作状態での試験が可能となる。
の集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験回路およ
び試験方法は、Ｄ／Ａ変換器の試験の際には、Ａ／Ｄ変
換器からのデータをシリアル・パラレル変換しＤ／Ａ変
換器に与えることにより、Ａ／Ｄ変換器の試験の際には
Ａ／Ｄ変換器からのデータをパラレル・シリアル変換し
てＤ／Ａ変換器に与える。このことにより、Ｄ／Ａ変換
器試験の際のデータ入力端子およびＡ／Ｄ変換器試験時
のデータ出力端子を設けることなく、Ｄ／Ａ変換器及び
Ａ／Ｄ変換器単体の試験を行なうことが可能となる。こ
のため半導体装置の場合においては、端子数の削減によ
りチップ面積の削減及びパッケージサイズの削減が可能
となり、コスト削減が可能である。また、装置内の記憶
装置にパラレルデータを一時記憶することにより、シリ
アル／パラレル変換またはパラレル／シリアル変換の変
換速度によらず実際の動作状態での試験が可能となる。
【図１】本発明の集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器
の試験回路および試験方法の第１の実施形態を示すブロ
ック構成図である。
の試験回路および試験方法の第１の実施形態を示すブロ
ック構成図である。
【図２】第２の実施形態を示すブロック構成図である。
【図３】第３の実施形態を示すブロック構成図である。
【図４】第４の実施形態を示すブロック構成図である。
【図５】従来例１のブロック構成図である。
【図６】従来例２のブロック構成図である。
【図７】従来例３のブロック構成図である。
１ 入力端子 ２ 出力端子 ３ Ａ／Ｄ変換器 ４ Ｄ／Ａ変換器 ５ シリアル／パラレル変換器 ６ パラレル／シリアル変換器 ７ 処理回路 ８ Ａ／Ｄ変換器出力端子 ９ Ｄ／Ａ変換器入力端子 １０ Ａ／Ｄ・Ｄ／Ａ変換器試験装置 １１ Ａ／Ｄ変換器出力兼Ｄ／Ａ変換器入力端子 １２ 入出力切換器 １３ 切換器 １４ 記憶装置 ２１ 信号発生器 ２２ 電圧測定器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０８Ｃ 13/00
Claims (4)
- 【請求項１】 Ａ／Ｄ変換器と、シリアル／パラレル変
換器またはパラレル／シリアル変換器と、切換器と、Ｄ
／Ａ変換器と、通常時に使用される所定の処理回路と、
を有して集積回路に構成され、 前記集積回路の入出力端子間に、前記Ａ／Ｄ変換器、前
記シリアル／パラレル変換器または前記パラレル／シリ
アル変換器、前記切換器、前記Ｄ／Ａ変換器が直列に、
且つ、前記シリアル／パラレル変換器または前記パラレ
ル／シリアル変換器の出力が前記切換器の一方の選択端
子および前記Ｄ／Ａ変換器の入力が前記切換器の共通端
子と接続され、 前記処理回路が前記シリアル／パラレル変換器または前
記パラレル／シリアル変換器と並列に、且つ、出力端子
が前記切換器の他方の選択端子と接続され、 前記集積回路の入力端子には、前記Ｄ／Ａ変換器または
前記Ａ／Ｄ変換器を試験する試験用データとしてのアナ
ログデータが入力され、 前記Ｄ／Ａ変換器を試験する際に、 前記シリアル／パラレル変換器では、該Ａ／Ｄ変換器か
らの出力に基づいて、前記アナログデータがどの電圧範
囲内のものであったかを判定し、当該判定に対応したデ
ジタルデータを複数回得ることでパラレルデータとして
該Ｄ／Ａ変換器に出力し、 前記Ａ／Ｄ変換器を試験する際に、 前記パラレル／シリアル変換器では、該Ａ／Ｄ変換器の
出力ビットを分割し、当該分割されたビット内容に応じ
て前記Ｄ／Ａ変換器の入力ビット数と同等のビット数を
有する符号を生成し、これを複数回分割して該Ｄ／Ａ変
換器に出力し、 前記Ｄ／Ａ変換器から出力されるアナログデータを観測
して該Ｄ／Ａ変換器の特性または前記Ａ／Ｄ変換器の特
性を測定することを特徴とする集積回路内蔵型Ａ／Ｄ・
Ｄ／Ａ変換器の試験回路。 - 【請求項２】 前記集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換
器の試験回路は、 前記シリアル／パラレル変換器または前記パラレル／シ
リアル変換器の前段または後段に記憶装置を有し、 前記シリアル／パラレル変換器または前記パラレル／シ
リアル変換器及び前記記憶装置が前記処理回路と並列接
続に構成され、 前記記憶装置は、 前記Ｄ／Ａ変換器を試験する際に、 前記シリアル／パラレル変換器から出力されるパラレル
データを記憶し、 前記Ａ／Ｄ変換器を試験する際に、 前記Ａ／Ｄ変換器から出力されるパラレルデータを記憶
することを特徴とする請求項１記載の集積回路内蔵型Ａ
／Ｄ・Ｄ／Ａ変換器の試験回路。 - 【請求項３】 Ａ／Ｄ変換器と、シリアル／パラレル変
換器またはパラレル／シリアル変換器と、切換器と、Ｄ
／Ａ変換器と、通常時に使用される所定の処理回路と、
を有する集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験方
法において、 前記Ａ／Ｄ変換器と、前記シリアル／パラレル変換器ま
たは前記パラレル／シリアル変換器と、前記切換器と、
前記Ｄ／Ａ変換器とが直列接続状態となるように該切換
器の接続を切り替える切り替え工程と、 前記集積回路の入力端子に前記Ｄ／Ａ変換器または前記
Ａ／Ｄ変換器を試験する試験データとしてのアナログデ
ータを入力する入力工程と、 前記Ｄ／Ａ変換器から出力されるアナログデータを測定
する測定工程とを有し、 前記Ｄ／Ａ変換器を試験する際には、 前記シリアル／パラレル変換器で、該Ａ／Ｄ変換器から
の出力に基づいて、前記アナログデータがどの電圧範囲
内のものであったかを判定し、当該判定に対応したデジ
タルデータを複数回得ることでパラレルデータとして該
Ｄ／Ａ変換器に出力し、 前記Ａ／Ｄ変換器を試験する際には、 前記パラレル／シリアル変換器で、該Ａ／Ｄ変換器の出
力ビットを分割し、当該分割されたビット内容に応じて
前記Ｄ／Ａ変換器の入力ビット数と同等のビット数を有
する符号を生成し、これを複数回分割して該Ｄ／Ａ変換
器に出力し、 前記測定工程により、前記Ｄ／Ａ変換器の特性または前
記Ａ／Ｄ変換器の特性を測定することを特徴とする集積
回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験方法。 - 【請求項４】 前記シリアル／パラレル変換器または前
記パラレル／シリアル変換器の前段または後段に記憶装
置を配し、 前記シリアル／パラレル変換器または前記パラレル／シ
リアル変換器および前記記憶装置が前記処理回路と並列
接続に構成され、 前記Ｄ／Ａ変換器を試験する際には、 前記シリアル／パラレル変換器から出力されるパラレル
データを記憶し、 前記Ａ／Ｄ変換器を試験する際には、 前記Ａ／Ｄ変換器から出力されるパラレルデータを記憶
する記憶工程を有することを特徴とする請求項３記載の
集積回路内蔵型Ａ／Ｄ・Ｄ／Ａ変換器の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32608097A JP3144363B2 (ja) | 1997-11-27 | 1997-11-27 | 集積回路内蔵型ａ／ｄ・ｄ／ａ変換器の試験回路および試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32608097A JP3144363B2 (ja) | 1997-11-27 | 1997-11-27 | 集積回路内蔵型ａ／ｄ・ｄ／ａ変換器の試験回路および試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163724A JPH11163724A (ja) | 1999-06-18 |
| JP3144363B2 true JP3144363B2 (ja) | 2001-03-12 |
Family
ID=18183895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32608097A Expired - Fee Related JP3144363B2 (ja) | 1997-11-27 | 1997-11-27 | 集積回路内蔵型ａ／ｄ・ｄ／ａ変換器の試験回路および試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144363B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102590014B (zh) * | 2012-01-21 | 2014-11-05 | 哈尔滨工业大学 | 新拌混凝土抗离析和泌水的测定装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3840114B2 (ja) | 2002-01-22 | 2006-11-01 | キヤノン株式会社 | コントローラ部動作検証システム、コントローラ装置、コントローラ装置に適用される画像データ出力制御方法、プログラム、及び記憶媒体 |
-
1997
- 1997-11-27 JP JP32608097A patent/JP3144363B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102590014B (zh) * | 2012-01-21 | 2014-11-05 | 哈尔滨工业大学 | 新拌混凝土抗离析和泌水的测定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163724A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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