JP3142861B2 - 二重領域メモリ制御器 - Google Patents

二重領域メモリ制御器

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JP3142861B2 JP02213622A JP21362290A JP3142861B2 JP 3142861 B2 JP3142861 B2 JP 3142861B2 JP 02213622 A JP02213622 A JP 02213622A JP 21362290 A JP21362290 A JP 21362290A JP 3142861 B2 JP3142861 B2 JP 3142861B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は商業的に市販されているマイクロプロセッサ
チップのセットを組み込んだマイクロコンピュータシス
テムで使用されるメモリ制御器に関する。
（従来の技術） 非同期式メモリ制御器はマイクロプロセッサチップの
セットの演算速度に関して非同期的であるシステムのメ
モリにアクセスするために用いられる。メモリ制御器は
通常はシステムのメモリにデータを書込んだり該メモリ
からデータを読取ったりするための制御信号を発生する
ためのものである。
マイクロプロセッサ及びメモリチップのセットは急速
に発展しており、又は永久に発展し続けることが期待さ
れている。さらに、マイクロプロセッサ及びメモリチッ
プは異なる割合で発展しているので、マイクロプロセッ
サ、メモリ及びそれらが通信を行うためのバスの動作性
能のパラメータ、特に演算速度の差が、発展の完成度に
応じて、拡張したり縮小したり、すなわち大きくなった
り小さくなったりする。さらに、次々と立ち現れる各種
技術を用いたマイクロコンピュータチップのセットの動
作性能もまた異なる割合で発展している。
今日のマイクロコンピュータ製造業者は、生産するシ
ステムの設計及び構造にわたって制御を行う一方で、通
常は、新しいマイクロコンピュータやメモリ装置を始
め、アドオンされる周辺機器、付属品及び他の製造業者
により製造されたメモリオプションなどと、自分のシス
テムとの互換性を確保するために必要なパラメータを予
測する必要がある。マイクロプロセッサやメモリ装置の
動作性能やインタフェースの特徴は同じ装置でも公開時
期に応じてしばしば異なるものであるし、同様に、周辺
機器、付属品及びメモリオプションなどもこれらの装置
の製造業者の間で相違している。
周辺装置の動作性能は、しばしば、マイクロコンピュ
ータシステム設計の変化に適応するべく、最適な動作性
能よりも低く設計、すなわち「逆調整（detune）」され
るのに対して、マイクロプロセッサチップ及びメモリ装
置は通常は逆調整されることはない。従って、高い動作
性能のマイクロコンピュータを製造する製造業者は、シ
ステムに接続される最大数の装置との互換性を有するシ
ステムを製造するために、周辺機器や付属品やいくつか
のメモリオプションの異なった、むしろ劣った動作性能
を相当許容している。さらに、マイクロプロセッサの製
造業者はマイクロプロセッサチップのセット及びメモリ
装置の改良及びモデルチェンジを予測しておく必要があ
る。マイクロプロセッサ製造業者がかかる改良を予測し
ていない場合には、業者の製品が通用する全市場よりも
小さくシステムの市場性が限定されてしまうであろう。
完成したマイクロコンピュータはしばしばデスクトッ
プ型機器への応用を致したものであるが、かかるコンピ
ュータは、中央処理装置（以下では、「CPU」、「プロ
セッサ」又は「マイクロプロセッサ」と称する。）と、
数学的「コプロセッサ」、DMA機能、メモリ、種々のシ
ステムポート、及びビデオ、キーボード、フロッピーデ
ィスク、直列及び並列ポート、SCSI装置、マウスなどに
対するインタフェースのようなサブシステムを含んでい
る。
マイクロコンピュータはシステム内のサブシステムア
ドレス、データ及び制御信号を処理することで機能して
いる。システムのメモリに流れ込んだりメモリから流れ
出したりする制御データは、通常はプロセッサ、主シス
テムメモリ及びバスの間のデータ流れとタイミングとを
制御するメモリ制御器によって供給される。
高速のマイクロプロセッサ及びメモリ装置がマイクロ
コンピュータシステムの設計者に利用されるにつれて、
改良された動作性能はシステムの他の構成要素によって
制限されてきた。例えば、特にマイクロプロセッサ及び
メモリ装置の相対的動作は異なる割合で変化に次ぐ変化
を遂げてきたので、メモリ制御技法の速度をマイクロプ
ロセッサ及びメモリ装置の速度の向上に比例して向上さ
せることはできなかった。
メモリ制御器が現在市販されている高速のマイクロプ
ロセッサ及びメモリ装置を利用して単に高速に駆動され
た場合には、あるメモリ装置は異なるシステムにおいて
異なる方法で故障を生じ始めるであろう。メモリ制御器
がマイクロプロセッサとのペースを守りながら高速に駆
動されればされるほど、メモリ装置が故障を生じたり始
めたりする頻度が高くなる。故障の形態には、データの
損失やアドレス及び制御信号の損失が含まれる。従っ
て、例えば20又は25MHzの高速のマイクロプロセッサ、
低速のメモリ装置、及びさらに遅い、例えば8MHzで動作
する入力／出力（I/O）バスが組み込まれたマイクロコ
ンピュータシステムが非常に好ましい。
ダイナミックRAM（DRAM）装置のようなメモリ構成要
素の発展は通常はプロセッサ技術の発展と歩調を合わせ
ているのに対して、これらの装置の制御論理はしばしば
そうではない。かかる論理の機能及び技術はマイクロコ
ンピュータシステムの速度全体に対する制御でもある。
例えば、プロセッサがメモリにアクセスするためには、
マイクロプロセッサからのアクセス要求信号に応答して
順に発生されるバス制御器ストローブ信号に応答してア
クセス信号が発生される必要がある。バッファリング及
びゲート遅れから生じるバス及びメモリ制御に関連する
付加的オーバーヘッドはこれらの信号を発生することを
要求される。このように、システムのメモリ制御に必要
なことは明らかに、プロセッサとシステムメモリの間の
高い頻度の対話に耐えられることではなく、一方では進
展するマイクロプロセッサ技術の速度から、他方では従
来の又は現状のバス／バス制御器技術から離れることな
のである。
（発明が解決しようとする課題） マイクロプロセッササブシステムの演算速度は、同期
的であるにしろないにしろ１又は２以上のクロック又は
タイミング信号により支配される。従来は、かかるクロ
ック信号は同期されていない２以上のソースから通常は
引き出されていた。従って、マイクロプロセッサ及びメ
モリの同期化動作が要求される場合には、制御、ゲーテ
ィング、及びハンドシェーク信号のタイミングの許容差
はクロック信号源の不正確な共動作を十分に許容する程
度に和らげられる必要があった。8MHzで動作するマイク
ロコンピュータの場合には、動作性能は許容範囲であ
り、合理的な信頼性を有している。
しかしながら、動作速度が増加するにつれて、臨界シ
ステムのタイミングパラメータは、マルチソースクロッ
ク信号で信頼性を持って達成できるよりも実質的に高い
精度でなければならない。このように、20MHz以上で動
作する場合には、一つのソースから発生されるクロック
信号はクロック及び制御信号のスキューを締め出し、信
頼性のある高速動作を確保することが必要となる。
（課題を解決するための手段） 本発明に基づくシステムのメモリ制御は、設計者が選
択してマイクロプロセッサとインタフェースするための
同期式制御器と、IBM社製のマイクロチャネルアーキテ
クチャ（MCA）のような現在通用している入力／出力（I
/O）バスと直接インタフェースするための非同期式制御
器とを含んでいる。このように、本発明の制御器、すな
わち高速マイクロプロセッサ又はマイクロコンピュータ
内のバス連結装置により、多くの製造業者から供給され
ている80ナノ秒のダイナミックRAMへアクセスすること
で、強化された動作性能を有するバスタイミング装置が
促進される。本発明に基づくシステムメモリ制御の分割
により、マイクロプロセッサ及びダイナミックRAMの技
術の発展が期待され、かかる技術の発展はMCAの速度や
その他の従来型バス技術の展開ペース又は性質により妨
害を受けることもない。マイクロプロセッサ又はシステ
ムメモリの動作性能に影響を与えずに、すなわち逆調整
することなく、バス連結装置によりメモリにアクセスす
るための非同期式メモリ制御器技法を備えることが好ま
しい。
本発明の非同期式制御装置は、主I/Oバスからの制御
信号に応答して、マイクロコンピュータのシステムメモ
リに非同期式にアクセスするバス連結装置を備えてい
る。同期式メモリ制御器は、マイクロプロセッサからの
指令信号に応答してシステムメモリにマイクロプロセッ
サがアクセスすることを可能にするためのものであるこ
とは周知である。本発明は、高性能マイクロプロセッサ
により要求される速度とは異なる速度で主I/Oバスに連
結された装置及びサブシステムに関するメモリに別々に
アクセスすることにより、マイクロコンピュータシステ
ムの全体の動作性能を補強するために用いられる。この
ように、本発明による制御装置により、同期式メモリ制
御器を介して装置に連結されるI/Oバスによるシステム
メモリへの及びからのアクセスに先立って必要な、バッ
ファリングや、制御信号調整や、その他の付加的なオー
バーヘッドが必要になる。同期領域と非同期領域の境界
上の不安定問題も解消される。
（実施例） 第１図を参照するに、本発明によれば、メモリ制御シ
ステム10は同期式制御装置12及び非同期式制御装置14を
含んでいる。制御装置12及び14はそれぞれ行及び列のア
ドレス信号（それぞれRAS及びCAS）、並びにダイナミッ
クRAM16にアクセスするための書き込みイネーブル信号
（WEN）を発生する。RAS及びCAS信号の指示は、ここに
説明される他の信号と同様に、RASN及びCASNのように添
え字Ｎを含むものとする。かかる指示は単にかかる信号
が低電圧又は負極性で能動化されることを示すために用
いられる。
同期式制御装置12は、G2インコーポレーテッドにより
製造販売されている同期式GC182メモリ制御器のよう
な、マイクロプロセッサからの指令に応答してRAU、CAS
及びWENを発生するために好適な市販されているいかな
るメモリ制御器であっても構わない。ダイナミックRAM1
6は、好ましくは、同期式制御装置12により発生されたR
AS、CAS及びWEN信号を受信するに好適な高速の動作性能
を備えた、市販のダイナミックRAM装置である。かかる
ダイナミックRAM装置としては、日立や富士通により製
造されているHM5110003やMB81C1000 80 NSなどがある。
非同期式制御器14は、それぞれ、主I/Oバスからの制
御信号に応答して、RAS、CAS及びWEN信号（第３図に31,
32,33として示されている。）を発生する。本発明の好
適な実施例においては、非同期式制御装置14は、ここに
参考として言及するIBMのパーソナルシステム/2マイク
ロコンピュータ用のテクニカルリファレンスに記述され
ているMCAバスにインタフェースされ発生された制御信
号を受信するべく設計されている。
同期式制御装置12及び非同期式制御装置14は共にPENA
N信号により可能化される。PENANは同期式制御装置12が
可能化されている場合には、低状態（すなわち、負状
態）であり、非同期式制御装置14が可能化されている場
合には、高状態（すなわち、正状態）である。このよう
に、二つの制御器が同時に可能化されることはない。
PENAN信号の状態はマイクロプロセッサにより決定さ
れる。インテル社製の80386マイクロプロセッサチップ
を使用した場合には、PENANは、マイクロプロセッサの
ホールド要求信号に応答してマイクロプロセッサにより
発生されるHOLDACK信号から引き出される。このよう
に、マイクロプロセッサがMCAバスを制御する場合に、
同期式制御装置がダイナミックRAM16にアクセスするた
めに用いられる。逆に、マイクロプロセッサがMCAバス
の制御をしない場合には、非同期式制御装置14がダイナ
ミックRAM16にアクセスするために用いられる。
同期式制御装置12は典型的には、25ないし33MHzで動
作し、ゼロ待機状態と40ナノ秒の時間周期を有する高速
制御器である。対称的に、非同期式制御装置14は、200
ナノ秒のメモリ時間周期で動作する低速のシステムであ
る。インバータ17により、非同期式制御装置14が同期式
制御装置12が可能化されれている間に決して可能化され
ないように保証される。
第２図を参照するに、非同期式制御装置14はゲートM1
00〜M102、M105〜M112及びフリップフロップM103〜M104
を含んでいる。非同期式制御装置14は、明細書中に記載
されているように、MCA信号CMD、リフレッシュ、CRAMC
S、SO及びSI、DELCMD、並びにCADLの論路敵組合わせに
応答してRAS、CAS及びWEN信号を発生する。DENCMDはMCA
信号CMDの遅らされたバージョンであり、CRAMCSはメモ
リアクセスを指示するMCAからのアドレス及び状態復号
信号である。
第２図を参照するに、非同期式制御装置14は、 WEN＝SON′NAND SIN の関係式に従いSON及びSINに応答して、WEN信号33を発
生する。ここで、SON′はSONの補数である。SON及びSIN
信号は、CMDN信号が刻時ラッチM103及びM104を介して活
性化、すなわち低状態になることにより刻時される。
第２図及び第３図を参照するに、非同期式制御装置14
はCADLN又はREFRESHN信号の活性化に応答してRASN信号3
1を発生する。RASNは、ORゲートM111がDELCMDNの活性化
（すなわち低状態）に応答して解放するまで活性化して
おり、それから非活性化（すなわち高状態）になる。
CASN信号は、 CASN＝［［SON XOR SIN］＊CRAMCS＊REFRESHN ＊CMDN′］′ の関係式に従い、いくつかの別のMCA信号に応答してCMD
Nが活性化された場合に、４入力NANDゲートM101により
発生される。ここでCMDN′はCMDNの補数である。関数
［SON XOR SIN］はXORゲートM102により発生され、CM
DN′はインバータM100により発生される。
第１図に示すように、好適な実施例においては、非同
期式制御装置14の出力ポートは、ダイナミックRAM16の
入力ポートにおいて、同期式制御装置12の出力ポートと
接続されている。同様に、非同期式制御装置14のWEN信
号ポートは、ダイナミックRAM16の書き込み可能化ポー
トで同期式制御装置12のWEN信号ポートに接続されてい
る。この構成は、非同期式制御装置14のBiCMOS要素によ
り発生されるトライステート信号により促進される。
（発明の効果） 以上のように、本発明によれば、非同期式制御装置が
主I/Oバスからの制御信号に応答してマイクロコンピュ
ータのシステムメモリに非同期式にアクセスするバス連
結装置を備えており、同期式メモリ制御器がマイクロプ
ロセッサからの指令信号に応答してシステムメモリにマ
イクロプロセッサがアクセスする手段を備えているの
で、高性能マイクロプロセッサにより要求される速度と
は異なる速度で主I/Oバスに連結された装置及びサブシ
ステム用のメモリに別々にアクセスすることが可能にな
り、マイクロコンピュータシステムの全体の動作性能を
補強すること可能である。このように、本発明による制
御装置により、同期式メモリ制御器を介して装置に連結
されるI/Oバスによるシステムメモリへの／からのアク
セスに先立って必要な、バッファリングや、制御信号調
整や、その他の付加的なオーバーヘッドが不要になる。
また、同期領域と非同期領域の境界上の不安定問題も解
消される。
【図面の簡単な説明】
第１図は、本発明の原理に基づいて構成された非同期式
メモリ制御装置を用いたメモリ制御システムのブロック
図であり、 第２図は、第１図のメモリ制御システムにより用いられ
た非同期式メモリ制御装置のブロック図であり、 第３図は、第１図及び第２図の非同期式メモリ制御装置
により発生された制御信号のタイミング図である。 10……メモリ制御システム、 12……同期式制御装置、 14……非同期式制御装置、 16……ダイナミックRAM、 17……インバータ、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・ジェイ・ラーソン アメリカ合衆国ミネソタ州55419 ミネ アポリス，サウス・ジェイムズ・アヴェ ニュー・5409 (72)発明者 ジェフリー・ヴィ・ハーリング アメリカ合衆国ミネソタ州55419 ブル ーミントン，ノード・ドライヴ・4716 (56)参考文献 特開 昭63−204942（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/16 G06F 13/42

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】マイクロプロセッサ、同期式バス、及び非
    同期式バスを有するマイクロコンピュータシステムにお
    いて、該非同期式バスがバス制御信号を有し、該マイク
    ロプロセッサがコマンド信号を生成し、メモリ制御シス
    テムが、前記同期式バスと非同期式バスの両方を、単一
    のメモリサブシステムにインターフェースし、該メモリ
    制御システムが、 前記マイクロプロセッサ及び前記同期式バスに接続され
    て、前記マイクロプロセッサからのコマンド信号に応答
    して、同期式のメモリアドレス信号と同期式の書き込み
    イネーブル信号を生成するための同期式制御手段（12）
    と、 前記非同期式バスに接続されて、バス制御信号に応答し
    て、非同期式のメモリアドレス信号と非同期式の書き込
    みイネーブル信号を生成するための非同期式制御手段
    （14）と、 前記同期式制御手段（12）と前記非同期式制御手段（1
    4）に接続されたダイナミックランダムアクセスメモリ
    から構成されて、前記同期式のメモリアドレス制御信
    号、前記同期式の書き込みイネーブル信号、前記非同期
    式のメモリアドレス信号及び前記非同期式の書き込みイ
    ネーブル信号に応答する単一のメモリサブシステム（1
    6）と、 前記マイクロプロセッサ、同期式制御手段（12）及び非
    同期式制御手段（14）に接続されて、前記マイクロプロ
    セッサからのコマンド信号（PENAN）に応答して、前記
    制御手段の１つを動作可能にし、前記制御手段の他方を
    動作不能にするためのロジック手段（17） とからなること。
  2. 【請求項２】前記ロジック手段（17）が、前記同期式制
    御手段（12）と、前記非同期式制御手段（14）のいずれ
    かを動作可能にするために有効であるが、両方の制御手
    段が同時にはアクティブにならないようにすることから
    なる、請求項１のメモリ制御システム。
  3. 【請求項３】２つのバスを有するマイクロコンピュータ
    における単一のメモリシステムへのアクセス、及び該メ
    モリシステムからのアクセスを制御するための方法であ
    って、前記バスの一方は同期式マイクロプロセッサのバ
    スであり、前記バスの他方は非同期式入力／出力バスで
    あり、該非同期式入力／出力バスがバス制御信号を有し
    ており、前記方法が、 前記マイクロコンピュータからのコマンド信号に応答し
    て、同期式のメモリアドレス信号及び前記書き込みイネ
    ーブル信号を生成するステップと、 バス制御信号に応答して、非同期式のメモリアドレス信
    号及び書き込みイネーブル信号を生成するステップと、 前記マイクロコンピュータからのコマンド信号（PENA
    N）に応答して、同期式制御手段（12）と非同期式制御
    手段（14）のいずれかを動作可能にするが、両方の制御
    手段が同時にはアクティブにならないようにするステッ
    プ とからなること。
  4. 【請求項４】ダイナミックランダムアクセスメモリを、
    同期式中央処理装置のバス、及び非同期式入力／出力バ
    スに選択的にインターフェースするためのメモリコント
    ローラであって、該メモリコントローラが、 同期式の行アドレス信号、列アドレス信号及び書き込み
    イネーブル信号を提供する、同期式中央処理装置のバス
    に接続された同期式制御装置（12）と、 非同期式の行アドレス信号、列アドレス信号及び書き込
    みイネーブル信号を提供する、非同期式入力／出力バス
    に接続された非同期式制御装置（14）と、 前記同期式制御装置（12）と前記非同期式制御装置（1
    4）に接続されたダイナミックランダムアクセスメモリ
    から構成され、前記行アドレス信号、前記列アドレス信
    号及び書き込みイネーブル信号に応答する単一のメモリ
    サブシステム（16）と、 前記同期式制御装置（12）のイネーブル端子と、前記非
    同期式制御装置（14）のイネーブル端子との間に接続さ
    れ、これによって、同時には前記制御装置の１つだけを
    可能化することを許可する、インバータ（17） とからなること。
JP02213622A 1989-08-11 1990-08-10 二重領域メモリ制御器 Expired - Lifetime JP3142861B2 (ja)

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