JP3142614B2 - Method for manufacturing N-channel MOSFET - Google Patents
Method for manufacturing N-channel MOSFETInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、NチャネルMOSFE
T製造方法に関するものである。The present invention relates to an N-channel MOSFE
The present invention relates to a T manufacturing method.
【0002】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there are the following.
【0003】現在一般的に使用されているNチャネルM
OSFETの製造方法を図4を用いて説明する。[0003] Currently used N channel M
It will be described with reference to FIG. 4 a manufacturing method of OSFET.
【0004】まず、図4(a)に示すように、P型シリ
コン基板1上に厚い酸化膜2により、フィールド領域、
アクティブ領域を形成した後、アクティブ領域にゲート
酸化膜3を成長させる。First, as shown in FIG. 4A, a thick oxide film 2 is formed on a P-type silicon substrate 1 to form a field region,
After forming the active region, a gate oxide film 3 is grown in the active region.
【0005】次に、図4(b)に示すように、Vt(閾
値電圧)を調整することを目的として、ゲート下のシリ
コン基板内の不純物濃度を高めるため、ゲート酸化膜3
を通して、Vtコントロールイオン注入を行い、11B+
イオンをシリコン基板に打ち込む。Next, as shown in FIG. 4B, in order to adjust Vt (threshold voltage), in order to increase the impurity concentration in the silicon substrate below the gate, a gate oxide film 3 is formed.
Through the Vt control ion implantation, 11 B +
Ions are implanted into a silicon substrate.
【0006】その後、図4(c)に示すように、ポリシ
リコン膜4を生成し、フォトリソエッチングによりゲー
トを形成する。更に、ソース・ドレイン5,6をイオン
注入と、適当な熱処理により形成する。Thereafter, as shown in FIG. 4C, a polysilicon film 4 is formed, and a gate is formed by photolithographic etching. Further, the source / drain 5 and 6 are formed by ion implantation and appropriate heat treatment.
【0007】次に、図4(d)に示すように、絶縁膜7
を生成し、コンタクトホールを開口し、アルミ等により
配線層8を形成する。[0007] Next, as shown in FIG.
Is formed, a contact hole is opened, and a wiring layer 8 is formed of aluminum or the like.
【0008】なお、このような分野の公知技術として、
例えば、特開昭61−292318号公報や特開昭60
−195928号公報を挙げることができる。[0008] As a known technique in such a field,
For example, Japanese Patent Application Laid-Open No. 61-292318 and Japanese Patent Application Laid-Open
No. 195,928.
【0009】[0009]
【発明が解決しようとする課題】以上のような製造方法
をとることにより、形成されるNチャネルMOSFET
の不純物プロファイルの一例を図5に示す。An N-channel MOSFET formed by the above-described manufacturing method.
FIG. 5 shows an example of the impurity profile of FIG.
【0010】Vtコントロールイオン注入された11B+
イオンのプロファイルは、イオン注入時の加速エネルギ
ーに従った深さにピークを持ち、イオン注入では、ピー
クを中心に注入不純物が分布を持つため、不可逃的にシ
リコン基板表面の不純物濃度を高めてしまう。そのため
駆動力が低下する。Vt control ion-implanted 11 B +
The ion profile has a peak at a depth according to the acceleration energy at the time of ion implantation, and the ion implantation has a distribution of implanted impurities centered on the peak. I will. Therefore, the driving force decreases.
【0011】駆動力の低下はMOSFETの高速度動作
を妨げる。しかしながら、Vtコントロールイオン注入
を省略することは、Vtの調整が不可能になることに加
えて、ゲートの空乏層幅が大きくなるため、微細なMO
SFETでは、短チャネル効果が発生する。したがっ
て、高集積化を目指す上で、Vtコントロールイオン注
入の省略はできない。[0011] The reduction in driving force prevents high-speed operation of the MOSFET. However, omitting Vt control ion implantation not only makes it impossible to adjust Vt, but also increases the depletion layer width of the gate.
In the SFET, a short channel effect occurs. Therefore, Vt control ion implantation cannot be omitted in order to achieve high integration.
【0012】以上の理由から、Vtコントロールイオン
注入による基板表面の不純物濃度が高いことが、集積回
路の高速化の大きな妨げとなっている。[0012] For the above reasons, the high impurity concentration on the substrate surface due to Vt control ion implantation greatly hinders the speeding up of the integrated circuit.
【0013】本発明は、以上に述べたシリコン基板表面
の不純物濃度が高いために生じる駆動力低下の問題点を
除去するため、基板表面の不純物濃度を極力少なくし、
かつ、Vtの調整と短チャネル効果の発生とを、従来技
術と同等なNチャネルMOSFETの形成で行うことが
でき、しかも高速化、高集積化が可能なNチャネルMO
SFETの製造方法を提供することを目的とする。According to the present invention, in order to eliminate the above-mentioned problem of a decrease in driving force caused by the high impurity concentration on the silicon substrate surface, the impurity concentration on the substrate surface is reduced as much as possible.
In addition, the adjustment of Vt and the generation of the short-channel effect can be performed by forming an N-channel MOSFET equivalent to that of the prior art, and an N-channel MO capable of high speed and high integration can be obtained.
An object of the present invention is to provide a method for manufacturing an SFET.
【0014】[0014]
【課題を解決するための手段】本発明は、上記目的を達
成するために、NチャネルMOSFETの製造方法にお
いて、表面にフィールド領域とアクティブ領域とが画定
されたP型のシリコン基板を用意する工程と、前記アク
ティブ領域に第1の酸化膜を形成する工程と、前記シリ
コン基板と前記第1の酸化膜の界面にP型の不純物濃度
プロファイルのピークがくるように設定した飛程距離に
てP型の不純物のイオン注入を行う工程と、前記第1の
酸化膜を除去する工程と、その後、前記アクティブ領域
の前記シリコン基板表面付近の不純物濃度が低くなるよ
うに、前記アクティブ領域にシリコンをエピタキシャル
成長にて形成する工程と、前記アクティブ領域に第2の
酸化膜であるゲート酸化膜、ゲート電極、ソース・ドレ
イン層をそれぞれ形成する工程とを有するようにしたも
のである。According to the present invention, there is provided a method of manufacturing an N-channel MOSFET, comprising the steps of: providing a P-type silicon substrate having a field region and an active region defined on a surface thereof; When, P and forming a first oxide film on the active region at the silicon substrate and the first interface range distance was set so that the peak of the P-type impurity concentration profile of the oxide film Implanting impurities of a mold type , removing the first oxide film, and then epitaxially growing silicon in the active region so that the impurity concentration in the active region near the surface of the silicon substrate is reduced. And forming a second in the active region.
Gate oxide film, gate electrode, source / drain
And a step of forming each of the in-layers .
【0015】[0015]
【作用】本発明によれば、上記したように、Nチャネル
MOSFETの製造において、アクティブ領域を形成
後、酸化膜を生成し、Si−SiO2 界面にプロファイ
ルのピークがくるよう飛程距離を設定して、Vtコント
ロールイオン注入を行なう。その後、酸化膜を除去し、
低温エピタキシャル成長により、シリコンをアクティブ
領域に形成する。この工程をとることにより、ゲート下
の浅い部分の不純物濃度は非常に低く、さらに深い部分
では不純物濃度が高いプロファイルの形成を可能にする
ことができる。According to the present invention, as described above, in the manufacture of an N-channel MOSFET, after forming an active region, an oxide film is formed, and a range distance is set so that a peak of a profile comes to the Si-SiO 2 interface. Then, Vt control ion implantation is performed. After that, remove the oxide film,
Silicon is formed in the active region by low-temperature epitaxial growth. By taking this step, it is possible to form a profile in which the impurity concentration in the shallow portion below the gate is very low and the impurity concentration in the deeper portion is high.
【0016】[0016]
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0017】図1は本発明の実施例を示すNチャネルM
OSFETの要部製造工程断面図、図2は本発明の実施
例を示す後半のNチャネルMOSFETの製造工程断面
図である。FIG. 1 shows an N-channel M according to an embodiment of the present invention.
FIG. 2 is a sectional view of a main part manufacturing process of an OSFET, and FIG.
【0018】まず、図1(a)に示すように、P型シリ
コン基板11上に、約6000Åの厚い酸化膜12によ
り、従来技術と同様にフィールド領域、アクティブ領域
を形成する。First, as shown in FIG. 1A, a field region and an active region are formed on a P-type silicon substrate 11 by a thick oxide film 12 of about 6000.degree.
【0019】次に、図1(b)に示すように、アクティ
ブ領域に膜厚500Å程度の酸化膜13を生成する。Next, as shown in FIG. 1B, an oxide film 13 having a thickness of about 500 ° is formed in the active region.
【0020】次に、図1(c)に示すように、Vtコン
トロールイオン注入として、飛程距離をSi−SiO2
界面に合わせて、70Kevとし、ドーズ量4.0×1
012/cm2 で49BF2 + のイオン注入を行なう。Next, as shown in FIG. 1 (c), as a Vt control ion implantation, the range is set to Si-SiO 2.
70 Kev according to the interface, dose amount 4.0 × 1
Ion implantation of 49 BF 2 + is performed at 0 12 / cm 2 .
【0021】次に、図1(d)に示すように、図1
(b)で生成したアクティブ領域の酸化膜13をフッ酸
によって除去する。Next, as shown in FIG.
The oxide film 13 in the active region generated in (b) is removed with hydrofluoric acid.
【0022】次に、図1(e)に示すように、ジ・シラ
ンSi2 H6 雰囲気中,700℃の条件下で、アクテイ
ブ領域にシリコンを500〜1000Å程度エピタキシ
ャル成長させ、エピタキシャル層14を形成する。この
工程は700℃という低温で実施するために、図1
(c)でイオン注入されたB+ の拡散は少なく、不純物
プロファイルへの影響はほとんどない。また、エピタキ
シャル成長によりシリコンを形成するため、フィールド
の酸化膜上にはシリコンは生成されず、アクティブ領域
上にのみ選択的に生成される。Next, as shown in FIG. 1 (e), in disilane Si 2 H 6 atmosphere under conditions of 700 ° C., the silicon was 500~1000Å about epitaxially grown Akuteibu region, an epitaxial layer 14 I do. Since this step is performed at a low temperature of 700 ° C., FIG.
The diffusion of B + implanted in (c) is small, and there is almost no influence on the impurity profile. Further, since silicon is formed by epitaxial growth, silicon is not generated on the oxide film of the field, but is selectively generated only on the active region.
【0023】次に、図2(a)に示すように、850℃
程度の低温で、ウェットO2 雰囲気中でゲート酸化膜1
5を生成する。Next, as shown in FIG.
Gate oxide film 1 in a wet O 2 atmosphere at a low temperature
5 is generated.
【0024】次に、図2(b)に示すように、ポリシリ
コン膜16を生成し、フォトリソエッチングによりゲー
トを生成する。更に、ソース・ドレイン17,18をイ
オン注入と、適当な低温(例えば、850℃以下)の熱
処理により形成する。Next, as shown in FIG. 2B, a polysilicon film 16 is formed, and a gate is formed by photolithographic etching. Further, the source / drain 17 and 18 are formed by ion implantation and heat treatment at an appropriate low temperature (for example, 850 ° C. or lower).
【0025】次に、図2(c)に示すように、絶縁膜1
9を生成し、コンタクトホールを開口し、アルミ等によ
り配線層20を形成する。Next, as shown in FIG.
9, a contact hole is opened, and a wiring layer 20 is formed of aluminum or the like.
【0026】このように、850℃以下の低温の熱処理
の工程により構成するので、B+ イオンがエピタキシャ
ル成長により生成されたシリコン中に拡散することはな
くなる。As described above, since it is constituted by the step of heat treatment at a low temperature of 850 ° C. or less, B + ions do not diffuse into silicon produced by epitaxial growth.
【0027】以上の様な工程により形成される濃度プロ
ファイルを図3に示す。この図において、横軸は深さ、
縦軸は不純物濃度(ions/cm3 )を示している。FIG. 3 shows a concentration profile formed by the above-described steps. In this figure, the horizontal axis is depth,
The vertical axis indicates the impurity concentration (ions / cm 3 ).
【0028】図5に示す従来技術におけるプロファイル
と比較すると、Vtコントロールイオン注入によるB+
イオンが形成するプロファイルのピーク部分よりも浅い
部分は、不純物濃度は非常に低くなる。Compared with the profile of the prior art shown in FIG. 5, B +
A portion shallower than a peak portion of a profile formed by ions has a very low impurity concentration.
【0029】これにより、Vtコントロールイオン注入
による不純物濃度の増大から生じる駆動力の低下は少な
くなる。また、ピーク部分よりも深い部分は、従来技術
によるものとほとんど変わらない。そのため、短チャネ
ル効果の発生についても従来技術のものと大差はない。As a result, a decrease in driving force caused by an increase in impurity concentration due to Vt control ion implantation is reduced. The portion deeper than the peak portion is almost the same as that according to the related art. Therefore, the occurrence of the short channel effect is not much different from that of the related art.
【0030】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above embodiment, but various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【0031】[0031]
【発明の効果】以上、詳細に説明したように、本発明の
製造工程によれば、図3に示したように、基板表面付近
の不純物濃度は非常に小さく、それよりも深い部分では
不純物濃度が高くなり、駆動力、短チャネル効果のどち
らについても好ましい、理想的なプロファイルを形成す
ることができる。As described above in detail, according to the manufacturing process of the present invention, as shown in FIG. 3, the impurity concentration near the substrate surface is very low, and the impurity concentration is deeper in the portion deeper than that. And an ideal profile that is favorable for both the driving force and the short channel effect can be formed.
【0032】従って、高速化、高集積可能なNチャネル
MOSFETの製造が可能となる。Therefore, it is possible to manufacture an N-channel MOSFET capable of high speed and high integration.
【図1】本発明の実施例を示すNチャネルMOSFET
の要部製造工程断面図である。FIG. 1 is an N-channel MOSFET showing an embodiment of the present invention.
3 is a cross-sectional view of a main part manufacturing process.
【図2】本発明の実施例を示す後半のNチャネルMOS
FETの製造工程断面図である。FIG. 2 shows a second half N-channel MOS showing an embodiment of the present invention.
FIG. 4 is a cross-sectional view of a manufacturing process of the FET.
【図3】本発明のNチャネルMOSFETの不純物プロ
ファイルを示す図である。FIG. 3 is a diagram showing an impurity profile of an N-channel MOSFET of the present invention.
【図4】従来のNチャネルMOSFETの製造工程断面
図である。FIG. 4 is a sectional view showing a manufacturing process of a conventional N-channel MOSFET.
【図5】従来のNチャネルMOSFETの不純物プロフ
ァイルを示す図である。FIG. 5 is a diagram showing an impurity profile of a conventional N-channel MOSFET.
11 P型シリコン基板 12,13 酸化膜 14 エピタキシャル層 15 ゲート酸化膜 16 ポリシリコン膜 17,18 ソース・ドレイン 19 絶縁膜 20 配線層 Reference Signs List 11 P-type silicon substrate 12, 13 oxide film 14 epitaxial layer 15 gate oxide film 16 polysilicon film 17, 18 source / drain 19 insulating film 20 wiring layer
フロントページの続き (56)参考文献 特開 昭59−151464(JP,A) 特開 平1−173757(JP,A) 特開 平2−82576(JP,A) 特開 昭63−177470(JP,A) 特開 平3−46373(JP,A) 特開 昭63−94684(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 Continuation of the front page (56) References JP-A-59-151464 (JP, A) JP-A-1-17757 (JP, A) JP-A-2-82576 (JP, A) JP-A-63-177470 (JP) , A) JP-A-3-46373 (JP, A) JP-A-63-94684 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/78
Claims (2)
が画定されたP型のシリコン基板を用意する工程と、 前記アクティブ領域に第1の酸化膜を形成する工程と、 前記シリコン基板と前記第1の酸化膜の界面にP型の不
純物濃度プロファイルのピークがくるように設定した飛
程距離にてP型の不純物のイオン注入を行う工程と、 前記第1の酸化膜を除去する工程と、 その後、前記アクティブ領域の前記シリコン基板表面付
近の不純物濃度が低くなるように、前記アクティブ領域
にシリコンをエピタキシャル成長にて形成する工程と、 前記アクティブ領域に第2の酸化膜であるゲート酸化
膜、ゲート電極、ソース・ドレイン層をそれぞれ形成す
る工程と、 を有することを特徴とするNチャネルMOSFETの製
造方法。A step of preparing a P-type silicon substrate having a field region and an active region defined on a surface thereof; a step of forming a first oxide film in the active region; and performing ion implantation of P-type impurity at flight as the distance that the peak not <br/> pure concentration profile interface P-type oxide film was set to come in, the first oxide film removing, then, the so impurity concentration near the silicon substrate surface of the active region is lowered, forming a silicon by epitaxial growth on the active region, is the second oxide film on the active region Gate oxidation
Film, gate electrode, source / drain layer
And a step of manufacturing the N-channel MOSFET.
の形成は、ジ・シラン雰囲気中にて行うことを特徴とす
る請求項1記載のNチャネルMOSFETの製造方法。2. The method according to claim 1, wherein the formation of silicon by the epitaxial growth is performed in a di-silane atmosphere.
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JP03266567A JP3142614B2 (en) | 1991-10-16 | 1991-10-16 | Method for manufacturing N-channel MOSFET |
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JP03266567A JP3142614B2 (en) | 1991-10-16 | 1991-10-16 | Method for manufacturing N-channel MOSFET |
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JPH05251695A JPH05251695A (en) | 1993-09-28 |
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WO2006043323A1 (en) * | 2004-10-20 | 2006-04-27 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
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1991
- 1991-10-16 JP JP03266567A patent/JP3142614B2/en not_active Expired - Fee Related
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