JP3137774B2 - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】この発明は、高電圧横型ＭＯＳ電
界効果トランジスタと低電圧制御論理素子とを同一チッ
プ上に形成した半導体装置およびその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a high-voltage lateral MOS field-effect transistor and a low-voltage control logic element are formed on the same chip, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】高電圧横型ＭＯＳ電界効果トランジスタ
と、高電圧横型ＭＯＳ電界効果トランジスタと同一チッ
プ上に形成された低電圧制御論理素子とを包含した従来
の半導体装置においては、大きな電流を基板表面上のド
レイン・ソース間に流すために、オン時の抵抗値（以
下、「オン抵抗」と称す）が増大したり、アルミ電極の
最大電流密度を超えてしまうなどの問題が生じる。この
ため、アルミ電極部での抵抗値を下げるため、あるいは
許容電流値を増大させるために、アルミ電極のアルミ厚
を厚くする方法が考えられる。しかし、低電圧制御論理
素子パターンの制限により、高電圧横型ＭＯＳ電界効果
トランジスタのアルミ厚を厚くすると、低電圧制御論理
素子部の集積度を落としてしまうという欠点を有してい
る。2. Description of the Related Art In a conventional semiconductor device including a high-voltage lateral MOS field-effect transistor and a low-voltage control logic element formed on the same chip as the high-voltage lateral MOS field-effect transistor, a large current is applied to the substrate surface. The flow between the upper drain and source causes problems such as an increase in the ON-state resistance value (hereinafter referred to as “ON resistance”) and exceeding the maximum current density of the aluminum electrode. Therefore, in order to reduce the resistance value at the aluminum electrode portion or increase the allowable current value, a method of increasing the aluminum thickness of the aluminum electrode may be considered. However, when the aluminum thickness of the high voltage lateral MOS field effect transistor is increased due to the limitation of the low voltage control logic element pattern, there is a disadvantage that the integration degree of the low voltage control logic element portion is reduced.
【０００３】そこで、図４に示すアルミ電極部をアルミ
二層構造とした半導体装置を実現していた。図４は従来
の半導体装置の断面構造図であり、(a) は同半導体装置
の高電圧横型ＭＯＳ電界効果トランジスタのパターン部
の断面を示し、(b) は同半導体装置の低電圧制御論理素
子部の断面を示す。図４において、３１は高濃度の第二
導電型（Ｎ型またはＰ型）ドレインコンタクト領域、３
２は低濃度の第二導電型ドレイン領域、３３は第一導電
型（Ｐ型またはＮ型）の半導体基板、３４はチャンネル
部、３５はゲート酸化膜、３６は多結晶シリコン膜から
なるゲート電極、３７，４３は層間絶縁膜、３８は高濃
度の第二導電型ソース領域、３９は一層目のソースアル
ミ電極、４０は二層目のソースアルミ電極、４１は一層
目のドレインアルミ電極、４２は二層目のドレインアル
ミ電極、５１はＰチャンネルＭＯＳのドレインコンタク
ト領域、５２はＮチャンネルＭＯＳのドレインコンタク
ト領域、５３はＰチャンネルＭＯＳを半導体基板３３と
絶縁する第二導電型領域、５４は一層目のアルミ電極５
５と接続する半導体基板表面部、５６は二層目のアルミ
電極である。Therefore, a semiconductor device in which the aluminum electrode portion shown in FIG. 4 has an aluminum two-layer structure has been realized. 4A and 4B are cross-sectional structural views of a conventional semiconductor device. FIG. 4A shows a cross section of a pattern portion of a high-voltage lateral MOS field-effect transistor of the semiconductor device, and FIG. 4B shows a low-voltage control logic element of the semiconductor device. 2 shows a cross section of a part. In FIG. 4, reference numeral 31 denotes a high-concentration second conductivity type (N-type or P-type) drain contact region;
2 is a low-concentration second-conductivity-type drain region, 33 is a first-conductivity-type (P-type or N-type) semiconductor substrate, 34 is a channel portion, 35 is a gate oxide film, and 36 is a gate electrode made of a polycrystalline silicon film. , 37 and 43 are interlayer insulating films, 38 is a high-concentration second conductivity type source region, 39 is a first layer source aluminum electrode, 40 is a second layer source aluminum electrode, 41 is a first layer drain aluminum electrode, 42 Is a drain aluminum electrode of a second layer, 51 is a drain contact region of a P-channel MOS, 52 is a drain contact region of an N-channel MOS, 53 is a second conductivity type region for insulating the P-channel MOS from the semiconductor substrate 33, and 54 is a single layer Eye aluminum electrode 5
The surface portion 56 of the semiconductor substrate connected to 5 is a second-layer aluminum electrode.
【０００４】この従来の半導体装置の製造プロセスで
は、高電圧横型ＭＯＳ電界効果トランジスタと低電圧制
御論理素子を同一チップ上に形成した後、一層目のアル
ミ蒸着、暗室工程、エッチングにより一層目のアルミ電
極３９，４１，５５を形成する。その後、層間絶縁膜の
蒸着、暗室工程、エッチングにより層間絶縁膜４３を形
成し、つぎに、二層目のアルミ蒸着、暗室工程、エッチ
ングにより二層目のアルミ電極４０，４２，５６を形成
していた。In this conventional semiconductor device manufacturing process, after a high-voltage lateral MOS field-effect transistor and a low-voltage control logic element are formed on the same chip, a first aluminum vapor deposition, a dark room process, and etching are performed to form a first aluminum layer. The electrodes 39, 41, 55 are formed. Thereafter, an interlayer insulating film 43 is formed by vapor deposition of an interlayer insulating film, a dark room process, and etching, and then second-layer aluminum electrodes 40, 42, and 56 are formed by a second layer of aluminum vapor deposition, a dark room process, and etching. I was
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図４に
示すようにアルミ電極部を二層構造とした従来の構成に
よれば、一層目のアルミ電極３９，４１，５５の形成後
に、２回の暗室工程が必要となり、一層だけのアルミ電
極構造に比較して２回の暗室工程の追加となり、製造プ
ロセスが複雑になるという欠点を有していた。However, according to the conventional structure in which the aluminum electrode portion has a two-layer structure as shown in FIG. 4, two aluminum electrodes 39, 41 and 55 are formed two times after the formation. A dark room process is required, and two dark room processes are added as compared with a single-layer aluminum electrode structure, which has the disadvantage that the manufacturing process becomes complicated.
【０００６】この発明の目的は、高電圧横型ＭＯＳ電界
効果トランジスタのオン抵抗の低減およびアルミ電極の
最大電流密度の増大を実現するとともに、製造プロセス
の簡略化を図ることのできる半導体装置およびその製造
方法を提供することである。An object of the present invention is to reduce the on-resistance of a high-voltage lateral MOS field-effect transistor and to increase the maximum current density of an aluminum electrode, and to simplify a manufacturing process and a semiconductor device. Is to provide a way.
【０００７】[0007]
【課題を解決するための手段】請求項１記載の半導体装
置は、高電圧横型ＭＯＳ電界効果トランジスタの領域に
おけるアルミ電極および低電圧制御論理素子の領域にお
ける半導体基板表面部と接続するアルミ電極が、一層目
のアルミと一層目のアルミの上に直接積層した二層目の
アルミとからなり、低電圧制御論理素子の領域における
アルミ配線が二層目のアルミからなることを特徴とす
る。According to a first aspect of the present invention, there is provided a semiconductor device comprising: an aluminum electrode in a region of a high-voltage lateral MOS field-effect transistor; and an aluminum electrode connected to a surface of a semiconductor substrate in a region of a low-voltage control logic element. The first layer of aluminum and the second layer of aluminum directly laminated on the first layer of aluminum, and the aluminum wiring in the region of the low voltage control logic element is formed of the second layer of aluminum.
【０００８】請求項２記載の半導体装置の製造方法は、
高電圧横型ＭＯＳ電界効果トランジスタおよび低電圧制
御論理素子を形成した半導体基板の全面に一層目のアル
ミを蒸着する工程と、高電圧横型ＭＯＳ電界効果トラン
ジスタの領域におけるアルミ電極部にコーティングを行
い、低電圧制御論理素子の領域における半導体基板表面
部と接続するアルミ電極部にコーティングを行なう暗室
工程と、一層目のアルミをエッチングして一層目のアル
ミ電極を形成する工程と、一層目のアルミ電極を形成し
た半導体基板の全面に二層目のアルミを蒸着する工程
と、高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、低電圧制御論
理素子の領域におけるアルミ電極部とアルミ配線部にコ
ーティングを行なう暗室工程と、二層目のアルミをエッ
チングして二層目のアルミ電極とアルミ配線とを形成す
る工程とを含んでいる。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
Depositing a first layer of aluminum on the entire surface of the semiconductor substrate on which the high-voltage lateral MOS field-effect transistor and the low-voltage control logic element are formed, and coating the aluminum electrode portion in the region of the high-voltage lateral MOS field-effect transistor, A dark room process of coating an aluminum electrode portion connected to the surface of the semiconductor substrate in the region of the voltage control logic element, a process of etching the first aluminum to form a first aluminum electrode, and a process of forming the first aluminum electrode. Depositing a second layer of aluminum over the entire surface of the formed semiconductor substrate, coating the aluminum electrode portion in the region of the high voltage lateral MOS field effect transistor, and forming the aluminum electrode portion and the aluminum wiring in the region of the low voltage control logic element Dark room process to coat the part, and etching the second aluminum layer And a step of forming a Rumi electrode and the aluminum wiring.
【０００９】[0009]
【作用】この発明によれば、低電圧制御論理素子の領域
においては、アルミ電極と接続する半導体基板表面部以
外のアルミ配線をアルミ一層の構造としたままで、高電
圧横型ＭＯＳ電界効果トランジスタの領域においては、
アルミ電極を一層目のアルミとその上に直接形成した二
層目のアルミとからなるアルミ二層構造としているた
め、低電圧制御論理素子部の集積度を落とすことなく、
高電圧横型ＭＯＳ電界効果トランジスタのアルミ電極で
の電流の流域面積を大きくすることが可能となり、オン
抵抗の低減、およびアルミ電極の最大電流密度の増大を
実現できる。また同時に、一層目と二層目のアルミ電極
の絶縁に従来用いられた層間絶縁膜形成の工程を省略す
ることができ、製造プロセスの簡略化を図ることができ
る。According to the present invention, in the region of the low-voltage control logic element, a high-voltage lateral MOS field-effect transistor is formed while the aluminum wiring other than the surface of the semiconductor substrate connected to the aluminum electrode has a single-layer aluminum structure. In the territory,
Since the aluminum electrode has an aluminum two-layer structure consisting of the first layer of aluminum and the second layer of aluminum formed directly on it, without lowering the integration degree of the low voltage control logic element part,
It is possible to increase the area of the current flow area at the aluminum electrode of the high-voltage lateral MOS field-effect transistor, thereby reducing the on-resistance and increasing the maximum current density of the aluminum electrode. At the same time, the step of forming an interlayer insulating film conventionally used for insulating the first and second aluminum electrodes can be omitted, and the manufacturing process can be simplified.
【００１０】[0010]
【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例の半
導体装置の断面構造図であり、(a) は同半導体装置の高
電圧横型ＭＯＳ電界効果トランジスタのパターン部の断
面を示し、(b)は同半導体装置の低電圧制御論理素子部
の断面を示す。図１において、１は高濃度の第二導電型
（Ｎ型またはＰ型）ドレインコンタクト領域、２は低濃
度の第二導電型ドレイン領域、３は第一導電型（Ｐ型ま
たはＮ型）の半導体基板、４はチャンネル部、５はゲー
ト酸化膜、６は多結晶シリコン膜からなるゲート電極、
７は層間絶縁膜、８は高濃度の第二導電型ソース領域、
９は一層目のソースアルミ電極、１０は二層目のソース
アルミ電極、１１は一層目のドレインアルミ電極、１２
は二層目のドレインアルミ電極、２１はＰチャンネルＭ
ＯＳのドレインコンタクト領域、２２はＮチャンネルＭ
ＯＳのドレインコンタクト領域、２３はＰチャンネルＭ
ＯＳを半導体基板３３と絶縁する第二導電型領域、２４
は一層目のアルミ電極２５と接続する半導体基板表面
部、２６は二層目のアルミ電極である。An embodiment of the present invention will be described below with reference to the drawings. 1A and 1B are cross-sectional structural views of a semiconductor device according to an embodiment of the present invention. FIG. 1A shows a cross section of a pattern portion of a high-voltage lateral MOS field effect transistor of the semiconductor device, and FIG. 2 shows a cross section of a low voltage control logic element section. In FIG. 1, 1 is a high-concentration second conductivity type (N-type or P-type) drain contact region, 2 is a low-concentration second conductivity-type drain region, and 3 is a first conductivity type (P-type or N-type). A semiconductor substrate, 4 a channel portion, 5 a gate oxide film, 6 a gate electrode made of a polycrystalline silicon film,
7 is an interlayer insulating film, 8 is a high-concentration second conductivity type source region,
9 is a first layer source aluminum electrode, 10 is a second layer source aluminum electrode, 11 is a first layer drain aluminum electrode, 12
Is a second layer drain aluminum electrode, 21 is a P channel M
OS drain contact region, 22 is N channel M
OS drain contact region, 23 is P channel M
A second conductivity type region for insulating the OS from the semiconductor substrate 33;
Denotes a surface portion of the semiconductor substrate connected to the first-layer aluminum electrode 25, and 26 denotes a second-layer aluminum electrode.
【００１１】この半導体装置は、高電圧横型ＭＯＳ電界
効果トランジスタの領域におけるアルミ電極９，１０，
１１，１２および低電圧制御論理素子の領域における半
導体基板表面部２４と接続するアルミ電極２５，２６
が、一層目のアルミと一層目のアルミの上に直接積層し
た二層目のアルミとからなり、低電圧制御論理素子の領
域におけるアルミ配線（半導体基板表面部２４以外の領
域に形成したアルミ電極２６）が二層目のアルミからな
ることを特徴とする。This semiconductor device has a structure in which aluminum electrodes 9, 10,.
Aluminum electrodes 25, 26 connected to the semiconductor substrate surface 24 in the region of the low voltage control logic elements
Is formed of the first layer of aluminum and the second layer of aluminum directly laminated on the first layer of aluminum. The aluminum wiring in the region of the low-voltage control logic element (the aluminum electrode formed in a region other than the semiconductor substrate surface portion 24) 26) is made of a second layer of aluminum.
【００１２】このように構成されるこの半導体装置の製
造方法を、さらに図２および図３を参照しながら説明す
る。図２および図３はこの半導体装置の製造方法を示す
工程順断面構造図であり、図２，図３において、それぞ
れ(a) は同半導体装置の高電圧横型ＭＯＳ電界効果トラ
ンジスタのパターン部の断面を示し、(b) は同半導体装
置の低電圧制御論理素子部の断面を示す。A method of manufacturing the semiconductor device thus configured will be described with reference to FIGS. 2 and 3. 2 and 3 are cross-sectional views in the order of steps showing a method of manufacturing the semiconductor device. In FIGS. 2 and 3, (a) is a cross section of a pattern portion of a high-voltage lateral MOS field-effect transistor of the semiconductor device. (B) shows a cross section of the low voltage control logic element portion of the semiconductor device.
【００１３】図２(a) ，(b) に示すように、高電圧横型
ＭＯＳ電界効果トランジスタと低電圧制御論理素子を同
一チップ上に形成する。次に図３に示すように、一層目
のアルミを蒸着し、暗室工程を行なった後、アルミのエ
ッチングを行なう。これにより、高電圧横型ＭＯＳ電界
効果トランジスタの領域においてはすべてのアルミ電極
部にアルミを残し、一層目のソースアルミ電極９と一層
目のドレインアルミ電極１１を形成し、低電圧制御論理
素子の領域においてはアルミ電極部と接続する半導体基
板表面部２４のみにアルミを残し、一層目のアルミ電極
２５を形成する。As shown in FIGS. 2A and 2B, a high voltage lateral MOS field effect transistor and a low voltage control logic element are formed on the same chip. Next, as shown in FIG. 3, a first layer of aluminum is deposited, a dark room process is performed, and then aluminum is etched. As a result, in the region of the high-voltage lateral MOS field-effect transistor, aluminum remains on all the aluminum electrode portions, the first source aluminum electrode 9 and the first drain aluminum electrode 11 are formed, and the region of the low-voltage control logic element is formed. In the above, aluminum is left only on the semiconductor substrate surface portion 24 connected to the aluminum electrode portion, and the first aluminum electrode 25 is formed.
【００１４】そして次に図１に示すように、二層目のア
ルミを蒸着し、暗室工程を行なった後、アルミのエッチ
ングを行なう。これにより、高電圧横型ＭＯＳ電界効果
トランジスタの領域においてはすべてのアルミ電極部に
アルミを残し、二層目のソースアルミ電極１０と二層目
のドレインアルミ電極１２を形成し、低電圧制御論理素
子の領域においてもすべてのアルミ電極部およびアルミ
配線部にアルミを残し、二層目のアルミ電極２６を形成
する。Then, as shown in FIG. 1, a second layer of aluminum is deposited, a dark room process is performed, and then the aluminum is etched. As a result, in the region of the high-voltage lateral MOS field-effect transistor, aluminum is left on all the aluminum electrode portions, the second source aluminum electrode 10 and the second drain aluminum electrode 12 are formed, and the low voltage control logic element is formed. Also in the region, aluminum is left in all the aluminum electrode portions and the aluminum wiring portions, and the second-layer aluminum electrode 26 is formed.
【００１５】以上のようにこの実施例によれば、低電圧
制御論理素子の領域においては、アルミ電極２５と接続
する半導体基板表面部２４以外のアルミ配線（２６）を
アルミ一層の構造としたままで、高電圧横型ＭＯＳ電界
効果トランジスタの領域においては、アルミ電極９，１
０，１１，１２を一層目のアルミとその上に直接形成し
た二層目のアルミとからなるアルミ二層構造としている
ため、低電圧制御論理素子部の集積度を落とすことな
く、高電圧横型ＭＯＳ電界効果トランジスタのアルミ電
極での電流の流域面積を大きくすることが可能となり、
オン抵抗の低減、およびアルミ電極の最大電流密度の増
大を実現できる。また同時に、一層目と二層目のアルミ
電極の絶縁に従来用いられた層間絶縁膜形成の工程を省
略することができ、製造プロセスの簡略化を図ることが
できる。As described above, according to this embodiment, in the region of the low-voltage control logic element, the aluminum wiring (26) other than the semiconductor substrate surface portion 24 connected to the aluminum electrode 25 remains in a single-layer aluminum structure. In the region of the high voltage lateral MOS field effect transistor, the aluminum electrodes 9 and 1
Since 0, 11, and 12 have an aluminum two-layer structure including a first layer of aluminum and a second layer of aluminum directly formed thereon, a high-voltage horizontal type can be obtained without reducing the degree of integration of the low-voltage control logic element portion. It is possible to increase the current basin area at the aluminum electrode of the MOS field effect transistor,
The on-resistance can be reduced and the maximum current density of the aluminum electrode can be increased. At the same time, the step of forming an interlayer insulating film conventionally used for insulating the first and second aluminum electrodes can be omitted, and the manufacturing process can be simplified.
【００１６】[0016]
【発明の効果】以上のようにこの発明の半導体装置およ
びその製造方法によれば、低電圧制御論理素子の領域に
おいては、アルミ電極と接続する半導体基板表面部以外
のアルミ配線をアルミ一層の構造としたままで、高電圧
横型ＭＯＳ電界効果トランジスタの領域においては、ア
ルミ電極を一層目のアルミとその上に直接形成した二層
目のアルミとからなるアルミ二層構造としているため、
低電圧制御論理素子部の集積度を落とすことなく、高電
圧横型ＭＯＳ電界効果トランジスタのアルミ電極での電
流の流域面積を大きくすることが可能となり、オン抵抗
の低減、およびアルミ電極の最大電流密度の増大を実現
できる。また同時に、一層目と二層目のアルミ電極の絶
縁に従来用いられた層間絶縁膜形成の工程を省略するこ
とができ、製造プロセスの簡略化を図ることができる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, in the region of the low voltage control logic element, the aluminum wiring other than the surface of the semiconductor substrate connected to the aluminum electrode is formed of a single layer of aluminum. In the region of the high-voltage lateral MOS field-effect transistor, the aluminum electrode has an aluminum two-layer structure including the first aluminum layer and the second aluminum layer formed directly on the aluminum electrode.
It is possible to increase the current basin area at the aluminum electrode of the high-voltage lateral MOS field-effect transistor without reducing the degree of integration of the low-voltage control logic element, thereby reducing the on-resistance and the maximum current density of the aluminum electrode. Can be increased. At the same time, the step of forming an interlayer insulating film conventionally used for insulating the first and second aluminum electrodes can be omitted, and the manufacturing process can be simplified.
【図１】この発明の一実施例の半導体装置の断面構造
図。FIG. 1 is a sectional structural view of a semiconductor device according to one embodiment of the present invention.
【図２】この発明の一実施例の半導体装置の製造方法を
示す工程順の断面構造図。FIG. 2 is a sectional structural view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【図３】この発明の一実施例の半導体装置の製造方法を
示す工程順の断面構造図。FIG. 3 is a sectional structural view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【図４】従来の半導体装置の断面構造図。FIG. 4 is a sectional structural view of a conventional semiconductor device.
３ 半導体基板 ９ 一層目のソースアルミ電極 １０ 二層目のソースアルミ電極 １１ 一層目のドレインアルミ電極 １２ 二層目のドレインアルミ電極 ２４ 半導体基板表面部 ２５ 一層目のアルミ電極 ２６ 二層目のアルミ電極 Reference Signs List 3 semiconductor substrate 9 first layer source aluminum electrode 10 second layer source aluminum electrode 11 first layer drain aluminum electrode 12 second layer drain aluminum electrode 24 semiconductor substrate surface portion 25 first layer aluminum electrode 26 second layer aluminum electrode
Claims (2)
と低電圧制御論理素子とを同一チップ上に形成した半導
体装置であって、 前記高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極および前記低電圧制御論理素子の領域に
おける半導体基板表面部と接続するアルミ電極が、一層
目のアルミと前記一層目のアルミの上に直接積層した二
層目のアルミとからなり、前記低電圧制御論理素子の領
域におけるアルミ配線が前記二層目のアルミからなるこ
とを特徴とする半導体装置。1. A semiconductor device in which a high-voltage lateral MOS field-effect transistor and a low-voltage control logic element are formed on the same chip, comprising: an aluminum electrode in a region of the high-voltage lateral MOS field-effect transistor; The aluminum electrode connected to the surface of the semiconductor substrate in the region of the logic element is composed of a first layer of aluminum and a second layer of aluminum directly laminated on the first layer of aluminum, and in the region of the low voltage control logic element. A semiconductor device, wherein aluminum wiring is made of the second layer of aluminum.
および低電圧制御論理素子を形成した半導体基板の全面
に一層目のアルミを蒸着する工程と、 前記高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、前記低電圧制
御論理素子の領域における半導体基板表面部と接続する
アルミ電極部にコーティングを行なう暗室工程と、 前記一層目のアルミをエッチングして一層目のアルミ電
極を形成する工程と、 前記一層目のアルミ電極を形成した半導体基板の全面に
二層目のアルミを蒸着する工程と、 前記高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、前記低電圧制
御論理素子の領域におけるアルミ電極部とアルミ配線部
にコーティングを行なう暗室工程と、 前記二層目のアルミをエッチングして二層目のアルミ電
極とアルミ配線とを形成する工程とを含む半導体装置の
製造方法。2. A step of depositing a first layer of aluminum on the entire surface of a semiconductor substrate on which a high-voltage lateral MOS field-effect transistor and a low-voltage control logic element are formed; and an aluminum electrode portion in a region of the high-voltage lateral MOS field-effect transistor. A dark chamber step of coating the aluminum electrode portion connected to the surface of the semiconductor substrate in the region of the low voltage control logic element, and a step of etching the first aluminum layer to form a first aluminum electrode Depositing a second layer of aluminum on the entire surface of the semiconductor substrate on which the first aluminum electrode is formed; coating the aluminum electrode portion in the region of the high-voltage lateral MOS field-effect transistor; A dark room process of coating the aluminum electrode portion and the aluminum wiring portion in the region of the logic element; The method of manufacturing a semiconductor device including the step of forming said second layer of aluminum by etching with a second layer of the aluminum electrode and the aluminum wiring.
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| JP04294978A JP3137774B2 (en) | 1992-11-04 | 1992-11-04 | Semiconductor device and method of manufacturing the same |
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| JPH06151730A JPH06151730A (en) | 1994-05-31 |
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| US5728594A (en) * | 1994-11-02 | 1998-03-17 | Texas Instruments Incorporated | Method of making a multiple transistor integrated circuit with thick copper interconnect |
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1992
- 1992-11-04 JP JP04294978A patent/JP3137774B2/en not_active Expired - Fee Related
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