DE3526051A1 - Digitales nachrichtenuebertragungssystem mit einem nb/(n+1)b-leitungscode - Google Patents

Description

Die Erfindung betrifft ein digitales Nachrichtenübertragungssystem nach dem Oberbegriff des Patentanspruchs 1.

Ein derartiges System ist bekannt aus "Electronic Letters" May 1965, Vol. 1, No. 3, Seiten 67-68.

Der Codewandler dieses Systems setzt aufeinanderfolgende n-Bit-Eingangswörter (n = 8) dadurch in ein (n+1)-Bit-Ausgangswort um, daß er die Bits des Eingangsworts entweder unverändert oder in invertierter Form in sein Ausgangswort übernimmt, abhängig davon, welche Entscheidung zu einer Verringerung der akkumulieten Disparität, auch laufende digitale Summe genannt, des zu übertragenden Digitalsignals führt, und ein zusätzliches Bit hinzufügt. Dieses zusätzliche Bit ist bei dem bekannten System ein Steuerbit, das anzeigt, ob die Bits des Eingangsworts invertiert worden sind oder nicht.

Nachteilig ist dabei, daß in der aus den Steuerbits entstehenden Bitfolge mit großer Wahrscheinlichkeit periodische Strukturen auftreten, so daß das bei dem bekannten System übertragene Digitalsignal ein Signalspektrum mit unerwünschtem Spektrallinien starker Ausprägung hat.

Es ist daher die Aufgabe der Erfindung, ein System der genannten Art anzugeben, das ein verbessertes Signalspektrum des zu übertragenden Digitalsignals gewährleistet.

Die Aufgabe wird wie im Patenanspruch 1 angegeben gelöst. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Sendeeinrichtung und,

Fig. 2 ein Blockschaltbild der Fig. 1 entsprechenden Empfangseinrichtung.

Für das anhand der Figuren zu beschreibende Ausführungsbeispiel ist n gleich 9 gewählt, so daß es sich bei Fig. 1 um einen 9B/10B-Codewandler und bei Fig. 2 um einen diesem entsprechenden 10B/9B-Codewandler handelt. Die Erfindung ist jedoch nicht auf diesen Wert von n beschränkt, sondern prinzipiell auf jegliche andere vernünftige Werte von n anwendbar.

Der Codewandler nach Fig. 1 hat 9 parallele Eingänge B 1 bis B 9 für die neun parallel anliegenden Bits eines 9Bit-Eingangswortes und setzt jedes 9Bit-Eingangswort in der nachstehend beschriebenen Weise in ein 10Bit-Ausgangswort. Dieses wird in einem Parallel-Serien-Wandler 2 in ein serielles Ausgangswort zur Übertragung über die Leitung umgesetzt. Wie die bekannten Leitungscodes beruht auch der von diesem Codewandler erzeugte 9B/10B-Leitungscode auf dem Prinzip, daß die akkumulierte Disparität des über die Leitung zu übertragenden Digitalsignals, die häufig auch als laufende digitale Summe bezeichnet wird, beschränkt bleibt, so daß die mittlere Anzahl der Null-Bits gleich der mittleren Anzahl der Eins-Bits ist.

Nachfolgend wird die in Fig. 1 gezeigte Schaltung für den auf 9B/10B-Codewandler erläutert. Die neun Bits eines Eingangsworts gelangen von den Eingängen B 1 bis B 9 parallel zu jeweils einer ÄQUIVALENZ-Schaltung 31 bis 39, von denen jede an ihrem anderen Eingang ein von diesem Eingangswort gehörendes Steuerbit M erhält, das je nach seinem Binärzustand eine Invertierung oder Nichtinvertierung des Eingangsworts in den ÄQUIVALENZ-Schaltungen 31 bis 39 bewirkt.

Erfindungsgemäß wird das Steuerbit M in einer weiteren ÄQUIVALENZ-Schaltung 40 mit einem Bit B 0 verknüpft das wie noch zu erläutern ist, gebildet wird.

Das Steuerbit M wird wie folgt gebildet: Ein Wortdisparitätszähler 30 ermittelt die Wortdisparität eines 10Bit-Eingangswort, das aus dem Bit B 0 und aus den neun Bits B 1 bis B 9 des im Codewandler in ein 10Bit-Ausgangswort umzusetzenden 9Bit-Eingangsworts besteht. Ein Akkumulator 50 ermittelt die akkumulierte Disparität der nacheinander am Ausgang erscheinenden 10Bit-Ausgangswörter. Diese akkumulierte Disparität wird in einem Verzögerungsglied 51 um eine Worttaktperiode verzögert, so daß an dessen Ausgang die einschließlich bis zu dem Ausgangswort, das dem aktuellen Eingangswort um eine Worttaktperiode vorausgegangen ist, ermittelte akkumulierte Disparität bereitsteht. Von deren Wert und vom Wert der im Wortdisparitätszähler 30 ermittelten Wortdisparität leitet eine logische Schaltung 52 des Steuerbit M ab, das eine Invertierung oder Nichtinvertierung des Eingangsworts veranlaßt. Der Zustand des Steuerbits M wird gemäß der folgenden Coderegel festgelegt: Hat die vom Wortdisparitätszähler 30 ermittelte Wortdisparität das gleiche Vorzeichen wie die bis zum Ende des vorausgegangenen Ausgangswort ermittelte akkumulierte Disparität, so hat M den Binärwert 0, was eine Invertierung veranlaßt. Sind die Vorzeichen dieser beiden Disparitäten unterschiedlich, so hat M den Binärwert 1, was eine Nichtinvertierung veranlaßt. In allen anderen Fällen würde eine Invertierung nicht zu einer Verringerung der akkumulierten Disparität führen, so daß, wenn nur dieses Kriterium der Beschränkung der akkumulierten Disparität betrachtet wird, keine Notwendigkeit für eine Invertierung besteht und das Steuerbit daher gleich Eins sein könnte.

Im Unterschied zum eingangs angegebenen Stand der Technik wird für solche Fälle, d. h. Fälle, bei denen entweder die Wortdisparität oder die akkumulierte Disparität oder beide gleich Null sind, zur Entscheidung, ob invertiert werden soll oder nicht, das weitere Kriterium angewendet, ob eine Invertierung sich auf die Häufigkeit der Zustandswechsel im zu übertragenden Digitalsignal positiv auswirken wird.

Besteht beispielsweise das vorausgegangene Ausgangswort ausschließlich aus Eins-Bits und das nachfolgende 10Bit-Eingangswort aus 5 Eins-Bits an den Eingängen B 0 bis B 4 und 5 Null-Bits an den Eingängen B 5 bis B 9, so würden bei Nichtinvertierung des aktuellen 10Bit-Eingangsworts die 5 Eins-Bits des aktuellen Eingangsworts sich unmittelbar an die 10 Eins-Bits des vorhergehenden Ausgangsworts anschließen, also insgesamt mindestens 15 Eins-Bits nacheinander entstehen. Dagegen hatte eine Invertierung des Eingangsworts zwar keinen Einfluß auf die akkumulierte Disparität, würde jedoch die Folge von Eins-Bits bei diesem Beispiel um 5 Bits verkürzen.

Zur Entscheidung, ob aus diesen Gründen eine Invertierung vorteilhaft ist, kann beispielsweise das erste Bit B 0 des aktuellen Eingangsworts mit dem letzten Bit des vorausgegangenen Ausgangsworts verglichen werden und bei gleichem Binärzustand die Invertierung veranlaßt werden, d. h. auch in solchen Fällen, bei denen entweder die Wortdisparität oder die akkumulierte Disparität oder beide gleich Null sind, kann M gleich Null gesetzt und dadurch die Invertierung veranlaßt werden.

Ungeachtet der vielfältigen Möglichkeiten, den Binärzustand des Steuerbits M durch Anwendung verschiedenartiger Kriterien der logischen Schaltung festzulegen, besteht hinsichtlich der Übertragung dieses Steuerbits über die Übertragungsstrecke zum empfangsseitigen Codewandler der folgende wesentliche Unterschied gegenüber dem eingangs angegebenen Stand der Technik. Das Steuerbit M wird nicht wie bekannt unverändert übertragen, sondern es wird ein von diesem Steuerbit abgeleitetes Bit MV übertragen. Der Zweck dieser Maßnahme ist, daß die aus aufeinanderfolgenden Bits MV gebildete Bitfolge mit guter Nährung eine Pseudo-Zufallsbitfolge ist, die keine unerwünschten Spektrallinien im Signalspektrum des übertragenen Digitalsignals verursacht.

Um diese Bitfolge zu gewinnen, wird die aus aufeinanderfolgenden Steuerbits M bestehende Bitfolge in der ÄQUIVALENZ-Schaltung 40 mit einer am Eingang B 0 angelegten Bitfolge verknüpft, die im Hinblick auf die Signalübertragung günstige Eigenschaften hat. Beispielsweise kann dies eine Bitfolge sein, die mit guter Nährung eine Pseudo-Zufallsbitfolge ist. Diese ÄQUIVALENZ-Verknüpfung ergibt am Ausgang der ÄQUIVALENZ-Schaltung 40 das Steuerbit MV, das über einen Schalter U 1, dessen Bedeutung später erläutert wird, in der gezeigten Schalterstellung zu einem Eingang C 1 des Parallel-Serien-Wandlers 2 gelangt, dessen übrige Eingänge C 2 bis C 10 die von den Ausgängen der ÄQUIVALENZ- Schaltungen 39 bis 31 abgegebenen Bits erhalten.

Zur Erzeugung der am Eingang B 0 der ÄQUIVALENZ-Schaltung 40 anliegenden Bitfolge gibt es verschiedene Möglichkeiten. Dieselbe Bitfolge muß in der Empfangseinrichtung vorhanden sein, damit aus den übertragenen Bits MV wieder das die Invertierung oder Nichtinvertierung der übrigen Bits eines Wortes anzeigende Steuerbit M abgeleitet werden kann. Jede Bitfolge, die sendeseitig von übertragenen Wörtern abgeleitet ist, erfüllt diese Forderung, da eine entsprechende Ableitung von denselben übertragenen Wörtern auch empfangsseitig möglich ist.

Fig. 1 zeigt den sehr einfachen Fall, daß die am Eingang B 0 angelegte Bitfolge von einer einzigen Bitstelle der aufeinanderfolgend vom Codewandler ausgegebenen 10Bit-Ausgangswörter abgeleitet ist. Wenn beispielsweise das am Eingang B 4 anliegende Digitalsignals des Codewandlers in Fig. 1 mit guter Nährung eine Pseudo-Zufallsbitfolge ist, so kann, wie in Fig. 1 gezeigt, die am Eingang B 0 anzulegende Bitfolge durch einfache Übernahme der von diesem Eingangssignal in der ÄQUIVALENZ-Schaltung 36 abgeleiteten Bitfolge gewonnen werden, wobei lediglich eine Verzögerung um eine Bittaktperiode (gleich Worttaktperiode der an den parallelen Eingängen des Codewandlers aufeinanderfolgenden n-Bit-Eingangswörter) in einem Verzögerungsglied 53 notwendig ist. Die in Fig. 1 gezeigte Invertierung in einem Invertierglied 55 ist eine nicht notwendige, aber unter Umständen zweckmäßige Maßnahme, die die Häufigkeit von Zustandswechsel im zu übertragenden Digitalsignal verbessern kann. Wenn das am Eingang B 4 anliegende Digitalsignal ein aus mehreren voneinander unabhängigen Schmalband-Digitalsignalen gebildetes Zeitmultiplexsignal ist, ist es mit guter Näherung eine Pseude-Zufallsbitfolge. Selbstverständlich kann die am Eingang B 0 anzulegende Bitfolge auch durch irgendwelche logische Verknüpfungen von den übertragenen Ausgangswörtern des sendeseitigen Codewandlers abgeleitet werden, sofern diese logischen Verknüpfungen eine Bitfolge ergeben, die mit guter Nährung eine Pseudo-Zufallsbitfolge ist. Eine weitere Möglichkeit zur Erzeugung eines geeigneten Eingangssignals für den Eingang B 0 wird an späterer Stelle erläutert.

In der Empfangseinrichtung nach Fig. 2 wird das serielle Eingangs-Digitalsignal in einem Serien-Parallel-Wandler 4 in aufeinanderfolgende 10Bit-Eingangswörter für den empfangsseitigen 10B/9B-Codewandler umgesetzt.

Der Serien-Parallel-Wandler 4 muß mit dem sendeseitigen Parallel-Serien-Wandler 2 synchronisiert sein, wofür es eine Reihe verschiedener Möglichkeiten gibt. Beispielsweise gelangen die an den parallelen Ausgängen R 1 bis R 10 erscheinenden Bits parallel auf eine Synchronisierschaltung 5 die aufgrund irgendeiner in dem übertragenen Digitalsignal enthaltenen Synchronisierinformation durch Steuerung des Serien-Parallel-Wandlers über eine Steuerleitung SY den Synchronismus herstellt. Dies kann wie beim eingangs genannten bekannten System geschehen.

Unabhängig davon, ob die an den Ausgängen R 1 bis R 10 des Serien-Parallel-Wandlers 4 erscheinenden parallelen Bits in einer dem Serien-Parallel-Wandler 4 nachgeschalteten Synchronisierschaltung 5 verwendet werden oder nicht, gelangen die an den Ausgängen R 2 bis R 10 erscheinenden Bits jeweils auf einen Eingang einer Anordnung von ÄQUIVALENZ- Schaltungen 41 bis 49. Im Zustand des Synchronismus sind dies die Bits, die durch Invertierung oder Nichtinvertierung aus dem 9Bit-Eingangswort des 9B/10B-Codewandlers der Sendeeinrichtung entstanden sind. In diesem synchronen Zustand erscheint am Ausgang R 1 des Serien-Parallel- Wandlers 4 das Bit MV, das sendeseitig durch logische Verknüpfung mit dem Bit einer auch empfangsseitig ableitbaren Bitfolge entstanden ist.

Diese Bitfolge wird empfangsseitig vom Ausgang R 5 des Serien-Parallel-Wandlers 4 abgeleitet, da dieser dem Eingang C 5 des sendeseitigen Parallel-Serien-Wandlers der Sendeeinrichtung entspricht, von dem dort die Bitfolge abgeleitet wird. Wie in der Sendeeinrichtung wird in der Empfangseinrichtung die am Ausgang R 5 abgegriffene Bitfolge in einem Invertierglied 64 invertiert und in einem Verzögerungsglied 63 um eine Bittaktperiode verzögert, so daß die dadurch entstehende Bitfolge im Übertragungsfehlerfreien Zustand gleich der Bitfolge ist, die sendeseitig am Eingang B 0 angelegt wird. Diese Bitfolge wird dem einen Eingang einer ÄQUIVALENZ-Schaltung 65 zugeführt, an deren Eingang die Folge der Bits MV erscheint. Mit jedem Bit MV liefert diese ÄQUIVALENZ-Schaltung an ihrem Ausgang das Steuerbit M, weil bekanntlich die logische Funktion (A≡B)≡B die logische Variable A ergibt, d. h. zweimalige ÄQUIVALENZ-Verknüpfung einer ersten logischen Variablen mit einer zweiten logischen Variablen ergibt wieder die erste logische Variable. Über einen Schalter U 2, dessen Bedeutung an späterer Stelle noch erläutert wird, gelangt das Steuerbit M vom Ausgang der ÄQUIVALENZ-Schaltung 65 bei der gezeigten Schalterstellung auf die zweiten Eingänge der ÄQUIVALENZ-Schaltungen 41 bis 49 die entsprechend dem Zustand des Steuerbits M das am jeweils anderen Eingang erscheinende Bit invertieren oder nicht, so daß an den parallelen Ausgängen (B 1 bis B 9), das an den ebenso bezeichneten Eingängen des sendeseitigen Codewandlers anliegende 9Bit-Eingangswort erscheint. In anderen Worten: die ÄQUIVALENZ-Schaltungen 49 bis 41 schalten das an den parallelen Ausgängen R 2 bis R 10 des Serien-Parallel-Wandlers 4 erscheinende 9Bit-Wort invertiert oder unverändert zu den Ausgängen B 1 bis B 9 durch, je nachdem ob das Steuerbit M anzeigt, daß sendeseitig eine Invertierung stattgefunden hat oder nicht.

Nachstehend wird eine vorteilhafte Weiterbildung des bisher beschriebenen Systems beschrieben, die eine geeignete Synchronisation betrifft.

Beim eingangs angegebenen bekannten System wird zur Synchronisation des empfangsseitigen Codewandlers eine Synchronisierinformation verwendet, die in dem zu codierenden Eingangssignal des sendeseitigen Codewandlers enthalten ist. Dies bedeutet, daß das System nicht transparent gegenüber dem zu übertragenden Eingangssignal ist, sondern an dessen Rahmenaufbau gebunden ist.

Es sind auch Systeme bekannt, z. B. aus "telcom report" 7 (1984), Heft 4 Seiten 224-228, bei denen der in der Empfangseinrichtung enthaltene (n+1)B/nB-Codewandler aufgrund der in diesem Codewandler überwachten Coderegel synchronisiert wird. Für manche Typen von nB(n+1)B-Leitungscodes und manche Anwendungsfälle hat die Coderegel keine ausreichend gute Synchronisationseigenschaften, so daß es bisweilen schwierig, manchmal sogar unmöglich, ist, in angemessener Zeit den empfangsseitigen Codewandler mit dem sendeseitigen zu synchronisieren.

Die im folgenden beschriebene Weiterbildung des erfindungsgemäßen Systems sorgt dafür, daß das System gute Synchronisationseigenschaften hat und trotzdem transparent gegenüber seinen Eingangssignalen ist.

Die Sendeeinrichtung nach Fig. 1 enthält einen Synchronisierwortgenerator 3, der ein periodisch wiederholtes Synchronisierwort mit einer bestimmten Bitfolgefrequenz erzeugt. Diese Bitfolgefrequenz ist so gewählt, daß sie gleich der gemeinsamen Bitfolgefrequenz der vier parallelen Eingangssignale geteilt durch eine natürliche Zahl k, (z. B. k = 8 oder k = 16) ist. Dies bedeutet, daß gleichzeitig mit jedem k-ten Eingangswort des Codewandlers 1 ein Bit des Synchronisierworts am Ausgang des Synchronisierwortgenerators 3 bereitsteht.

Genau zu diesem Zeitpunkt gibt der Synchronisierwortgenerator ein Steuersignal ST an den Schalter U 1, das diesen in den anderen, nicht gezeigten, Schaltzustand bringt. Dasselbe Steuersignal ST gelangt auf die logische Schaltung 52, die darauf das Steuerbit M mit dem die Nichtinvertierung des Eingangsworts des Codewandlers veranlassenden Binärwert Eins erzeugt. Infolge dessen gelangen die Eingangsbits B 1 bis B 9 des Codewandlers als Bits C 2 bis C 10 unverändert auf den Parallel-Serien-Wandler 2, während gleichzeitig ein Bit des Synchronisierworts vom Ausgang des Synchronisierwortgenerators über den Schalter U 1 als Bit C 1 hinzugefügt wird.

Dies bedeutet, daß die Sendeeinrichtung nach Fig. 1 bei jedem k-ten Bit n-Bit-Eingangsworts dieses unverändert in ihr (n+1)-Bit-Ausgangswort übernimmt und als (n+1)-tes Bit ein Bit des im Synchronisierwortgenerators 3 erzeugten Synchronisierworts hinzufügt und daß ansonsten, d. h. bei fehlendem Steuersignal ST und der gezeigten Stellung des Schalters U 1 das entsprechend der Coderegel gebildete Ausgangswort des Codewandlers ausgesendet wird. Mit anderen Worten: Die von der Sendeeinrichtung in Form des zusätzlichen Bits bereitgestellte zusätzliche Übertragungskapazität wird nicht allein für die gemäß der Coderegel des Leitungscodes erzeugte Coderedundanz, sondern zu einem geringen Teil auch für die Übertragung von Synchronisierinformation verwendet.

Es ist darauf hinzuweisen, daß mit der erfindungsgemäßen Sendeeinrichtung es gewährleistet ist, die akkumulierte Disparität des übertragenen Digitalsignals ausreichend beschränkt zu halten, auch wenn in regelmäßigen Zeitabständen das Ausgangswort des Codewandlers nicht nach der Coderegel gebildet wird.

Die zur Synchronisation vorgesehenen Teile der empfangsseitigen Einrichtung werden nun anhand der Fig. 2 erläutert. Die bereits oben erwähnte Synchronisierschaltung 5, die die parallelen Ausgangs-Bitfolgen R 1 bis R 10 von den Ausgängen des Serien-Parallel-Wandlers 4 erhält, sucht parallel in jeder der 10 Bitfolgen das Synchronisierwort und verschiebt, wenn sie es in irgendeiner der Bitfolgen erkannt hat, die Rahmenposition des Serien-Parallel-Wandlers 4 derart, daß das Synchronisierwort in der Bitfolge R 1 auftritt. Hierzu gibt sie ein Synchronisiersteuersignal Sy zum Serien-Parallel-Wandler 4.

Jedesmal, wenn die Synchronisierschaltung im synchronen Zustand ein Bit des Synchronisierworts erkennt, gibt sie ein Steuersignal SU an den Schalter U 2, das diesen in die andere, nicht gezeigte, Stellung bringt, in der er ein Bit mit dem Binärwert 1 als Steuerbit M auf die Eingänge der ÄQUIVALENZ-Schaltungen 49 bis 41 gibt und dadurch bewirkt, daß die Bits R 2 bis R 10 in den ÄQUIVALENZ-Schaltungen nicht invertiert werden. Die Bitfolgen R 2 bis R 5 enthalten nämlich genau dann, wenn die Bitfolge R 1 ein Bit des Synchronisierworts enthält, ein 9Bit-Wort, das auch in der Sendeeinrichtung nicht invertiert worden ist. Wie die Zeichnungen zeigen, bedeutet die erfindungsgemäße Synchronisierung des Systems nur einen geringfügigen Zusatzaufwand.

Es ist darauf hinzuweisen, daß die vorstehend beschriebene Synchronisierung nicht nur bei dem hier gezeigten speziellen Codewandler anwendbar ist. Vielmehr ist diese Weiterbildung bei jedem beliebigen System mit einem sendeseitigen nB/(n+1)B-Codewandler und einem empfangsseitigen (n+1)B/nB-Codewandler anwendbar, insofern, als bei jedem k-ten Eingangswort des sendeseitigen Codewandlers das Codewandler-Ausgangswort nicht nach der Coderegel, sondern unter Umgehung des Codewandlers und Hinzufügung eines Bits des Synchronisierworts als (n+1)-tes Bit gebildet wird. Entsprechendes gilt für die Empfangseinrichtung. In anderen Worten: Die von der Sendeeinrichtung in Form des zusätzlichen Bits bereitgestellte zusätzliche Übertragungskapazität (Coderedundanz) wird nicht allein für die gemäß der Coderegel des Leitungscodes erzeugte Codeinformation, sondern zu einem geringen Teil auch für die Übertragung von Synchronisierinformation verwendet.

Die Tatsache, daß in der Sendeeinrichtung und in der Empfangseinrichtung dasselbe Synchronisierwort zur Verfügung steht, bietet eine schaltungsmäßig einfache Möglichkeit, das übertragene Signal zu verwürfeln. Hierzu kann in der Sendeeinrichtung an irgendeiner geeigneten Stelle im Weg der parallelen Bitfolgen eine Verwürfelung vorgesehen werden, wozu lediglich eine einfache logische Verknüpfung jeder Bitfolge mit einer Pseudo-Zufallsbitfolge notwendig ist.

Die Pseudo-Zufallsbitfolge für jede zu verwürfelnde Bitfolge erzeugt ein an sich bekannter rücksetzbarer Scrambler ("Reset-Scrambler"), der durch das Synchronisierwort zurückgesetzt werden kann.

Es ist selbstverständlich möglich, die Funktion der zum Zwecke der Verwürfelung bewirkten logischen Verknüpfung in die logische Funktion des Codewandlers mit einzubeziehen. Empfangsseitig ist ein entsprechender rücksetzbarer Descrambler ("Reset Descrambler") vorgesehen, der ebenfalls durch das empfangsseitig vorhandene Synchronisierwort zurückgesetzt wird, und dessen an verschiedenen Stufen abgegriffene Pseudo-Zufallsbitfolgen mit den parallelen verwürfelten Bitfolgen ebenfalls an der der Sendeseite entsprechenden Stelle im Signalweg verknüpft werden, um wieder die unverwürfelten Bitfolgen zu gewinnen.

Ein derartiger Scrambler/Descrambler ist bekannt aus "ntz", Bd. 36 (1983) Heft 1, S. 16-21.

Durch die Verwendung des Synchronisierworts, sende- und empfangsseitig, ist sichergestellt, daß der Descrambler mit dem Scrambler synchron läuft und eine Fehlermultiplikation, die bei freilaufenden Scramblern vorkommen kann, ausgeschlossen ist.

Das Vorhandensein eines Synchronworts bedeutet noch eine weitere Möglichkeit, die oben erwähnte Pseudo-Zufallsbitfolge, die für die Verwürfelung des Steuerbits M vorgesehen ist, ohne großen Zusatzaufwand zu erzeugen. Hierzu enthält die Sendeeinrichtung einen Pseudo-Zufallsbitfolge- Generator (rückgekoppeltes Schieberegister), der vom Synchronwortgenerator synchronisiert wird und die am Eingang B 0 anzulegende Pseudo-Zufallsbitfolge erzeugt. Eine Rückführung irgendeines Ausgangssignals einer der ÄQUIVALENZ- Schaltungen 31 bis 39, die in Fig. 1 gezeigt ist, entfällt dann. In entsprechender Weise enthält die Empfangseinrichtung den gleichen Pseudo-Zufallsbitfolge-Generator, der mit dem in der Synchronisierschaltung 5 wiedergewonnen Synchronisierwort synchronisiert wird. Die von diesem Generator erzeugte Pseudo-Zufallsbitfolge wird dann statt der vom Ausgang R 5 des Serien-Parallel-Wandlers 4 abgeleiteten Bitfolge dem einen Eingang der ÄQUIVALENZ- Schaltung 65 zugeführt.

Abschließend wird noch auf eine interessante Anwendung der Erfindung hingewiesen. Während bei bekannten Systemen, z. B. "telcom report" 7 (1984), Heft 4 Seiten 224 bis 228, den Eingängen des nB/(n+1)B-Codewandlers die in parallele Form umgesetzten aufeinanderfolgenden Bits eines seriellen Datensignals zugeführt werden, ist das System nach Fig. 1 und Fig. 2 auch dazu vorgesehen, n(z. B. 4) parallele, untereinander synchrone Digitalsignale aus verschiedenen Quellen, z. B. vier 140 MBits/s-Zeitmultiplexsignale zu verarbeiten. Dies bedeutet, das der dem sendeseitigen Codewandler nachgeschaltete Parallel-Serien-Wandler 2 die Funktion des Multiplexers für diese parallelen Digitalsignale ausübt und kein eigener Multiplexer wie beim Stand der Technik notwendig ist.

Entsprechend bedeutet dies empfangsseitig, daß der dem Codewandler vorausgehende Serien-Parallel-Wandler 4 die Funktion des Demultiplexers ausübt.

Claims (8)

1. Digitales Nachrichtenübertragungssystem mit einem nB/(n+1)B-Code als Leitungscode, dessen Sendeeinrichtung einen nB/(n+1)B-Codewandler und dessen Empfangseinrichtung einen dieselbe Coderegel anwendenden (n+1)B/nB-Codewandler und eine Synchronisierschaltung, die sie mit der Sendeeinrichtung synchronisiert, enthält, bei dem der sendeseitige nB/(n+1)-B-Codewandler jedes n-Bit-Eingangswort durch Invertieren oder Nichtinvertieren und Hinzufügen eines (n+1)-ten Bits in ein (n+1)-Bit-Ausgangswort umsetzt und ein die Invertierung oder Nichtinvertierung anzeigendes Steuerbit erzeugt, dadurch gekennzeichnet, daß der sendeseitige Codewandler (31 bis 40) das hinzugefügte (n+1)-te Bit von dem Steuerbit (M) ableitet, durch logische Verknüpfung mit einem Bit (B 0) einer Bitfolge, die auch in der Empfangseinrichtung vorhanden ist oder generiert werden kann und die günstige Eigenschaften im Hinblick auf die Signalübertragung hat, und daß der empfangsseitige Codewandler (41 bis 49) das Steuerbit (M) aus dem empfangenen (n+1)-ten Bit wiedergewinnt, durch logische Verknüpfung mit einem Bit dieser Bitfolge.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß die Bitfolge mit guter Näherung eine Pseudo-Zufallsbitfolge ist.

3. System nach Anspruch 2, dadurch gekennzeichnet, daß der Codewandler der Sendeeinrichtung (Fig. 1) bei jedem n-Bit-Eingangswort (B 1 bis B 9) das erzeugte Steuerbit (M) mit einem Bit (B 0) verknüpft, das von einem oder mehreren Bits des um eine Worttaktperiode vorausgegangenen (n+1)-Bit-Ausgangswort (C 1 bis C 10) abgeleitet ist und daß der empfangsseitige Codewandler das mit dem empfangenen (n+1)-ten Bit zu verknüpfende Bit in entsprechender Weise von dem eine Worttaktperiode zuvor empfangenen (n+1)-Bit-Wort ableitet.

4. System nach einem Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Codewandler in der Sendeeinrichtung (Fig. 1) eine logische Schaltung (52) enthält, die auch dann eine Invertierung bewirkt, wenn entweder die Wortdisparität des n-Bit-Eingangsworts oder die bis zum vorausgegangenen (n+1)-Bit-Ausgangswort ermittelte akkumulierte Disparität oder beide gleich Null sind und durch eine Invertierung eine Folge von Bits mit gleichem Zustand in aufeinanderfolgenden (n+1)-Bit-Ausgangswörtern verkürzt werden kann.

5. System nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
- daß die Sendeeinrichtung (Fig. 1) einen Synchronisierwortgenerator (3) enthält,
- daß der sendeseitige nB/(n+1)B-Codewandler (31 bis 40) bei jedem k-ten von aufeinanderfolgenden n-Bit-Eingangswörtern dieses unverändert in sein (n+1)-Bit-Ausgangswort übernimmt und als (n+1)-tes Bit ein Bit des vom Synchronisierwortgenerator (3) erzeugten Synchronisierwortes hinzufügt,
- das er ansonsten die n-Bit-Eingangswörter entsprechend der Coderegel in (n+1)-Bit-Ausgangswörter umsetzt,
- daß die empfangsseitige Synchronisierschaltung (5) zur Synchronisation das im Leitungscode des übertragenen Digitialsignals enthaltene Synchronisierwort verwendet und
daß der empfangsseitige (n+1)B/nB-Codewandler
falls ein (n+1)-Bit-Eingangswort als (n+1)-tes Bit ein Bit des Synchronisierworts enthält, die übrigen Bits dieses (n+1)-Bit-Eingangsworts unverändert als n-Bit-Ausgangswort ausgibt und
ansonsten die (n+1)-Bit-Eingangswörter entsprechend der Coderegel in n-Bit-Ausgangswörter umsetzt.

6. Digitales Nachrichtenübertragungssystem mit einem nB/(n+1)B-Code als Leitungscode, dessen Sendeeinrichtung einen nB/(n+1)B-Codewandler und dessen Empfangseinrichtung einen dieselbe Coderegel anwendenden (n+1)B/nB-Codewandler und eine Synchronisierschaltung, die sie mit der Sendeeinrichtung synchronisiert, enthält, dadurch gekennzeichnet,
- daß die Sendeeinrichtung (Fig. 1) einen Synchronisierwortgenerator (3) enthält,
- daß der sendeseitige nB/(n+1)B-Codewandler (31 bis 40) bei jedem k-ten von aufeinanderfolgenden n-Bit-Eingangswörtern dieses unverändert in sein (n+1)-Bit-Ausgangswort übernimmt und als (n+1)-tes Bit ein Bit des vom Synchronisierwortgenerator (3) erzeugten Synchronisierwortes hinzufügt,
- das er ansonsten die n-Bit-Eingangswörter entsprechend der Coderegel in (n+1)-Bit-Ausgangswörter umsetzt,
- daß die empfangsseitige Synchronisierschaltung (5) zur Synchronisation das im Leitungscode des übertragenen Digitalsignals enthaltende Synchronisierwort verwendet und daß der empfangsseitige (n+1)B/nB-Codewandler
falls ein (n+1)-Bit-Eingangswort als (n+1)-tes Bit ein Bit des Synchronisierworts enthält, die übrigen Bits dieses (n+1)-Bit-Eingangsworts unverändert als n-Bit-Ausgangswort ausgibt und
ansonsten die (n+1)-Bit-Eingangswörter entsprechend der Coderegel in n-Bit-Ausgangswörter umsetzt.

7. System nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der in der Sendeeinrichtung (Fig. 1) enthaltende Codewandler (31 bis 40) zusammen mit einem nachgeschalteten Parallel-Serien-Wandler (2) zur Leitungscodierung und Zeitmultiplexbildung von n parallelen zueinander taktsynchronen digitalen Eingangssignalen aus verschiedenen Signalquellen und der in der Empfangseinrichtung (Fig. 2) enthaltene Codewandler (41 bis 49) zusammen mit einem vorgeschalteten Serien-Parallel-Wandler (4) zur Multiplexauflösung und Leitungscode-Decodierung verwendet ist.

8. System nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die Sendeeinrichtung (Fig. 1) einen mit dem Synchronisierwort synchronisierten rücksetzbaren Scrambler enthält, der eines oder mehrere der n parallelen Eingangssignale verwürfelt und daß die empfangsseitige Einrichtung einen rücksetzbaren Descrambler enthält, der ebenfalls und mit dem Synchronisierwort synchronisiert wird.