JP3135271B2 - 符号化装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、標本化された入力信号
を量子化し、該量子化された入力信号を符号化する符号
化装置に関するものである。
を量子化し、該量子化された入力信号を符号化する符号
化装置に関するものである。
【０００２】
【従来の技術】近年、カラー画像信号の符号化方式とし
て、適応的ＤＣＴ（離散的コサイン変換）符号化方式が
注目されており、この種の符号化方式の国際標準化機関
として設立されたグループであるＪＰＥＧ（Ｊｏｉｎｔ
ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔ Ｇｒｏｕ
ｐ）における符号化方式においても、ＤＣＴ符号化方式
が採用されている。
て、適応的ＤＣＴ（離散的コサイン変換）符号化方式が
注目されており、この種の符号化方式の国際標準化機関
として設立されたグループであるＪＰＥＧ（Ｊｏｉｎｔ
ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔ Ｇｒｏｕ
ｐ）における符号化方式においても、ＤＣＴ符号化方式
が採用されている。
【０００３】以下、この種の符号化方式の基本システム
の概要について簡単に説明する。
の概要について簡単に説明する。
【０００４】図２はＤＣＴ変換を用いた従来の符号化方
式の概略構成例を説明するためのブロック図、図３〜図
６は図２に示す符号化方式の処理を説明するための図で
ある。２は符号化しようとするデジタル画像信号の入力
端子であり、ラスタースキャンによるデジタル画像信号
が入力される。該端子２に入力された画像信号は８×８
ブロック化回路４に入力され、ここで２次元的に（８×
８）画素からなる画素ブロックに分割され、この画素ブ
ロック単位で後段に送出される。
式の概略構成例を説明するためのブロック図、図３〜図
６は図２に示す符号化方式の処理を説明するための図で
ある。２は符号化しようとするデジタル画像信号の入力
端子であり、ラスタースキャンによるデジタル画像信号
が入力される。該端子２に入力された画像信号は８×８
ブロック化回路４に入力され、ここで２次元的に（８×
８）画素からなる画素ブロックに分割され、この画素ブ
ロック単位で後段に送出される。
【０００５】６はこのブロック化回路４からの画像信号
をＤＣＴ変換し、周波数領域についての（８×８）のデ
ータマトリクスを出力するＤＣＴ変換回路である。即
ち、図３に示す如き画像データＤ11〜Ｄ88からなる画素
ブロックは、該回路６により図４に示す如きＸ11〜Ｘ88
からなるデータマトリクスに変換される。
をＤＣＴ変換し、周波数領域についての（８×８）のデ
ータマトリクスを出力するＤＣＴ変換回路である。即
ち、図３に示す如き画像データＤ11〜Ｄ88からなる画素
ブロックは、該回路６により図４に示す如きＸ11〜Ｘ88
からなるデータマトリクスに変換される。
【０００６】ここで、Ｘ11は画素ブロックの水平方向及
び垂直方向についての直流（ＤＣ）成分、即ち、この画
素ブロックの平均値を示している。このＸ11〜Ｘ88を一
般にＸijとすると、ｉが大きい程垂直方向に高い周波数
を有する成分、ｊが大きい程水平方向に高い周波数を有
する成分を示している。
び垂直方向についての直流（ＤＣ）成分、即ち、この画
素ブロックの平均値を示している。このＸ11〜Ｘ88を一
般にＸijとすると、ｉが大きい程垂直方向に高い周波数
を有する成分、ｊが大きい程水平方向に高い周波数を有
する成分を示している。
【０００７】ＤＣＴ変換回路６から出力されたデータマ
トリクスは線形量子化回路８に入力される。一方、量子
化マトリクス発生回路１８は、各ＤＣＴ係数Ｘ11〜Ｘ88
に対する量子化ステップサイズの重み付けを示す量子化
マトリクスＷ11〜Ｗ88（図５に示す）を発生し、係数発
生回路１６は係数Ｃを発生する。この量子化マトリクス
Ｗ11〜Ｗ88及び係数Ｃは乗算器２０へ入力される。乗算
器２０では（Ｗij×Ｃ）を演算し、線形量子化回路８の
量子化ステップはこの乗算器２０の出力Ｑ11〜Ｑ88に従
って決定される。ここでＣは正の値であり、このＣの値
により画質や発生データ量が制御される。
トリクスは線形量子化回路８に入力される。一方、量子
化マトリクス発生回路１８は、各ＤＣＴ係数Ｘ11〜Ｘ88
に対する量子化ステップサイズの重み付けを示す量子化
マトリクスＷ11〜Ｗ88（図５に示す）を発生し、係数発
生回路１６は係数Ｃを発生する。この量子化マトリクス
Ｗ11〜Ｗ88及び係数Ｃは乗算器２０へ入力される。乗算
器２０では（Ｗij×Ｃ）を演算し、線形量子化回路８の
量子化ステップはこの乗算器２０の出力Ｑ11〜Ｑ88に従
って決定される。ここでＣは正の値であり、このＣの値
により画質や発生データ量が制御される。
【０００８】実際には、線形量子化回路８ではＸij／Ｑ
ijが演算され、出力される。この線形量子化回路８の出
力をＧ11〜Ｇ88とする。この量子化された変換データＧ
11〜Ｇ88はジグザグ走査回路１０にて直流成分から順に
送出される。即ち、ジグザグ走査回路１０からは、Ｇ11
〜Ｇ88がＧ11，Ｇ12，Ｇ21，Ｇ31，Ｇ22，Ｇ13，Ｇ14，
Ｇ23，Ｇ32，Ｇ41・・・・・・・Ｇ85，Ｇ86，Ｇ77，Ｇ
68，Ｇ78，Ｇ87，Ｇ88の順で可変長符号化回路（ＶＬ
Ｃ）１２に供給される。
ijが演算され、出力される。この線形量子化回路８の出
力をＧ11〜Ｇ88とする。この量子化された変換データＧ
11〜Ｇ88はジグザグ走査回路１０にて直流成分から順に
送出される。即ち、ジグザグ走査回路１０からは、Ｇ11
〜Ｇ88がＧ11，Ｇ12，Ｇ21，Ｇ31，Ｇ22，Ｇ13，Ｇ14，
Ｇ23，Ｇ32，Ｇ41・・・・・・・Ｇ85，Ｇ86，Ｇ77，Ｇ
68，Ｇ78，Ｇ87，Ｇ88の順で可変長符号化回路（ＶＬ
Ｃ）１２に供給される。
【０００９】ＶＬＣ１２においては、例えば直流成分Ｇ
11については近傍に位置する画素ブロック間で予測値を
算出し、この予測値との予測誤差をハフマン符号化す
る。また、直流成分Ｇ11以外の交流成分Ｇ12〜Ｇ88につ
いては、その量子化出力を上述の如く、低周波成分から
高周波成分へとジグザグ走査しながら符号化し、量子化
出力が０でない有意係数はその値により、グループに分
類し、そのグループ識別番号と、直前の有意係数との間
にはさまれた量子化出力が０の無効係数の個数のラン長
とを組にしてハフマン符号化し、続いてグループ内のい
ずれの値であるかを等長符号を付加する。
11については近傍に位置する画素ブロック間で予測値を
算出し、この予測値との予測誤差をハフマン符号化す
る。また、直流成分Ｇ11以外の交流成分Ｇ12〜Ｇ88につ
いては、その量子化出力を上述の如く、低周波成分から
高周波成分へとジグザグ走査しながら符号化し、量子化
出力が０でない有意係数はその値により、グループに分
類し、そのグループ識別番号と、直前の有意係数との間
にはさまれた量子化出力が０の無効係数の個数のラン長
とを組にしてハフマン符号化し、続いてグループ内のい
ずれの値であるかを等長符号を付加する。
【００１０】一般に、画像の斜め方向の高周波成分は発
生確率が低いため、ジグザグ走査後のＧijの後半部分は
すべて０になることが多いと予想される。従って、この
様にして得た可変長符号は非常に高い圧縮率が期待で
き、平均で数分の１程度の圧縮率を想定した場合には、
殆ど画質劣化のない画像が復元できる。
生確率が低いため、ジグザグ走査後のＧijの後半部分は
すべて０になることが多いと予想される。従って、この
様にして得た可変長符号は非常に高い圧縮率が期待で
き、平均で数分の１程度の圧縮率を想定した場合には、
殆ど画質劣化のない画像が復元できる。
【００１１】一方、一般に伝送路は単位時間あたりの伝
送容量は定められており、動画像を伝送する場合の様に
所定期間毎に１画面を伝送しなければならない場合にお
いては、出力される符号が画面単位もしくは画素ブロッ
ク単位で固定されたビット数となることが望まれる。
送容量は定められており、動画像を伝送する場合の様に
所定期間毎に１画面を伝送しなければならない場合にお
いては、出力される符号が画面単位もしくは画素ブロッ
ク単位で固定されたビット数となることが望まれる。
【００１２】ここで、前述の係数Ｃを大きくとればＧij
が０となる確率が増加し、符号化されたデータの総ビッ
ト数ＮＢが減少する。この係数Ｃと総ビット数ＮＢとの
関係は、画像によって異なるが何れにしても単純減少関
数であり、平均的な画像について図６の如き対数曲線と
なることが知られている。
が０となる確率が増加し、符号化されたデータの総ビッ
ト数ＮＢが減少する。この係数Ｃと総ビット数ＮＢとの
関係は、画像によって異なるが何れにしても単純減少関
数であり、平均的な画像について図６の如き対数曲線と
なることが知られている。
【００１３】そこで、所望の総ビット数ＮＢ０を得るた
めの係数Ｃ０を予測する手法が、前述のＪＰＥＧ等によ
り提示されている。即ち、ある係数Ｃ１について先ず符
号化を行い、こうして得られた符号の総ビット数ｎｂ１
を求める。このｎｂ１及びＣ１に基づきＣ０の予測値Ｃ
２を計算する、この計算は図６に示す対数曲線が（Ｃ
１，ｎｂ１）上を通ることから予測することができる。
めの係数Ｃ０を予測する手法が、前述のＪＰＥＧ等によ
り提示されている。即ち、ある係数Ｃ１について先ず符
号化を行い、こうして得られた符号の総ビット数ｎｂ１
を求める。このｎｂ１及びＣ１に基づきＣ０の予測値Ｃ
２を計算する、この計算は図６に示す対数曲線が（Ｃ
１，ｎｂ１）上を通ることから予測することができる。
【００１４】この操作を数回繰返すことにより、所望の
総ビット数ＮＢ０に対して数％程度の誤差符号量とする
ことができる。
総ビット数ＮＢ０に対して数％程度の誤差符号量とする
ことができる。
【００１５】
【発明が解決しようとする課題】しかしながら、この様
に繰返し符号化を行い上記係数Ｃ０の値を決定する処理
は、非常に時間のかかる処理であり、動画像の様に所定
期間に１画面を必ず伝送しなければならない符号化装置
には適していない。特に、高品位テレビジョン信号の如
くビットレートの極めて高い画像信号を取扱う場合には
この様な処理は不可能である。
に繰返し符号化を行い上記係数Ｃ０の値を決定する処理
は、非常に時間のかかる処理であり、動画像の様に所定
期間に１画面を必ず伝送しなければならない符号化装置
には適していない。特に、高品位テレビジョン信号の如
くビットレートの極めて高い画像信号を取扱う場合には
この様な処理は不可能である。
【００１６】本発明は斯かる背景下において、所定期間
の入力信号を所望符号量に高速に制御することができ、
かつ回路構成の簡素化も達成できる符号化装置を提供す
ることを目的とする。
の入力信号を所望符号量に高速に制御することができ、
かつ回路構成の簡素化も達成できる符号化装置を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】本発明にかかる符号化装
置は、標本化された入力信号を量子化することによって
符号量を制御し、前記入力信号を符号化する符号化装置
であって、標本化された入力信号によりブロックを形成
するブロック形成手段と、前記ブロック形成手段によっ
て形成されたブロックデータを符号化した際の符号量
を、夫々異なる量子化ステップにより判断する複数の符
号量判断手段と、前記複数の符号量判断手段の出力に応
じて量子化ステップを決定し、前記ブロックデータを符
号化する符号化手段と、前記複数の符号量判断手段に共
通の量子化マトリクスを供給する量子化マトリクス発生
手段とを有し、前記各符号量判断手段は、前記量子化マ
トリクス発生手段により発生された量子化マトリクス及
び制御係数により量子化ステップを決定し、前記制御係
数は前記各符号量判断手段で異なることを特徴とする。
置は、標本化された入力信号を量子化することによって
符号量を制御し、前記入力信号を符号化する符号化装置
であって、標本化された入力信号によりブロックを形成
するブロック形成手段と、前記ブロック形成手段によっ
て形成されたブロックデータを符号化した際の符号量
を、夫々異なる量子化ステップにより判断する複数の符
号量判断手段と、前記複数の符号量判断手段の出力に応
じて量子化ステップを決定し、前記ブロックデータを符
号化する符号化手段と、前記複数の符号量判断手段に共
通の量子化マトリクスを供給する量子化マトリクス発生
手段とを有し、前記各符号量判断手段は、前記量子化マ
トリクス発生手段により発生された量子化マトリクス及
び制御係数により量子化ステップを決定し、前記制御係
数は前記各符号量判断手段で異なることを特徴とする。
【００１８】
【００１９】
【実施例】以下、本発明の実施例について説明する。
【００２０】図１は本発明の一実施例としてテレビジョ
ン信号の伝送を行う伝送装置に本発明を適用した符号化
装置の構成を示すブロック図である。
ン信号の伝送を行う伝送装置に本発明を適用した符号化
装置の構成を示すブロック図である。
【００２１】図中、２０はアナログテレビジョン信号の
入力端子であり、該端子２０から入力されたテレビジョ
ン信号はＡ／Ｄ変換器２２にて８ビットにデジタル化さ
れ、図２のブロック化回路４と同様の動作を行う（８×
８）ブロック化回路２６にて（８×８）の画素ブロック
に分割され、各ブロック毎にＤＣＴ変換回路２８に供給
される。
入力端子であり、該端子２０から入力されたテレビジョ
ン信号はＡ／Ｄ変換器２２にて８ビットにデジタル化さ
れ、図２のブロック化回路４と同様の動作を行う（８×
８）ブロック化回路２６にて（８×８）の画素ブロック
に分割され、各ブロック毎にＤＣＴ変換回路２８に供給
される。
【００２２】各ブロックの画素データＤ11〜Ｄ88はＤＣ
Ｔ変換回路２８にて図２の場合と同様に周波数領域につ
いてのデータマトリクスＸ11〜Ｘ88に変換され、ジグザ
グ走査回路３０に供給される。該ジグザグ走査回路３０
は、図２の１０と同様の動作を行い、ＤＣＴ変換された
データマトリクスＸ11〜Ｘ88をＸ11，Ｘ12，Ｘ21，
Ｘ31，Ｘ22，Ｘ13，Ｘ14，Ｘ23，Ｘ32，Ｘ41・・・・・
・・Ｘ85，Ｘ86，Ｘ77，Ｘ68，Ｘ78，Ｘ87，Ｘ88の順で
出力する。
Ｔ変換回路２８にて図２の場合と同様に周波数領域につ
いてのデータマトリクスＸ11〜Ｘ88に変換され、ジグザ
グ走査回路３０に供給される。該ジグザグ走査回路３０
は、図２の１０と同様の動作を行い、ＤＣＴ変換された
データマトリクスＸ11〜Ｘ88をＸ11，Ｘ12，Ｘ21，
Ｘ31，Ｘ22，Ｘ13，Ｘ14，Ｘ23，Ｘ32，Ｘ41・・・・・
・・Ｘ85，Ｘ86，Ｘ77，Ｘ68，Ｘ78，Ｘ87，Ｘ88の順で
出力する。
【００２３】量子化マトリクス発生回路３６は、前述の
量子化マトリクスＷ11〜Ｗ88を発生する。但し、本実施
例では各量子化回路３２ａ〜３２ｅには既にジグザグ走
査されたデータが入力されるのでこの量子化マトリクス
Ｗ11〜Ｗ88もジグザグ走査に対応した順序で発生され、
乗算回路３８ａ〜３８ｅに供給される。
量子化マトリクスＷ11〜Ｗ88を発生する。但し、本実施
例では各量子化回路３２ａ〜３２ｅには既にジグザグ走
査されたデータが入力されるのでこの量子化マトリクス
Ｗ11〜Ｗ88もジグザグ走査に対応した順序で発生され、
乗算回路３８ａ〜３８ｅに供給される。
【００２４】乗算器３８ａには初期係数発生回路より、
前述の係数（制御係数）Ｃとして初期係数Ｃ１が供給さ
れる。ここで、本実施例ではこの初期係数Ｃ１は「１」
とする。なお、この初期係数Ｃ１を「１」とした場合に
は、Ｗij＝Ｑijとなるので乗算回路３８ａは不要であ
り、量子化マトリクスＷ11〜Ｗ88をそのまま量子化回路
３２ａに入力すれば良い。
前述の係数（制御係数）Ｃとして初期係数Ｃ１が供給さ
れる。ここで、本実施例ではこの初期係数Ｃ１は「１」
とする。なお、この初期係数Ｃ１を「１」とした場合に
は、Ｗij＝Ｑijとなるので乗算回路３８ａは不要であ
り、量子化マトリクスＷ11〜Ｗ88をそのまま量子化回路
３２ａに入力すれば良い。
【００２５】こうして、量子化回路３２ａにおいてはこ
の制御係数Ｃ１による量子化コードＧ１11〜Ｇ１88が得
られる。この量子化された変換コードＧ１11〜Ｇ１88は
ＶＬＣ４０ａに入力される。
の制御係数Ｃ１による量子化コードＧ１11〜Ｇ１88が得
られる。この量子化された変換コードＧ１11〜Ｇ１88は
ＶＬＣ４０ａに入力される。
【００２６】本実施例にあってはＶＬＣ４０ａ〜４０ｄ
は実際の符号化データは出力せず、図１のＶＬＣ１２と
同様の処理を行った場合の各画面毎の総ビット数情報ｎ
ｂ１〜ｎｂ４のみを出力する。このＶＬＣ４０ａの出力
する総ビット数情報ｎｂ１は係数演算回路４４ａに入力
される。係数演算回路４４ａ〜４４ｄはＶＬＣ４０ａ〜
４０ｄからの総ビット数情報ｎｂ１ーｎｂ４及び初期係
数と係数演算回路４４ａ〜４４ｃの出力Ｃ１〜Ｃ４を用
いて所望の総ビット数ＮＢ０に対応する制御係数Ｃ０を
予測し、夫々制御係数としてＣ２〜Ｃ５を出力する。こ
こで、係数演算回路４４ａ〜４４ｄは量子化回路３２ａ
〜３２ｄに入力された１画面分の変換データによって得
られた制御係数Ｃ２〜Ｃ５を次の１画面分の変換データ
が量子化回路３２ａ〜３２ｄに入力されるタイミングで
出力する。
は実際の符号化データは出力せず、図１のＶＬＣ１２と
同様の処理を行った場合の各画面毎の総ビット数情報ｎ
ｂ１〜ｎｂ４のみを出力する。このＶＬＣ４０ａの出力
する総ビット数情報ｎｂ１は係数演算回路４４ａに入力
される。係数演算回路４４ａ〜４４ｄはＶＬＣ４０ａ〜
４０ｄからの総ビット数情報ｎｂ１ーｎｂ４及び初期係
数と係数演算回路４４ａ〜４４ｃの出力Ｃ１〜Ｃ４を用
いて所望の総ビット数ＮＢ０に対応する制御係数Ｃ０を
予測し、夫々制御係数としてＣ２〜Ｃ５を出力する。こ
こで、係数演算回路４４ａ〜４４ｄは量子化回路３２ａ
〜３２ｄに入力された１画面分の変換データによって得
られた制御係数Ｃ２〜Ｃ５を次の１画面分の変換データ
が量子化回路３２ａ〜３２ｄに入力されるタイミングで
出力する。
【００２７】一方、３４ａ〜３４ｄはジグザグ走査回路
３０の出力を１画面（フレーム）期間遅延する回路（１
ＦＤＬ）であり、従って、係数演算回路４４ａの出力す
る制御係数Ｃ２はこの制御係数Ｃ２を得るために用いた
１画面分の変換データが量子化回路３２ｂに入力される
タイミングで乗算器３８ｂに入力される。乗算回路３８
ｂでは（Ｗij×Ｃ）が演算され量子化回路３２ｂに入力
される。即ち、量子化回路３２ｂでは同一の画面につい
て２度目の量子化が行われることになり、制御係数Ｃ２
による量子化コードＧ２11〜Ｇ２88が得られる。この量
子化された変換コードＧ２11〜Ｇ２88はＶＬＣ４０ｂに
入力される。
３０の出力を１画面（フレーム）期間遅延する回路（１
ＦＤＬ）であり、従って、係数演算回路４４ａの出力す
る制御係数Ｃ２はこの制御係数Ｃ２を得るために用いた
１画面分の変換データが量子化回路３２ｂに入力される
タイミングで乗算器３８ｂに入力される。乗算回路３８
ｂでは（Ｗij×Ｃ）が演算され量子化回路３２ｂに入力
される。即ち、量子化回路３２ｂでは同一の画面につい
て２度目の量子化が行われることになり、制御係数Ｃ２
による量子化コードＧ２11〜Ｇ２88が得られる。この量
子化された変換コードＧ２11〜Ｇ２88はＶＬＣ４０ｂに
入力される。
【００２８】係数演算回路４４ｂ〜４４ｄ，乗算回路３
８ｃ〜３８ｅ，１ＦＤＬ３４ｂ〜３４，ＶＬＣ４０ｂ〜
４０ｄ及び量子化回路３２ｃ〜３２ｅの動作は、夫々係
数演算回路４４ａ，乗算回路３８ｂ，１ＦＤＬ３４ａ，
ＶＬＣ４０ａ及び量子化回路３２ｂの動作と同様であ
り、これらの回路によって１つの画面についての所望の
制御係数の予測値が順次更新されていく。
８ｃ〜３８ｅ，１ＦＤＬ３４ｂ〜３４，ＶＬＣ４０ｂ〜
４０ｄ及び量子化回路３２ｃ〜３２ｅの動作は、夫々係
数演算回路４４ａ，乗算回路３８ｂ，１ＦＤＬ３４ａ，
ＶＬＣ４０ａ及び量子化回路３２ｂの動作と同様であ
り、これらの回路によって１つの画面についての所望の
制御係数の予測値が順次更新されていく。
【００２９】これによって、係数演算回路４４ｄから得
られる制御係数の予測値Ｃ５は、所望の総ビット数ＮＢ
０に対応する制御係数Ｃ０に極めて近い値に収束してい
る筈であり、本実施例ではこの制御係数Ｃ５を最終的な
制御係数Ｃとして乗算回路３８ｅに供給している。乗算
器３８ｅの出力は量子化回路３２ｅに供給され、該量子
化回路３２ｅでは１ＦＤＬ３４ｄの出力、即ち、都合４
フレーム期間遅延された変換データを量子化して、ＶＬ
Ｃ４０ｅに供給する。
られる制御係数の予測値Ｃ５は、所望の総ビット数ＮＢ
０に対応する制御係数Ｃ０に極めて近い値に収束してい
る筈であり、本実施例ではこの制御係数Ｃ５を最終的な
制御係数Ｃとして乗算回路３８ｅに供給している。乗算
器３８ｅの出力は量子化回路３２ｅに供給され、該量子
化回路３２ｅでは１ＦＤＬ３４ｄの出力、即ち、都合４
フレーム期間遅延された変換データを量子化して、ＶＬ
Ｃ４０ｅに供給する。
【００３０】ＶＬＣ４０ｅは、実際に図２にて説明した
如き符号化を行い、符号化データ（ＤＡＴＡ）を出力す
る。この符号化データはエントリーバッファ４６にて所
定のビットレートで出力され、マルチプレクサ４８にて
最終的な制御係数Ｃと多重され、端子５０より伝送路に
出力される。
如き符号化を行い、符号化データ（ＤＡＴＡ）を出力す
る。この符号化データはエントリーバッファ４６にて所
定のビットレートで出力され、マルチプレクサ４８にて
最終的な制御係数Ｃと多重され、端子５０より伝送路に
出力される。
【００３１】上述の如き構成によれば、制御係数Ｃのフ
ィードバックを全く行っていないので、同一の画面に対
する制御係数Ｃの計算を５度行っているにも拘らず、１
画面あたりの処理に要する期間は制御係数Ｃを一定とす
る処理と同一となり、極めて高速の処理が可能となって
いる。
ィードバックを全く行っていないので、同一の画面に対
する制御係数Ｃの計算を５度行っているにも拘らず、１
画面あたりの処理に要する期間は制御係数Ｃを一定とす
る処理と同一となり、極めて高速の処理が可能となって
いる。
【００３２】尚、上述の実施例に於て係数演算回路４４
ｂ〜４４ｄは、係数演算回路４４ａ〜４４ｃの出力する
係数Ｃ２〜Ｃ４と、該係数Ｃ２〜Ｃ４に従って量子化、
可変長符号化した場合の総ビット数情報ｎｂ２〜ｎｂ４
を用いて所望の制御係数Ｃ０を予測したが、更に前段の
係数及び総ビット数情報を用いてより正確に予測する構
成とすることも可能である。例えば係数演算回路４４ｂ
において係数Ｃ３を演算するために係数Ｃ１，Ｃ２及び
総ビット数情報ｎｂ１，ｎｂ２を用いればより正確に係
数Ｃ０を予測することができる。
ｂ〜４４ｄは、係数演算回路４４ａ〜４４ｃの出力する
係数Ｃ２〜Ｃ４と、該係数Ｃ２〜Ｃ４に従って量子化、
可変長符号化した場合の総ビット数情報ｎｂ２〜ｎｂ４
を用いて所望の制御係数Ｃ０を予測したが、更に前段の
係数及び総ビット数情報を用いてより正確に予測する構
成とすることも可能である。例えば係数演算回路４４ｂ
において係数Ｃ３を演算するために係数Ｃ１，Ｃ２及び
総ビット数情報ｎｂ１，ｎｂ２を用いればより正確に係
数Ｃ０を予測することができる。
【００３３】また、上述の実施例に於ては１フレーム期
間の時間差を有する被ＤＣＴ変換データＸを並列に出力
するために、ＤＣＴ変換回路２８及びジグザグ走査回路
３０の後段に１ＦＤＬ３４ａ〜３４ｄを縦続接続した
が、この被ＤＣＴ変換データＸのビット数を大きくとる
必要がある場合は１ＦＤＬのメモリ容量を節約するため
に（８×８）ブロック化回路２６の後段に複数の１ＦＤ
Ｌを縦続に接続し、各１ＦＤＬの出力にもＤＣＴ変換回
路及びジグザグ走査回路を接続する構成とすることも可
能である。
間の時間差を有する被ＤＣＴ変換データＸを並列に出力
するために、ＤＣＴ変換回路２８及びジグザグ走査回路
３０の後段に１ＦＤＬ３４ａ〜３４ｄを縦続接続した
が、この被ＤＣＴ変換データＸのビット数を大きくとる
必要がある場合は１ＦＤＬのメモリ容量を節約するため
に（８×８）ブロック化回路２６の後段に複数の１ＦＤ
Ｌを縦続に接続し、各１ＦＤＬの出力にもＤＣＴ変換回
路及びジグザグ走査回路を接続する構成とすることも可
能である。
【００３４】更に、本実施例に於ては、極めて高速の処
理を実現するために制御係数Ｆは各画面毎に決定してい
るが、処理時間に若干の余裕がある場合には、この制御
係数Ｆの値を決定する単位（期間）を小さく（短く）す
ることも可能である。
理を実現するために制御係数Ｆは各画面毎に決定してい
るが、処理時間に若干の余裕がある場合には、この制御
係数Ｆの値を決定する単位（期間）を小さく（短く）す
ることも可能である。
【００３５】
【発明の効果】以上説明したように本発明よれば、入力
信号を符号化した際の符号量を高速に制御でき、かつ量
子化マトリクスを発生する発生回路を複数の符号量判断
部において共用するようにしたので回路の簡素化、コス
トの低減化も達成できる。
信号を符号化した際の符号量を高速に制御でき、かつ量
子化マトリクスを発生する発生回路を複数の符号量判断
部において共用するようにしたので回路の簡素化、コス
トの低減化も達成できる。
【図１】本発明の一実施例としての画像符号化装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】ＤＣＴ変換を用いた従来の符号化方式の概略構
成例を説明するためのブロック図である。
成例を説明するためのブロック図である。
【図３】（８×８）の画像データよりなる画素ブロック
を示す図である。
を示す図である。
【図４】ＤＣＴ変換されたデータマトリクスを示す図で
ある。
ある。
【図５】量子化ステップサイズの重み付けを示す量子化
マトリクスを示す図である。
マトリクスを示す図である。
【図６】係数Ｃと総ビット数との関係を示す図である。
２６ ブロック化回路 ３０ ＤＣＴ変換回路 ３２ａ〜３２ｅ 量子化回路 ３４ａ〜３４ｄ １フレーム期間遅延回路 ３６ 量子化マトリクス発生回路 ３８ａ〜３８ｅ 乗算回路 ４０ａ〜４０ｅ 可変長符号化回路 ４２ 初期係数発生回路 ４４ａ〜４４ｄ 係数演算回路 ４６ エントリーバッファ ４８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419 H03M 7/40 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 標本化された入力信号を量子化すること
によって符号量を制御し、前記入力信号を符号化する符
号化装置であって、 標本化された入力信号によりブロックを形成するブロッ
ク形成手段と、 前記ブロック形成手段によって形成されたブロックデー
タを符号化した際の符号量を、夫々異なる量子化ステッ
プにより判断する複数の符号量判断手段と、 前記複数の符号量判断手段の出力に応じて量子化ステッ
プを決定し、前記ブロックデータを符号化する符号化手
段と、 前記複数の符号量判断手段に共通の量子化マトリクスを
供給する量子化マトリクス発生手段とを有し、 前記各符号量判断手段は、前記量子化マトリクス発生手
段により発生された量子化マトリクス及び制御係数によ
り量子化ステップを決定し、前記制御係数は前記各符号
量判断手段で異なることを特徴とする符号化装置。
Priority Applications (15)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03016466A JP3135271B2 (ja) | 1991-02-07 | 1991-02-07 | 符号化装置 |
| SG9802913A SG94708A1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| SG9802904A SG95586A1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| SG9802915A SG94709A1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| SG1996006638A SG43261A1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| DE69228841T DE69228841T2 (de) | 1991-02-07 | 1992-01-31 | Vorrichtung zum Kodieren von Bildern |
| DE69231426T DE69231426T2 (de) | 1991-02-07 | 1992-01-31 | Vorrichtung zum Kodieren von Bildern |
| DE69232123T DE69232123T2 (de) | 1991-02-07 | 1992-01-31 | Bildkodieranlage |
| EP92300851A EP0498578B1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| EP98201257A EP0863672B1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| EP97201674A EP0804036B1 (en) | 1991-02-07 | 1992-01-31 | Image encoding apparatus |
| US07/829,404 US5251029A (en) | 1991-02-07 | 1992-02-03 | Image encoding apparatus |
| US08/032,633 US5333013A (en) | 1991-02-07 | 1993-03-17 | Image encoding apparatus |
| US08/237,891 US5452007A (en) | 1991-02-07 | 1994-05-04 | Image encoding apparatus |
| US08/337,442 US5528298A (en) | 1991-02-07 | 1994-11-08 | Image encoding apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03016466A JP3135271B2 (ja) | 1991-02-07 | 1991-02-07 | 符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255170A JPH04255170A (ja) | 1992-09-10 |
| JP3135271B2 true JP3135271B2 (ja) | 2001-02-13 |
Family
ID=11917036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03016466A Expired - Fee Related JP3135271B2 (ja) | 1991-02-07 | 1991-02-07 | 符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135271B2 (ja) |
-
1991
- 1991-02-07 JP JP03016466A patent/JP3135271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04255170A (ja) | 1992-09-10 |
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