JP3135271B2 - Encoding device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、標本化された入力信号
を量子化し、該量子化された入力信号を符号化する符号
化装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an encoding apparatus for quantizing a sampled input signal and encoding the quantized input signal.
【０００２】[0002]
【従来の技術】近年、カラー画像信号の符号化方式とし
て、適応的ＤＣＴ（離散的コサイン変換）符号化方式が
注目されており、この種の符号化方式の国際標準化機関
として設立されたグループであるＪＰＥＧ（Ｊｏｉｎｔ
ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔ Ｇｒｏｕ
ｐ）における符号化方式においても、ＤＣＴ符号化方式
が採用されている。2. Description of the Related Art In recent years, an adaptive DCT (Discrete Cosine Transform) coding method has been drawing attention as a coding method for a color image signal, and a group established as an international standardization organization for this kind of coding method. A JPEG (Joint
Photographic Expert Group
Also in the encoding method in p), the DCT encoding method is adopted.
【０００３】以下、この種の符号化方式の基本システム
の概要について簡単に説明する。[0003] An outline of a basic system of this type of coding system will be briefly described below.
【０００４】図２はＤＣＴ変換を用いた従来の符号化方
式の概略構成例を説明するためのブロック図、図３〜図
６は図２に示す符号化方式の処理を説明するための図で
ある。２は符号化しようとするデジタル画像信号の入力
端子であり、ラスタースキャンによるデジタル画像信号
が入力される。該端子２に入力された画像信号は８×８
ブロック化回路４に入力され、ここで２次元的に（８×
８）画素からなる画素ブロックに分割され、この画素ブ
ロック単位で後段に送出される。FIG. 2 is a block diagram for explaining a schematic configuration example of a conventional encoding system using DCT transform, and FIGS. 3 to 6 are diagrams for explaining processing of the encoding system shown in FIG. is there. Reference numeral 2 denotes an input terminal of a digital image signal to be encoded, and receives a digital image signal by raster scan. The image signal input to the terminal 2 is 8 × 8
The signal is input to the blocking circuit 4, where it is two-dimensionally (8 ×
8) The image data is divided into pixel blocks each composed of pixels, and is transmitted to the subsequent stage in units of the pixel blocks.
【０００５】６はこのブロック化回路４からの画像信号
をＤＣＴ変換し、周波数領域についての（８×８）のデ
ータマトリクスを出力するＤＣＴ変換回路である。即
ち、図３に示す如き画像データＤ11〜Ｄ88からなる画素
ブロックは、該回路６により図４に示す如きＸ11〜Ｘ88
からなるデータマトリクスに変換される。Reference numeral 6 denotes a DCT conversion circuit which performs DCT conversion on the image signal from the blocking circuit 4 and outputs an (8 × 8) data matrix for the frequency domain. That is, the pixel block, X 11 to X 88 as shown in FIG. 4 by the circuit 6 consisting of the image data D 11 to D 88 as shown in FIG. 3
Is converted to a data matrix consisting of
【０００６】ここで、Ｘ11は画素ブロックの水平方向及
び垂直方向についての直流（ＤＣ）成分、即ち、この画
素ブロックの平均値を示している。このＸ11〜Ｘ88を一
般にＸijとすると、ｉが大きい程垂直方向に高い周波数
を有する成分、ｊが大きい程水平方向に高い周波数を有
する成分を示している。[0006] Here, X 11 is a direct current (DC) component in the horizontal direction and the vertical direction of the pixel block, that is, the average value of the pixel block. When the X 11 to X 88 generally as X ij, component i has a higher frequency in the vertical direction larger have shown a component having a higher frequency in the horizontal direction as j increases.
【０００７】ＤＣＴ変換回路６から出力されたデータマ
トリクスは線形量子化回路８に入力される。一方、量子
化マトリクス発生回路１８は、各ＤＣＴ係数Ｘ11〜Ｘ88
に対する量子化ステップサイズの重み付けを示す量子化
マトリクスＷ11〜Ｗ88（図５に示す）を発生し、係数発
生回路１６は係数Ｃを発生する。この量子化マトリクス
Ｗ11〜Ｗ88及び係数Ｃは乗算器２０へ入力される。乗算
器２０では（Ｗij×Ｃ）を演算し、線形量子化回路８の
量子化ステップはこの乗算器２０の出力Ｑ11〜Ｑ88に従
って決定される。ここでＣは正の値であり、このＣの値
により画質や発生データ量が制御される。The data matrix output from the DCT conversion circuit 6 is input to the linear quantization circuit 8. On the other hand, the quantization matrix generation circuit 18 generates the DCT coefficients X 11 to X 88
, And generates a quantization matrix W 11 to W 88 (shown in FIG. 5) indicating the weighting of the quantization step size for. The quantization matrix W 11 to W-88 and the coefficient C is inputted to the multiplier 20. The multiplier 20 calculates (W ij × C), and the quantization step of the linear quantization circuit 8 is determined according to the outputs Q 11 to Q 88 of the multiplier 20. Here, C is a positive value, and the image quality and the amount of generated data are controlled by the value of C.
【０００８】実際には、線形量子化回路８ではＸij／Ｑ
ijが演算され、出力される。この線形量子化回路８の出
力をＧ11〜Ｇ88とする。この量子化された変換データＧ
11〜Ｇ88はジグザグ走査回路１０にて直流成分から順に
送出される。即ち、ジグザグ走査回路１０からは、Ｇ11
〜Ｇ88がＧ11，Ｇ12，Ｇ21，Ｇ31，Ｇ22，Ｇ13，Ｇ14，
Ｇ23，Ｇ32，Ｇ41・・・・・・・Ｇ85，Ｇ86，Ｇ77，Ｇ
68，Ｇ78，Ｇ87，Ｇ88の順で可変長符号化回路（ＶＬ
Ｃ）１２に供給される。In practice, the linear quantization circuit 8 uses X ij / Q
ij is calculated and output. The output of the linear quantization circuit 8 and G 11 ~G 88. This quantized conversion data G
11 ~G 88 is sent in order from the DC component in the zigzag scanning circuit 10. That is, from the zigzag scanning circuit 10, G 11
~G 88 is G 11, G 12, G 21 , G 31, G 22, G 13, G 14,
G 23, G 32, G 41 ······· G 85, G 86, G 77, G
68 , G 78 , G 87 , G 88 in the order of the variable length coding circuit (VL
C) 12.
【０００９】ＶＬＣ１２においては、例えば直流成分Ｇ
11については近傍に位置する画素ブロック間で予測値を
算出し、この予測値との予測誤差をハフマン符号化す
る。また、直流成分Ｇ11以外の交流成分Ｇ12〜Ｇ88につ
いては、その量子化出力を上述の如く、低周波成分から
高周波成分へとジグザグ走査しながら符号化し、量子化
出力が０でない有意係数はその値により、グループに分
類し、そのグループ識別番号と、直前の有意係数との間
にはさまれた量子化出力が０の無効係数の個数のラン長
とを組にしてハフマン符号化し、続いてグループ内のい
ずれの値であるかを等長符号を付加する。In the VLC 12, for example, a DC component G
For 11 , a prediction value is calculated between neighboring pixel blocks, and a prediction error from the prediction value is Huffman-coded. Also, the AC component G 12 ~G 88 other than the DC component G 11, as described above the quantization output, coded while zigzag scanning from a low frequency component to high frequency component, significant quantization output is not zero coefficient Is Huffman-encoded by grouping the group identification number and the run length of the number of invalid coefficients whose quantization output is 0 between the group identification number and the immediately preceding significant coefficient, Subsequently, an equal length code is added to indicate which value in the group.
【００１０】一般に、画像の斜め方向の高周波成分は発
生確率が低いため、ジグザグ走査後のＧijの後半部分は
すべて０になることが多いと予想される。従って、この
様にして得た可変長符号は非常に高い圧縮率が期待で
き、平均で数分の１程度の圧縮率を想定した場合には、
殆ど画質劣化のない画像が復元できる。Generally, since the occurrence probability of a high-frequency component in an oblique direction of an image is low, it is expected that the latter half of G ij after zigzag scanning is often all zero. Therefore, a very high compression rate can be expected for the variable-length code obtained in this way. If an average compression rate of about a fraction is assumed,
An image with almost no image quality degradation can be restored.
【００１１】一方、一般に伝送路は単位時間あたりの伝
送容量は定められており、動画像を伝送する場合の様に
所定期間毎に１画面を伝送しなければならない場合にお
いては、出力される符号が画面単位もしくは画素ブロッ
ク単位で固定されたビット数となることが望まれる。On the other hand, a transmission path generally has a predetermined transmission capacity per unit time, and when one screen must be transmitted every predetermined period as in the case of transmitting a moving image, a code to be output is used. Is desired to be a fixed number of bits for each screen or pixel block.
【００１２】ここで、前述の係数Ｃを大きくとればＧij
が０となる確率が増加し、符号化されたデータの総ビッ
ト数ＮＢが減少する。この係数Ｃと総ビット数ＮＢとの
関係は、画像によって異なるが何れにしても単純減少関
数であり、平均的な画像について図６の如き対数曲線と
なることが知られている。Here, if the aforementioned coefficient C is increased, G ij
Is increased, and the total number of bits NB of the encoded data is reduced. The relationship between the coefficient C and the total number of bits NB differs depending on the image, but is a simple decreasing function in any case, and it is known that an average image has a logarithmic curve as shown in FIG.
【００１３】そこで、所望の総ビット数ＮＢ０を得るた
めの係数Ｃ０を予測する手法が、前述のＪＰＥＧ等によ
り提示されている。即ち、ある係数Ｃ１について先ず符
号化を行い、こうして得られた符号の総ビット数ｎｂ１
を求める。このｎｂ１及びＣ１に基づきＣ０の予測値Ｃ
２を計算する、この計算は図６に示す対数曲線が（Ｃ
１，ｎｂ１）上を通ることから予測することができる。Therefore, a method of predicting a coefficient C0 for obtaining a desired total number of bits NB0 has been proposed by the aforementioned JPEG or the like. That is, encoding is first performed for a certain coefficient C1, and the total number of bits nb1 of the code thus obtained is obtained.
Ask for. Based on the nb1 and C1, a predicted value C of C0
2, which is calculated by the logarithmic curve shown in FIG.
1, nb1).
【００１４】この操作を数回繰返すことにより、所望の
総ビット数ＮＢ０に対して数％程度の誤差符号量とする
ことができる。By repeating this operation several times, the error code amount can be reduced to about several percent of the desired total bit number NB0.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、この様
に繰返し符号化を行い上記係数Ｃ０の値を決定する処理
は、非常に時間のかかる処理であり、動画像の様に所定
期間に１画面を必ず伝送しなければならない符号化装置
には適していない。特に、高品位テレビジョン信号の如
くビットレートの極めて高い画像信号を取扱う場合には
この様な処理は不可能である。However, the process of determining the value of the coefficient C0 by performing repetitive coding in this way is a very time-consuming process, and one screen is displayed in a predetermined period like a moving image. It is not suitable for coding devices that must be transmitted. In particular, when processing an image signal having a very high bit rate such as a high-definition television signal, such processing is impossible.
【００１６】本発明は斯かる背景下において、所定期間
の入力信号を所望符号量に高速に制御することができ、
かつ回路構成の簡素化も達成できる符号化装置を提供す
ることを目的とする。Under such circumstances, the present invention can control an input signal for a predetermined period to a desired code amount at high speed,
It is another object of the present invention to provide an encoding device that can achieve simplification of a circuit configuration.
【００１７】[0017]
【課題を解決するための手段】本発明にかかる符号化装
置は、標本化された入力信号を量子化することによって
符号量を制御し、前記入力信号を符号化する符号化装置
であって、標本化された入力信号によりブロックを形成
するブロック形成手段と、前記ブロック形成手段によっ
て形成されたブロックデータを符号化した際の符号量
を、夫々異なる量子化ステップにより判断する複数の符
号量判断手段と、前記複数の符号量判断手段の出力に応
じて量子化ステップを決定し、前記ブロックデータを符
号化する符号化手段と、前記複数の符号量判断手段に共
通の量子化マトリクスを供給する量子化マトリクス発生
手段とを有し、前記各符号量判断手段は、前記量子化マ
トリクス発生手段により発生された量子化マトリクス及
び制御係数により量子化ステップを決定し、前記制御係
数は前記各符号量判断手段で異なることを特徴とする。An encoding apparatus according to the present invention controls an amount of code by quantizing a sampled input signal, and encodes the input signal. Block forming means for forming a block from the sampled input signal, and a plurality of code amount determining means for determining the code amount when the block data formed by the block forming means is encoded by different quantization steps. And a coding step for determining a quantization step in accordance with the outputs of the plurality of code amount determining means and coding the block data, and a quantum for supplying a common quantization matrix to the plurality of code amount determining means. Quantization code generation means, and each of the code amount determination means includes a quantization matrix generated by the quantization matrix generation means and a control coefficient. Reduction step is determined and the control factor is characterized in that different each code quantity determining means.
【００１８】[0018]
【００１９】[0019]
【実施例】以下、本発明の実施例について説明する。Embodiments of the present invention will be described below.
【００２０】図１は本発明の一実施例としてテレビジョ
ン信号の伝送を行う伝送装置に本発明を適用した符号化
装置の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an encoding apparatus in which the present invention is applied to a transmission apparatus for transmitting a television signal as one embodiment of the present invention.
【００２１】図中、２０はアナログテレビジョン信号の
入力端子であり、該端子２０から入力されたテレビジョ
ン信号はＡ／Ｄ変換器２２にて８ビットにデジタル化さ
れ、図２のブロック化回路４と同様の動作を行う（８×
８）ブロック化回路２６にて（８×８）の画素ブロック
に分割され、各ブロック毎にＤＣＴ変換回路２８に供給
される。In the figure, reference numeral 20 denotes an input terminal of an analog television signal. The television signal input from the terminal 20 is digitized into 8 bits by an A / D converter 22, and is converted into a block circuit shown in FIG. Perform the same operation as (4.
8) The image data is divided into (8 × 8) pixel blocks by the blocking circuit 26 and supplied to the DCT conversion circuit 28 for each block.
【００２２】各ブロックの画素データＤ11〜Ｄ88はＤＣ
Ｔ変換回路２８にて図２の場合と同様に周波数領域につ
いてのデータマトリクスＸ11〜Ｘ88に変換され、ジグザ
グ走査回路３０に供給される。該ジグザグ走査回路３０
は、図２の１０と同様の動作を行い、ＤＣＴ変換された
データマトリクスＸ11〜Ｘ88をＸ11，Ｘ12，Ｘ21，
Ｘ31，Ｘ22，Ｘ13，Ｘ14，Ｘ23，Ｘ32，Ｘ41・・・・・
・・Ｘ85，Ｘ86，Ｘ77，Ｘ68，Ｘ78，Ｘ87，Ｘ88の順で
出力する。The pixel data D 11 to D 88 of each block are DC
The data is converted into a data matrix X 11 to X 88 for the frequency domain by the T conversion circuit 28 in the same manner as in FIG. The zigzag scanning circuit 30
Performs the same operation as 10 in FIG. 2, and converts the DCT-transformed data matrices X 11 to X 88 into X 11 , X 12 , X 21 ,
X 31, X 22, X 13 , X 14, X 23, X 32, X 41 ·····
··· Output in the order of X 85 , X 86 , X 77 , X 68 , X 78 , X 87 , X 88 .
【００２３】量子化マトリクス発生回路３６は、前述の
量子化マトリクスＷ11〜Ｗ88を発生する。但し、本実施
例では各量子化回路３２ａ〜３２ｅには既にジグザグ走
査されたデータが入力されるのでこの量子化マトリクス
Ｗ11〜Ｗ88もジグザグ走査に対応した順序で発生され、
乗算回路３８ａ〜３８ｅに供給される。The quantization matrix generation circuit 36 generates the above-described quantization matrices W 11 to W 88 . However, the quantization matrix W 11 to W-88 Because the data that have already been zigzag scanned in the quantization circuit 32a~32e in this embodiment is also input is generated in an order corresponding to zigzag scanning,
It is supplied to the multiplication circuits 38a to 38e.
【００２４】乗算器３８ａには初期係数発生回路より、
前述の係数（制御係数）Ｃとして初期係数Ｃ１が供給さ
れる。ここで、本実施例ではこの初期係数Ｃ１は「１」
とする。なお、この初期係数Ｃ１を「１」とした場合に
は、Ｗij＝Ｑijとなるので乗算回路３８ａは不要であ
り、量子化マトリクスＷ11〜Ｗ88をそのまま量子化回路
３２ａに入力すれば良い。The multiplier 38a receives an initial coefficient from a multiplier 38a.
An initial coefficient C1 is supplied as the coefficient (control coefficient) C described above. Here, in this embodiment, the initial coefficient C1 is “1”.
And When the initial coefficient C1 is "1", W ij = Q ij , so that the multiplication circuit 38a is unnecessary, and if the quantization matrices W 11 to W 88 are input to the quantization circuit 32a as they are. good.
【００２５】こうして、量子化回路３２ａにおいてはこ
の制御係数Ｃ１による量子化コードＧ１11〜Ｇ１88が得
られる。この量子化された変換コードＧ１11〜Ｇ１88は
ＶＬＣ４０ａに入力される。[0025] Thus, quantization code G1 11 ~G1 88 by the control coefficient C1 is in the quantization circuit 32a is obtained. The quantized conversion code G1 11 ~G1 88 was is input to VLC40a.
【００２６】本実施例にあってはＶＬＣ４０ａ〜４０ｄ
は実際の符号化データは出力せず、図１のＶＬＣ１２と
同様の処理を行った場合の各画面毎の総ビット数情報ｎ
ｂ１〜ｎｂ４のみを出力する。このＶＬＣ４０ａの出力
する総ビット数情報ｎｂ１は係数演算回路４４ａに入力
される。係数演算回路４４ａ〜４４ｄはＶＬＣ４０ａ〜
４０ｄからの総ビット数情報ｎｂ１ーｎｂ４及び初期係
数と係数演算回路４４ａ〜４４ｃの出力Ｃ１〜Ｃ４を用
いて所望の総ビット数ＮＢ０に対応する制御係数Ｃ０を
予測し、夫々制御係数としてＣ２〜Ｃ５を出力する。こ
こで、係数演算回路４４ａ〜４４ｄは量子化回路３２ａ
〜３２ｄに入力された１画面分の変換データによって得
られた制御係数Ｃ２〜Ｃ５を次の１画面分の変換データ
が量子化回路３２ａ〜３２ｄに入力されるタイミングで
出力する。In this embodiment, the VLCs 40a to 40d
Does not output the actual encoded data, and performs the same processing as the VLC 12 in FIG.
Only b1 to nb4 are output. The total bit number information nb1 output from the VLC 40a is input to the coefficient calculation circuit 44a. The coefficient operation circuits 44a to 44d are connected to the VLCs 40a to
A control coefficient C0 corresponding to a desired total number of bits NB0 is predicted using the total bit number information nb1 to nb4 from 40d and the initial coefficients and the outputs C1 to C4 of the coefficient arithmetic circuits 44a to 44c. C5 is output. Here, the coefficient operation circuits 44a to 44d are connected to the quantization circuit 32a.
The control coefficients C2 to C5 obtained by the conversion data for one screen input to the quantization circuits 32a to 32d are output at the timing when the conversion data for the next one screen is input to the quantization circuits 32a to 32d.
【００２７】一方、３４ａ〜３４ｄはジグザグ走査回路
３０の出力を１画面（フレーム）期間遅延する回路（１
ＦＤＬ）であり、従って、係数演算回路４４ａの出力す
る制御係数Ｃ２はこの制御係数Ｃ２を得るために用いた
１画面分の変換データが量子化回路３２ｂに入力される
タイミングで乗算器３８ｂに入力される。乗算回路３８
ｂでは（Ｗij×Ｃ）が演算され量子化回路３２ｂに入力
される。即ち、量子化回路３２ｂでは同一の画面につい
て２度目の量子化が行われることになり、制御係数Ｃ２
による量子化コードＧ２11〜Ｇ２88が得られる。この量
子化された変換コードＧ２11〜Ｇ２88はＶＬＣ４０ｂに
入力される。On the other hand, reference numerals 34a to 34d denote circuits (1) for delaying the output of the zigzag scanning circuit 30 by one screen (frame) period.
FDL), the control coefficient C2 output from the coefficient calculation circuit 44a is input to the multiplier 38b at the timing when the conversion data for one screen used to obtain the control coefficient C2 is input to the quantization circuit 32b. Is done. Multiplication circuit 38
In b, (W ij × C) is calculated and input to the quantization circuit 32b. That is, the quantization circuit 32b performs the second quantization on the same screen, and the control coefficient C2
Quantization code G2 11 ~G2 88 is obtained by. The quantized conversion code G2 11 ~G2 88 was is input to VLC40b.
【００２８】係数演算回路４４ｂ〜４４ｄ，乗算回路３
８ｃ〜３８ｅ，１ＦＤＬ３４ｂ〜３４，ＶＬＣ４０ｂ〜
４０ｄ及び量子化回路３２ｃ〜３２ｅの動作は、夫々係
数演算回路４４ａ，乗算回路３８ｂ，１ＦＤＬ３４ａ，
ＶＬＣ４０ａ及び量子化回路３２ｂの動作と同様であ
り、これらの回路によって１つの画面についての所望の
制御係数の予測値が順次更新されていく。Coefficient operation circuits 44b to 44d, multiplication circuit 3
8c-38e, 1FDL34b-34, VLC40b-
The operation of the quantization circuit 40d and the quantization circuits 32c to 32e are respectively performed by a coefficient calculation circuit 44a, a multiplication circuit 38b, a 1FDL 34a,
The operation is the same as that of the VLC 40a and the quantization circuit 32b, and the prediction value of the desired control coefficient for one screen is sequentially updated by these circuits.
【００２９】これによって、係数演算回路４４ｄから得
られる制御係数の予測値Ｃ５は、所望の総ビット数ＮＢ
０に対応する制御係数Ｃ０に極めて近い値に収束してい
る筈であり、本実施例ではこの制御係数Ｃ５を最終的な
制御係数Ｃとして乗算回路３８ｅに供給している。乗算
器３８ｅの出力は量子化回路３２ｅに供給され、該量子
化回路３２ｅでは１ＦＤＬ３４ｄの出力、即ち、都合４
フレーム期間遅延された変換データを量子化して、ＶＬ
Ｃ４０ｅに供給する。Thus, the predicted value C5 of the control coefficient obtained from the coefficient operation circuit 44d is equal to the desired total number of bits NB.
It should have converged to a value very close to the control coefficient C0 corresponding to 0. In this embodiment, the control coefficient C5 is supplied to the multiplying circuit 38e as the final control coefficient C. The output of the multiplier 38e is supplied to the quantization circuit 32e, where the output of the 1FDL 34d, that is,
The conversion data delayed by the frame period is quantized, and VL
Supply to C40e.
【００３０】ＶＬＣ４０ｅは、実際に図２にて説明した
如き符号化を行い、符号化データ（ＤＡＴＡ）を出力す
る。この符号化データはエントリーバッファ４６にて所
定のビットレートで出力され、マルチプレクサ４８にて
最終的な制御係数Ｃと多重され、端子５０より伝送路に
出力される。The VLC 40e actually performs encoding as described with reference to FIG. 2, and outputs encoded data (DATA). The encoded data is output at a predetermined bit rate by the entry buffer 46, multiplexed with the final control coefficient C by the multiplexer 48, and output from the terminal 50 to the transmission line.
【００３１】上述の如き構成によれば、制御係数Ｃのフ
ィードバックを全く行っていないので、同一の画面に対
する制御係数Ｃの計算を５度行っているにも拘らず、１
画面あたりの処理に要する期間は制御係数Ｃを一定とす
る処理と同一となり、極めて高速の処理が可能となって
いる。According to the above-described configuration, since no feedback of the control coefficient C is performed at all, the calculation of the control coefficient C for the same screen is performed five times.
The time required for processing per screen is the same as the processing for keeping the control coefficient C constant, and extremely high-speed processing is possible.
【００３２】尚、上述の実施例に於て係数演算回路４４
ｂ〜４４ｄは、係数演算回路４４ａ〜４４ｃの出力する
係数Ｃ２〜Ｃ４と、該係数Ｃ２〜Ｃ４に従って量子化、
可変長符号化した場合の総ビット数情報ｎｂ２〜ｎｂ４
を用いて所望の制御係数Ｃ０を予測したが、更に前段の
係数及び総ビット数情報を用いてより正確に予測する構
成とすることも可能である。例えば係数演算回路４４ｂ
において係数Ｃ３を演算するために係数Ｃ１，Ｃ２及び
総ビット数情報ｎｂ１，ｎｂ２を用いればより正確に係
数Ｃ０を予測することができる。In the above-described embodiment, the coefficient calculation circuit 44
b to 44d are coefficients C2 to C4 output from the coefficient operation circuits 44a to 44c and quantized according to the coefficients C2 to C4,
Total bit number information nb2 to nb4 when variable length coding is performed
Is used to predict the desired control coefficient C0, but it is also possible to adopt a configuration in which the prediction is made more accurately using the preceding coefficient and the total bit number information. For example, the coefficient operation circuit 44b
If the coefficients C1 and C2 and the total bit number information nb1 and nb2 are used to calculate the coefficient C3, the coefficient C0 can be more accurately predicted.
【００３３】また、上述の実施例に於ては１フレーム期
間の時間差を有する被ＤＣＴ変換データＸを並列に出力
するために、ＤＣＴ変換回路２８及びジグザグ走査回路
３０の後段に１ＦＤＬ３４ａ〜３４ｄを縦続接続した
が、この被ＤＣＴ変換データＸのビット数を大きくとる
必要がある場合は１ＦＤＬのメモリ容量を節約するため
に（８×８）ブロック化回路２６の後段に複数の１ＦＤ
Ｌを縦続に接続し、各１ＦＤＬの出力にもＤＣＴ変換回
路及びジグザグ走査回路を接続する構成とすることも可
能である。Also, in the above-described embodiment, in order to output the DCT conversion data X having a time difference of one frame period in parallel, 1FDLs 34a to 34d are cascaded after the DCT conversion circuit 28 and the zigzag scanning circuit 30. However, when it is necessary to increase the number of bits of the DCT-converted data X, a plurality of 1FDs are provided at the subsequent stage of the (8 × 8) blocking circuit 26 in order to save the memory capacity of 1FDL.
L may be connected in cascade, and a DCT conversion circuit and a zigzag scanning circuit may be connected to the output of each 1FDL.
【００３４】更に、本実施例に於ては、極めて高速の処
理を実現するために制御係数Ｆは各画面毎に決定してい
るが、処理時間に若干の余裕がある場合には、この制御
係数Ｆの値を決定する単位（期間）を小さく（短く）す
ることも可能である。Further, in this embodiment, the control coefficient F is determined for each screen in order to realize extremely high-speed processing. However, if there is some margin in the processing time, this control coefficient F is determined. It is also possible to reduce (shorten) the unit (period) for determining the value of the coefficient F.
【００３５】[0035]
【発明の効果】以上説明したように本発明よれば、入力
信号を符号化した際の符号量を高速に制御でき、かつ量
子化マトリクスを発生する発生回路を複数の符号量判断
部において共用するようにしたので回路の簡素化、コス
トの低減化も達成できる。As described above, according to the present invention, the code amount at the time of encoding an input signal can be controlled at a high speed, and a generation circuit for generating a quantization matrix is shared by a plurality of code amount determination units. With this configuration, the circuit can be simplified and the cost can be reduced.
【図１】本発明の一実施例としての画像符号化装置の構
成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an image encoding device as one embodiment of the present invention.
【図２】ＤＣＴ変換を用いた従来の符号化方式の概略構
成例を説明するためのブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration example of a conventional encoding method using DCT transform.
【図３】（８×８）の画像データよりなる画素ブロック
を示す図である。FIG. 3 is a diagram showing a pixel block composed of (8 × 8) image data.
【図４】ＤＣＴ変換されたデータマトリクスを示す図で
ある。FIG. 4 is a diagram showing a DCT-transformed data matrix.
【図５】量子化ステップサイズの重み付けを示す量子化
マトリクスを示す図である。FIG. 5 is a diagram illustrating a quantization matrix indicating weighting of a quantization step size.
【図６】係数Ｃと総ビット数との関係を示す図である。FIG. 6 is a diagram illustrating a relationship between a coefficient C and the total number of bits.
２６ ブロック化回路 ３０ ＤＣＴ変換回路 ３２ａ〜３２ｅ 量子化回路 ３４ａ〜３４ｄ １フレーム期間遅延回路 ３６ 量子化マトリクス発生回路 ３８ａ〜３８ｅ 乗算回路 ４０ａ〜４０ｅ 可変長符号化回路 ４２ 初期係数発生回路 ４４ａ〜４４ｄ 係数演算回路 ４６ エントリーバッファ ４８ マルチプレクサ 26 Blocking circuit 30 DCT conversion circuit 32a-32e Quantization circuit 34a-34d One frame period delay circuit 36 Quantization matrix generation circuit 38a-38e Multiplication circuit 40a-40e Variable length coding circuit 42 Initial coefficient generation circuit 44a-44d Coefficient Arithmetic circuit 46 Entry buffer 48 Multiplexer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419 H03M 7/40 ＪＩＣＳＴファイル（ＪＯＩＳ)────────────────────────────────────────────────── ─── Continued on the front page (58) Fields surveyed (Int. Cl. 7 , DB name) H04N 7/ 24-7/68 H04N 1/41-1/419 H03M 7/40 JICST file (JOIS)
Claims (1)
によって符号量を制御し、前記入力信号を符号化する符
号化装置であって、 標本化された入力信号によりブロックを形成するブロッ
ク形成手段と、 前記ブロック形成手段によって形成されたブロックデー
タを符号化した際の符号量を、夫々異なる量子化ステッ
プにより判断する複数の符号量判断手段と、 前記複数の符号量判断手段の出力に応じて量子化ステッ
プを決定し、前記ブロックデータを符号化する符号化手
段と、 前記複数の符号量判断手段に共通の量子化マトリクスを
供給する量子化マトリクス発生手段とを有し、 前記各符号量判断手段は、前記量子化マトリクス発生手
段により発生された量子化マトリクス及び制御係数によ
り量子化ステップを決定し、前記制御係数は前記各符号
量判断手段で異なることを特徴とする符号化装置。1. An encoding device for controlling a code amount by quantizing a sampled input signal and encoding the input signal, wherein a block is formed by the sampled input signal to form a block. Means, a plurality of code amount judging means for judging the code amount when the block data formed by the block forming means are encoded by different quantization steps, respectively, according to an output of the plurality of code amount judging means. Encoding means for deciding a quantization step and encoding the block data, and quantization matrix generating means for supplying a common quantization matrix to the plurality of code amount determination means. The determining means determines a quantization step based on the quantization matrix and the control coefficient generated by the quantization matrix generating means, and the control coefficient is Encoding apparatus for being different from, the code amount judgment means.
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