JP3134258B2 - 電源制御回路 - Google Patents
電源制御回路Info
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- JP3134258B2 JP3134258B2 JP06278873A JP27887394A JP3134258B2 JP 3134258 B2 JP3134258 B2 JP 3134258B2 JP 06278873 A JP06278873 A JP 06278873A JP 27887394 A JP27887394 A JP 27887394A JP 3134258 B2 JP3134258 B2 JP 3134258B2
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- JP
- Japan
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- circuit
- reset
- power supply
- voltage
- time
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- Control Of Voltage And Current In General (AREA)
- Electronic Switches (AREA)
Description
【0001】
【産業上の利用分野】本発明は特定用途向け回路を搭載
した特定用途向け集積回路(Application
Specific Integrated Circu
it:ASIC)を駆動する電源制御回路に関する。
した特定用途向け集積回路(Application
Specific Integrated Circu
it:ASIC)を駆動する電源制御回路に関する。
【0002】
【従来の技術】従来、特定用途向け回路が動作回路と複
数の電源回路で構成されている場合、電源を供給する電
源回路で動作回路を区分けし、特定用途向け集積回路と
してIC化し、IC化した特定用途向け集積回路をプリ
ント基板に実装している。
数の電源回路で構成されている場合、電源を供給する電
源回路で動作回路を区分けし、特定用途向け集積回路と
してIC化し、IC化した特定用途向け集積回路をプリ
ント基板に実装している。
【0003】
【発明が解決しようとする課題】従来の特定用途向け集
積回路にあっては、動作回路を電源回路で区分けし、I
C化するので、プリント基板への実装面積が広くなって
しまうという問題点があった。さらに、電源回路で区分
けし、IC化することは特定用途向け集積回路の開発費
を高くするという問題点もあった。
積回路にあっては、動作回路を電源回路で区分けし、I
C化するので、プリント基板への実装面積が広くなって
しまうという問題点があった。さらに、電源回路で区分
けし、IC化することは特定用途向け集積回路の開発費
を高くするという問題点もあった。
【0004】本発明は、複数の電源回路をスイッチング
して特定用途向け集積回路に電源を供給できるように
し、電源区分による特定用途向け回路のIC化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る電源制御回路を提供することを目的として
いる。
して特定用途向け集積回路に電源を供給できるように
し、電源区分による特定用途向け回路のIC化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る電源制御回路を提供することを目的として
いる。
【0005】
【課題を解決するための手段】上記目的を達成するため
に本発明の電源制御回路においては、動作回路に供給さ
れる複数の電源電圧をスイッチングする電源スイッチン
グ回路と、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として電源電圧ごとに生成したリセット信号
を出力するリセット回路とを設けたものである。
に本発明の電源制御回路においては、動作回路に供給さ
れる複数の電源電圧をスイッチングする電源スイッチン
グ回路と、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として電源電圧ごとに生成したリセット信号
を出力するリセット回路とを設けたものである。
【0006】
【作用】上記のように構成された特定用途向け電源制御
回路の電源スイッチング回路とリセット回路とに電源を
供給すると、電源スイッチング回路が電源電圧をスイッ
チングし、リセット回路が電源電圧ごとにリセット信号
を生成し、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として出力しゲ−ト回路を開くように働く。
回路の電源スイッチング回路とリセット回路とに電源を
供給すると、電源スイッチング回路が電源電圧をスイッ
チングし、リセット回路が電源電圧ごとにリセット信号
を生成し、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として出力しゲ−ト回路を開くように働く。
【0007】従って本発明よれば、複数の電源回路をス
イッチングして特定用途向け集積回路に電源を供給で
き、電源区分による特定用途向け回路のIC化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る。
イッチングして特定用途向け集積回路に電源を供給で
き、電源区分による特定用途向け回路のIC化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る。
【0008】
【実施例】本発明の実施例について図面を参照しながら
説明する。尚、各図面に共通な要素には同一符号を付
す。
説明する。尚、各図面に共通な要素には同一符号を付
す。
【0009】第1実施例 図1は第1実施例の構成を示すブロック図である。電源
スイッチ回路1の入力側には異なる入力電圧V1 、V2
(V1 >V2 )を供給する電源線2、3が接続され、リ
セット回路4、5の入力側にも接続してある。特定用途
向け集積回路6(以後ASIC6と記す)の入力側には
電源スイッチ回路1、リセット回路4、5の出力側との
間に電源入力線7、リセット信号線8、9が接続してあ
る。
スイッチ回路1の入力側には異なる入力電圧V1 、V2
(V1 >V2 )を供給する電源線2、3が接続され、リ
セット回路4、5の入力側にも接続してある。特定用途
向け集積回路6(以後ASIC6と記す)の入力側には
電源スイッチ回路1、リセット回路4、5の出力側との
間に電源入力線7、リセット信号線8、9が接続してあ
る。
【0010】電源スイッチ回路1は、図3に示すよう
に、ダイオ−ド1a、1bからなり、ダイオ−ド1a、
1bの入力側に異なる入力電圧V1 、V2 を供給する電
源線2、3が接続され、出力側にそれぞれ電源入力線7
の一端が接続してある。電源スイッチ回路1に入力して
いる入力電圧V1 、V2 の内、いずれか一方の入力電圧
が供給されているとき、電源入力線7を介してその入力
電圧がASIC6の動作回路10、11に供給される。
また、入力電圧V1 、V2 の両方が供給された場合に
は、ダイオ−ド1a、1bの作用によりV1 >V2 から
電圧V1 がASIC6に供給される。ASIC6は動作
電圧が異なる2つの動作回路10、11がIC化され、
ゲ−ト回路12、13とともにセラミック基板に搭載さ
れている。ゲ−ト回路12、13はそれぞれリセット回
路4、5のリセット信号をゲ−ト信号として制御信号線
14、15を介して図示せぬ制御部からの制御信号を入
力/出力している。
に、ダイオ−ド1a、1bからなり、ダイオ−ド1a、
1bの入力側に異なる入力電圧V1 、V2 を供給する電
源線2、3が接続され、出力側にそれぞれ電源入力線7
の一端が接続してある。電源スイッチ回路1に入力して
いる入力電圧V1 、V2 の内、いずれか一方の入力電圧
が供給されているとき、電源入力線7を介してその入力
電圧がASIC6の動作回路10、11に供給される。
また、入力電圧V1 、V2 の両方が供給された場合に
は、ダイオ−ド1a、1bの作用によりV1 >V2 から
電圧V1 がASIC6に供給される。ASIC6は動作
電圧が異なる2つの動作回路10、11がIC化され、
ゲ−ト回路12、13とともにセラミック基板に搭載さ
れている。ゲ−ト回路12、13はそれぞれリセット回
路4、5のリセット信号をゲ−ト信号として制御信号線
14、15を介して図示せぬ制御部からの制御信号を入
力/出力している。
【0011】リセット回路4、5は、図4に示すよう
に、それぞれリセットIC16、17と抵抗18、19
とコンデンサ20、21とからなる。リセット回路4に
入力している入力電圧V1 がロウレベルから上昇して規
定の電圧VK (V1 >VK :VK はリセットICの特性
値)に達したのち、所定の時間tK (リセットIC、抵
抗、コンデンサの各値で決まる時間)経過すると、リセ
ット回路4の出力側はロウレベルからハイレベル(電圧
V1 )になる。そして入力電圧V1 がハイレベルから降
下して電圧VK に達すると、リセット回路4の出力側は
ハイレベルからロウレベルになる。リセット回路5もリ
セット回路4と同様の動作を行い、規定の電圧VK ´
(V2 >VK ´:VK ´はリセットICの特性値)に達
したのち、所定の時間tK ´(リセットIC、抵抗、コ
ンデンサの各値で決まる時間)経過すると、リセット回
路5の出力側はロウレベルからハイレベル(電圧V2 )
になる。そして入力電圧V2 がハイレベルから降下して
電圧VK に達すると、リセット回路5の出力側はハイレ
ベルからロウレベルになる。
に、それぞれリセットIC16、17と抵抗18、19
とコンデンサ20、21とからなる。リセット回路4に
入力している入力電圧V1 がロウレベルから上昇して規
定の電圧VK (V1 >VK :VK はリセットICの特性
値)に達したのち、所定の時間tK (リセットIC、抵
抗、コンデンサの各値で決まる時間)経過すると、リセ
ット回路4の出力側はロウレベルからハイレベル(電圧
V1 )になる。そして入力電圧V1 がハイレベルから降
下して電圧VK に達すると、リセット回路4の出力側は
ハイレベルからロウレベルになる。リセット回路5もリ
セット回路4と同様の動作を行い、規定の電圧VK ´
(V2 >VK ´:VK ´はリセットICの特性値)に達
したのち、所定の時間tK ´(リセットIC、抵抗、コ
ンデンサの各値で決まる時間)経過すると、リセット回
路5の出力側はロウレベルからハイレベル(電圧V2 )
になる。そして入力電圧V2 がハイレベルから降下して
電圧VK に達すると、リセット回路5の出力側はハイレ
ベルからロウレベルになる。
【0012】図2は第1実施例の動作を説明する波形図
であり、(A)〜(E)はそれぞれ図1に示したA〜E
に対応する。
であり、(A)〜(E)はそれぞれ図1に示したA〜E
に対応する。
【0013】次に動作について図2を参照して説明す
る。時刻t1 で入力電圧V1 が、(A)に示すように、
ロウレベルから上昇して電源スイッチ回路1とリセット
回路4とに電源供給を開始すると、(C)に示すよう
に、ほぼ同時に電源スイッチ回路1の出力側からASI
C6に供給される。時刻t2 で入力電圧V1 が電圧VK
に達し、時刻t3 で入力電圧V1 はハイレベルに達す
る。時刻t2 から時間tK 経過した時刻t4 で、(D)
に示すように、リセット回路4の出力側は電圧V1 をリ
セット信号としてゲ−ト回路12に出力する。図示せぬ
制御部からの制御信号はリセット信号をゲ−ト信号とし
てゲ−ト回路12から動作回路10に出力される。動作
回路10は電源スイッチ回路1から供給される電源電圧
V1 とゲ−ト回路12から出力される制御信号とで動作
する。
る。時刻t1 で入力電圧V1 が、(A)に示すように、
ロウレベルから上昇して電源スイッチ回路1とリセット
回路4とに電源供給を開始すると、(C)に示すよう
に、ほぼ同時に電源スイッチ回路1の出力側からASI
C6に供給される。時刻t2 で入力電圧V1 が電圧VK
に達し、時刻t3 で入力電圧V1 はハイレベルに達す
る。時刻t2 から時間tK 経過した時刻t4 で、(D)
に示すように、リセット回路4の出力側は電圧V1 をリ
セット信号としてゲ−ト回路12に出力する。図示せぬ
制御部からの制御信号はリセット信号をゲ−ト信号とし
てゲ−ト回路12から動作回路10に出力される。動作
回路10は電源スイッチ回路1から供給される電源電圧
V1 とゲ−ト回路12から出力される制御信号とで動作
する。
【0014】時刻t5 で入力電圧V2 が、(B)に示す
ように、ロウレベルから上昇して電源スイッチ回路1と
リセット回路5とに電源供給を開始する。電源スイッチ
回路1の出力側の電圧はダイオ−ド1a、1bの作用に
より、(C)に示すように、電圧V1 のままである。時
刻t6 で入力電圧V2 が電圧VK ´に達し、時刻t7で
入力電圧V2 はハイレベルに達する。時刻t6 から時間
tK ´経過した時刻t8 で、(E)に示すように、リセ
ット回路5の出力側は電圧V2 をリセット信号としてゲ
−ト回路13に出力する。図示せぬ制御部からの制御信
号はリセット信号をゲ−トとしてゲ−ト回路13から動
作回路11に出力される。
ように、ロウレベルから上昇して電源スイッチ回路1と
リセット回路5とに電源供給を開始する。電源スイッチ
回路1の出力側の電圧はダイオ−ド1a、1bの作用に
より、(C)に示すように、電圧V1 のままである。時
刻t6 で入力電圧V2 が電圧VK ´に達し、時刻t7で
入力電圧V2 はハイレベルに達する。時刻t6 から時間
tK ´経過した時刻t8 で、(E)に示すように、リセ
ット回路5の出力側は電圧V2 をリセット信号としてゲ
−ト回路13に出力する。図示せぬ制御部からの制御信
号はリセット信号をゲ−トとしてゲ−ト回路13から動
作回路11に出力される。
【0015】時刻t9 で入力電圧V1 が、(A)に示す
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路1の出力電圧も降下を開始する。時刻t
10で入力電圧V1 が電圧VK に達し、(D)に示すよう
に、リセット回路4の出力側はロウレベルになる。時刻
t11で入力電圧V1 が電圧V2 に達すると、電源スイッ
チ回路1の出力電圧も電圧V2 となり、以降電圧V2 を
持続する。図示せぬ制御部からの制御信号はリセット信
号をゲ−トとしてゲ−ト回路13から動作回路11に出
力される。動作回路11は電源スイッチ回路1から供給
される電源電圧V2 とゲ−ト回路13から出力される制
御信号とで動作する。
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路1の出力電圧も降下を開始する。時刻t
10で入力電圧V1 が電圧VK に達し、(D)に示すよう
に、リセット回路4の出力側はロウレベルになる。時刻
t11で入力電圧V1 が電圧V2 に達すると、電源スイッ
チ回路1の出力電圧も電圧V2 となり、以降電圧V2 を
持続する。図示せぬ制御部からの制御信号はリセット信
号をゲ−トとしてゲ−ト回路13から動作回路11に出
力される。動作回路11は電源スイッチ回路1から供給
される電源電圧V2 とゲ−ト回路13から出力される制
御信号とで動作する。
【0016】時刻t12で入力電圧V2 が、(B)に示す
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路1の出力電圧も降下を開始する。時刻t
13で入力電圧V2 が電圧VK ´に達し、(E)に示すよ
うに、リセット回路5の出力側はロウレベルになる。従
って、以後ゲ−ト回路13から動作回路11に制御信号
は出力されず、動作回路11は動作できない。
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路1の出力電圧も降下を開始する。時刻t
13で入力電圧V2 が電圧VK ´に達し、(E)に示すよ
うに、リセット回路5の出力側はロウレベルになる。従
って、以後ゲ−ト回路13から動作回路11に制御信号
は出力されず、動作回路11は動作できない。
【0017】本実施例では入力電圧を異なる電圧とした
が、同じ電圧を複数入力してもかまわない。
が、同じ電圧を複数入力してもかまわない。
【0018】また、動作回路11は入力電圧V2 で動作
するとしたが、入力電圧V1 でも動作する動作回路であ
れば、時刻t8 から時刻t10までの時間は動作回路1
0、11とも動作可能となる。
するとしたが、入力電圧V1 でも動作する動作回路であ
れば、時刻t8 から時刻t10までの時間は動作回路1
0、11とも動作可能となる。
【0019】本実施例によれば、複数の電源回路をスイ
ッチングして特定用途向け集積回路に電源を供給できる
ようにしたことにより、電源区分による特定用途向け回
路のIC化限定をなくして特定用途向け集積回路のプリ
ント基板への搭載面積を縮小できるとともに、ASIC
商品化の開発費を低くおさえることができ、ASICの
単価を下げることができる。
ッチングして特定用途向け集積回路に電源を供給できる
ようにしたことにより、電源区分による特定用途向け回
路のIC化限定をなくして特定用途向け集積回路のプリ
ント基板への搭載面積を縮小できるとともに、ASIC
商品化の開発費を低くおさえることができ、ASICの
単価を下げることができる。
【0020】第2実施例 図5は第2実施例の構成を示すブロックである。第2実
施例が第1実施例と異なるところは、リセット回路5の
前段に、図7に示すような、遅延回路22を設けた点で
ある。遅延回路22はNPN形トランジスタ23とPN
P形トランジスタ24と保護抵抗25〜27とからな
り、トランジスタ23のコレクタとトランジスタ24の
ベ−スとを保護抵抗26を介して接続し、保護抵抗25
を介してトランジスタ23のベ−スにリセット回路4の
出力を入力し、トランジスタ24のエミッタに入力電圧
V2 を入力し、トランジスタ24のコレクタから次段の
リセット回路5に出力している。トランジスタ23のエ
ミッタはベ−スとの間に保護抵抗27を設けて接地して
ある。
施例が第1実施例と異なるところは、リセット回路5の
前段に、図7に示すような、遅延回路22を設けた点で
ある。遅延回路22はNPN形トランジスタ23とPN
P形トランジスタ24と保護抵抗25〜27とからな
り、トランジスタ23のコレクタとトランジスタ24の
ベ−スとを保護抵抗26を介して接続し、保護抵抗25
を介してトランジスタ23のベ−スにリセット回路4の
出力を入力し、トランジスタ24のエミッタに入力電圧
V2 を入力し、トランジスタ24のコレクタから次段の
リセット回路5に出力している。トランジスタ23のエ
ミッタはベ−スとの間に保護抵抗27を設けて接地して
ある。
【0021】リセット回路4の出力がロウレベルのと
き、トランジスタ23、24はオフとなり、入力電圧V
2 がハイレベル、ロウレベルにかかわらず、出力はロウ
レベルとなる。リセット回路4の出力がハイレベルのと
き、トランジスタ23、24はオンとなり、出力は入力
電圧V2 のハイレベル、ロウレベルに応じてハイレベ
ル、ロウレベルとなる。
き、トランジスタ23、24はオフとなり、入力電圧V
2 がハイレベル、ロウレベルにかかわらず、出力はロウ
レベルとなる。リセット回路4の出力がハイレベルのと
き、トランジスタ23、24はオンとなり、出力は入力
電圧V2 のハイレベル、ロウレベルに応じてハイレベ
ル、ロウレベルとなる。
【0022】図6は第2実施例の動作を説明する波形図
であり、(A)〜(F)はそれぞれ図5に示したA〜F
に対応する。
であり、(A)〜(F)はそれぞれ図5に示したA〜F
に対応する。
【0023】次に動作について図6を参照して説明す
る。時刻t1 で入力電圧V1 が、(A)に示すように、
ロウレベルから上昇して電源スイッチ回路1とリセット
回路4とに電源供給を開始すると、(C)に示すよう
に、ほぼ同時に電源スイッチ回路1の出力側からASI
C6に供給される。時刻t2 で電圧VK に達し、時刻t
3で入力電圧V1 はハイレベルに達する。時刻t2 から
時間tK 経過した時刻t4で、(D)に示すように、リ
セット回路4の出力側は電圧V1 をリセット信号として
ゲ−ト回路12に出力する。図示せぬ制御部からの制御
信号はリセット信号をゲ−トとしてゲ−ト回路12から
動作回路10に出力される。動作回路10は電源スイッ
チ回路1から供給される電源電圧V1 とゲ−ト回路12
から出力される制御信号とで動作する。
る。時刻t1 で入力電圧V1 が、(A)に示すように、
ロウレベルから上昇して電源スイッチ回路1とリセット
回路4とに電源供給を開始すると、(C)に示すよう
に、ほぼ同時に電源スイッチ回路1の出力側からASI
C6に供給される。時刻t2 で電圧VK に達し、時刻t
3で入力電圧V1 はハイレベルに達する。時刻t2 から
時間tK 経過した時刻t4で、(D)に示すように、リ
セット回路4の出力側は電圧V1 をリセット信号として
ゲ−ト回路12に出力する。図示せぬ制御部からの制御
信号はリセット信号をゲ−トとしてゲ−ト回路12から
動作回路10に出力される。動作回路10は電源スイッ
チ回路1から供給される電源電圧V1 とゲ−ト回路12
から出力される制御信号とで動作する。
【0024】時刻t1 で入力電圧V2 も、(B)に示す
ように、ロウレベルから上昇して電源スイッチ回路1と
リセット回路5とに電源供給を開始すると、(E)に示
すように、時刻t5 でロウレベルから上昇し、時刻t6
で電圧VK ´に達し、時刻t7 で入力電圧V2 はハイレ
ベルに達する。時刻t6 から時間tK ´経過した時刻t
8 で、(F)に示すように、リセット回路5の出力側は
電圧V2 をリセット信号としてゲ−ト回路13に出力す
る。図示せぬ制御部からの制御信号はリセット信号をゲ
−トとしてゲ−ト回路13から動作回路11に出力され
る。
ように、ロウレベルから上昇して電源スイッチ回路1と
リセット回路5とに電源供給を開始すると、(E)に示
すように、時刻t5 でロウレベルから上昇し、時刻t6
で電圧VK ´に達し、時刻t7 で入力電圧V2 はハイレ
ベルに達する。時刻t6 から時間tK ´経過した時刻t
8 で、(F)に示すように、リセット回路5の出力側は
電圧V2 をリセット信号としてゲ−ト回路13に出力す
る。図示せぬ制御部からの制御信号はリセット信号をゲ
−トとしてゲ−ト回路13から動作回路11に出力され
る。
【0025】本実施例によれば、複数の電源電圧を同時
に立ち上がらせても、動作回路が動作可能になるまで
に、時間差を生ずるので誤動作を防止できるとともに、
電源側で電源出力に時間差を持たせる必要がないので、
標準的な安価な電源を使用できる。
に立ち上がらせても、動作回路が動作可能になるまで
に、時間差を生ずるので誤動作を防止できるとともに、
電源側で電源出力に時間差を持たせる必要がないので、
標準的な安価な電源を使用できる。
【0026】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。
ているので以下に記載される効果を奏する。
【0027】複数の電源回路をスイッチングして特定用
途向け集積回路に電源を供給できるようにしたことによ
り、電源区分による特定用途向け回路のIC化限定をな
くして特定用途向け集積回路のプリント基板への搭載面
積を縮小できるとともに、ASIC商品化の開発費を低
くおさえることができ、ASICの単価を下げることが
できる。
途向け集積回路に電源を供給できるようにしたことによ
り、電源区分による特定用途向け回路のIC化限定をな
くして特定用途向け集積回路のプリント基板への搭載面
積を縮小できるとともに、ASIC商品化の開発費を低
くおさえることができ、ASICの単価を下げることが
できる。
【図1】第1実施例の構成を示すブロック図である。
【図2】第1実施例の動作を説明する波形図である。
【図3】電源スイッチ回路の詳細図である。
【図4】リセット回路の詳細図である。
【図5】第2実施例の構成を示すブロック図である。
【図6】第2実施例の動作を説明する波形図である。
【図7】遅延回路の詳細図である。
1 電源スイッチ回路 4、5 リセット回路 6 ASIC 22 遅延回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 17/00 - 17/70 G06F 1/00 330 - 341
Claims (2)
- 【請求項1】 複数の電源電圧を入力して動作回路に供
給する電源電圧をスイッチングする電源スイッチング回
路と、前記電源電圧を供給され、前記 動作回路を制御する制御
信号ゲート回路にゲート信号として電源電圧ごとに生成
したリセット信号を出力するリセット回路とを設けたこ
とを特徴とする電源制御回路。 - 【請求項2】 前記リセット回路は、第1の電源電圧を
供給されて前記リセット信号を生成する第1のリセット
回路と第2の電源電圧を供給されて前記リセット信号を
生成する第2のリセット回路からなり、第2のセット回
路の前段に設けられ、第1のリセット回路の出力と第2
の電源電圧とを入力し、その出力を第2のリセット回路
に入力する遅延回路を有し、第2のリセット回路のリセ
ット信号が第1のリセット回路のリセット信号より遅れ
て立ち上がる請求項1記載の電源制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06278873A JP3134258B2 (ja) | 1994-11-14 | 1994-11-14 | 電源制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06278873A JP3134258B2 (ja) | 1994-11-14 | 1994-11-14 | 電源制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08139581A JPH08139581A (ja) | 1996-05-31 |
JP3134258B2 true JP3134258B2 (ja) | 2001-02-13 |
Family
ID=17603311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06278873A Expired - Fee Related JP3134258B2 (ja) | 1994-11-14 | 1994-11-14 | 電源制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3134258B2 (ja) |
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JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
US6586963B2 (en) * | 2001-03-26 | 2003-07-01 | Samsung Electronics Co., Ltd. | Integrated circuit devices having power control logic that inhibits internal leakage current loss during sleep mode operation and method of operating same |
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1994
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