JP3134258B2 - 電源制御回路 - Google Patents
電源制御回路Info
- Publication number
- JP3134258B2 JP3134258B2 JP06278873A JP27887394A JP3134258B2 JP 3134258 B2 JP3134258 B2 JP 3134258B2 JP 06278873 A JP06278873 A JP 06278873A JP 27887394 A JP27887394 A JP 27887394A JP 3134258 B2 JP3134258 B2 JP 3134258B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- power supply
- voltage
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Power Sources (AREA)
- Control Of Voltage And Current In General (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は特定用途向け回路を搭載
した特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ：ＡＳＩＣ）を駆動する電源制御回路に関する。
した特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ：ＡＳＩＣ）を駆動する電源制御回路に関する。
【０００２】
【従来の技術】従来、特定用途向け回路が動作回路と複
数の電源回路で構成されている場合、電源を供給する電
源回路で動作回路を区分けし、特定用途向け集積回路と
してＩＣ化し、ＩＣ化した特定用途向け集積回路をプリ
ント基板に実装している。
数の電源回路で構成されている場合、電源を供給する電
源回路で動作回路を区分けし、特定用途向け集積回路と
してＩＣ化し、ＩＣ化した特定用途向け集積回路をプリ
ント基板に実装している。
【０００３】
【発明が解決しようとする課題】従来の特定用途向け集
積回路にあっては、動作回路を電源回路で区分けし、Ｉ
Ｃ化するので、プリント基板への実装面積が広くなって
しまうという問題点があった。さらに、電源回路で区分
けし、ＩＣ化することは特定用途向け集積回路の開発費
を高くするという問題点もあった。
積回路にあっては、動作回路を電源回路で区分けし、Ｉ
Ｃ化するので、プリント基板への実装面積が広くなって
しまうという問題点があった。さらに、電源回路で区分
けし、ＩＣ化することは特定用途向け集積回路の開発費
を高くするという問題点もあった。
【０００４】本発明は、複数の電源回路をスイッチング
して特定用途向け集積回路に電源を供給できるように
し、電源区分による特定用途向け回路のＩＣ化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る電源制御回路を提供することを目的として
いる。
して特定用途向け集積回路に電源を供給できるように
し、電源区分による特定用途向け回路のＩＣ化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る電源制御回路を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明の電源制御回路においては、動作回路に供給さ
れる複数の電源電圧をスイッチングする電源スイッチン
グ回路と、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として電源電圧ごとに生成したリセット信号
を出力するリセット回路とを設けたものである。
に本発明の電源制御回路においては、動作回路に供給さ
れる複数の電源電圧をスイッチングする電源スイッチン
グ回路と、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として電源電圧ごとに生成したリセット信号
を出力するリセット回路とを設けたものである。
【０００６】
【作用】上記のように構成された特定用途向け電源制御
回路の電源スイッチング回路とリセット回路とに電源を
供給すると、電源スイッチング回路が電源電圧をスイッ
チングし、リセット回路が電源電圧ごとにリセット信号
を生成し、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として出力しゲ−ト回路を開くように働く。
回路の電源スイッチング回路とリセット回路とに電源を
供給すると、電源スイッチング回路が電源電圧をスイッ
チングし、リセット回路が電源電圧ごとにリセット信号
を生成し、動作回路を制御する制御信号のゲ−ト回路に
ゲ−ト信号として出力しゲ−ト回路を開くように働く。
【０００７】従って本発明よれば、複数の電源回路をス
イッチングして特定用途向け集積回路に電源を供給で
き、電源区分による特定用途向け回路のＩＣ化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る。
イッチングして特定用途向け集積回路に電源を供給で
き、電源区分による特定用途向け回路のＩＣ化限定をな
くして特定用途向け集積回路のプリント基板への実装面
積を縮小化するとともに特定用途向け集積回路の開発費
を安くし得る。
【０００８】
【実施例】本発明の実施例について図面を参照しながら
説明する。尚、各図面に共通な要素には同一符号を付
す。
説明する。尚、各図面に共通な要素には同一符号を付
す。
【０００９】第１実施例 図１は第１実施例の構成を示すブロック図である。電源
スイッチ回路１の入力側には異なる入力電圧Ｖ1 、Ｖ2
（Ｖ1 ＞Ｖ2 ）を供給する電源線２、３が接続され、リ
セット回路４、５の入力側にも接続してある。特定用途
向け集積回路６（以後ＡＳＩＣ６と記す）の入力側には
電源スイッチ回路１、リセット回路４、５の出力側との
間に電源入力線７、リセット信号線８、９が接続してあ
る。
スイッチ回路１の入力側には異なる入力電圧Ｖ1 、Ｖ2
（Ｖ1 ＞Ｖ2 ）を供給する電源線２、３が接続され、リ
セット回路４、５の入力側にも接続してある。特定用途
向け集積回路６（以後ＡＳＩＣ６と記す）の入力側には
電源スイッチ回路１、リセット回路４、５の出力側との
間に電源入力線７、リセット信号線８、９が接続してあ
る。
【００１０】電源スイッチ回路１は、図３に示すよう
に、ダイオ−ド１ａ、１ｂからなり、ダイオ−ド１ａ、
１ｂの入力側に異なる入力電圧Ｖ1 、Ｖ2 を供給する電
源線２、３が接続され、出力側にそれぞれ電源入力線７
の一端が接続してある。電源スイッチ回路１に入力して
いる入力電圧Ｖ1 、Ｖ2 の内、いずれか一方の入力電圧
が供給されているとき、電源入力線７を介してその入力
電圧がＡＳＩＣ６の動作回路１０、１１に供給される。
また、入力電圧Ｖ1 、Ｖ2 の両方が供給された場合に
は、ダイオ−ド１ａ、１ｂの作用によりＶ1 ＞Ｖ2 から
電圧Ｖ1 がＡＳＩＣ６に供給される。ＡＳＩＣ６は動作
電圧が異なる２つの動作回路１０、１１がＩＣ化され、
ゲ−ト回路１２、１３とともにセラミック基板に搭載さ
れている。ゲ−ト回路１２、１３はそれぞれリセット回
路４、５のリセット信号をゲ−ト信号として制御信号線
１４、１５を介して図示せぬ制御部からの制御信号を入
力／出力している。
に、ダイオ−ド１ａ、１ｂからなり、ダイオ−ド１ａ、
１ｂの入力側に異なる入力電圧Ｖ1 、Ｖ2 を供給する電
源線２、３が接続され、出力側にそれぞれ電源入力線７
の一端が接続してある。電源スイッチ回路１に入力して
いる入力電圧Ｖ1 、Ｖ2 の内、いずれか一方の入力電圧
が供給されているとき、電源入力線７を介してその入力
電圧がＡＳＩＣ６の動作回路１０、１１に供給される。
また、入力電圧Ｖ1 、Ｖ2 の両方が供給された場合に
は、ダイオ−ド１ａ、１ｂの作用によりＶ1 ＞Ｖ2 から
電圧Ｖ1 がＡＳＩＣ６に供給される。ＡＳＩＣ６は動作
電圧が異なる２つの動作回路１０、１１がＩＣ化され、
ゲ−ト回路１２、１３とともにセラミック基板に搭載さ
れている。ゲ−ト回路１２、１３はそれぞれリセット回
路４、５のリセット信号をゲ−ト信号として制御信号線
１４、１５を介して図示せぬ制御部からの制御信号を入
力／出力している。
【００１１】リセット回路４、５は、図４に示すよう
に、それぞれリセットＩＣ１６、１７と抵抗１８、１９
とコンデンサ２０、２１とからなる。リセット回路４に
入力している入力電圧Ｖ1 がロウレベルから上昇して規
定の電圧ＶK （Ｖ1 ＞ＶK ：ＶK はリセットＩＣの特性
値）に達したのち、所定の時間ｔK （リセットＩＣ、抵
抗、コンデンサの各値で決まる時間）経過すると、リセ
ット回路４の出力側はロウレベルからハイレベル（電圧
Ｖ1 ）になる。そして入力電圧Ｖ1 がハイレベルから降
下して電圧ＶK に達すると、リセット回路４の出力側は
ハイレベルからロウレベルになる。リセット回路５もリ
セット回路４と同様の動作を行い、規定の電圧ＶK ´
（Ｖ2 ＞ＶK ´：ＶK ´はリセットＩＣの特性値）に達
したのち、所定の時間ｔK ´（リセットＩＣ、抵抗、コ
ンデンサの各値で決まる時間）経過すると、リセット回
路５の出力側はロウレベルからハイレベル（電圧Ｖ2 ）
になる。そして入力電圧Ｖ2 がハイレベルから降下して
電圧ＶK に達すると、リセット回路５の出力側はハイレ
ベルからロウレベルになる。
に、それぞれリセットＩＣ１６、１７と抵抗１８、１９
とコンデンサ２０、２１とからなる。リセット回路４に
入力している入力電圧Ｖ1 がロウレベルから上昇して規
定の電圧ＶK （Ｖ1 ＞ＶK ：ＶK はリセットＩＣの特性
値）に達したのち、所定の時間ｔK （リセットＩＣ、抵
抗、コンデンサの各値で決まる時間）経過すると、リセ
ット回路４の出力側はロウレベルからハイレベル（電圧
Ｖ1 ）になる。そして入力電圧Ｖ1 がハイレベルから降
下して電圧ＶK に達すると、リセット回路４の出力側は
ハイレベルからロウレベルになる。リセット回路５もリ
セット回路４と同様の動作を行い、規定の電圧ＶK ´
（Ｖ2 ＞ＶK ´：ＶK ´はリセットＩＣの特性値）に達
したのち、所定の時間ｔK ´（リセットＩＣ、抵抗、コ
ンデンサの各値で決まる時間）経過すると、リセット回
路５の出力側はロウレベルからハイレベル（電圧Ｖ2 ）
になる。そして入力電圧Ｖ2 がハイレベルから降下して
電圧ＶK に達すると、リセット回路５の出力側はハイレ
ベルからロウレベルになる。
【００１２】図２は第１実施例の動作を説明する波形図
であり、（Ａ）〜（Ｅ）はそれぞれ図１に示したＡ〜Ｅ
に対応する。
であり、（Ａ）〜（Ｅ）はそれぞれ図１に示したＡ〜Ｅ
に対応する。
【００１３】次に動作について図２を参照して説明す
る。時刻ｔ1 で入力電圧Ｖ1 が、（Ａ）に示すように、
ロウレベルから上昇して電源スイッチ回路１とリセット
回路４とに電源供給を開始すると、（Ｃ）に示すよう
に、ほぼ同時に電源スイッチ回路１の出力側からＡＳＩ
Ｃ６に供給される。時刻ｔ2 で入力電圧Ｖ1 が電圧ＶK
に達し、時刻ｔ3 で入力電圧Ｖ1 はハイレベルに達す
る。時刻ｔ2 から時間ｔK 経過した時刻ｔ4 で、（Ｄ）
に示すように、リセット回路４の出力側は電圧Ｖ1 をリ
セット信号としてゲ−ト回路１２に出力する。図示せぬ
制御部からの制御信号はリセット信号をゲ−ト信号とし
てゲ−ト回路１２から動作回路１０に出力される。動作
回路１０は電源スイッチ回路１から供給される電源電圧
Ｖ1 とゲ−ト回路１２から出力される制御信号とで動作
する。
る。時刻ｔ1 で入力電圧Ｖ1 が、（Ａ）に示すように、
ロウレベルから上昇して電源スイッチ回路１とリセット
回路４とに電源供給を開始すると、（Ｃ）に示すよう
に、ほぼ同時に電源スイッチ回路１の出力側からＡＳＩ
Ｃ６に供給される。時刻ｔ2 で入力電圧Ｖ1 が電圧ＶK
に達し、時刻ｔ3 で入力電圧Ｖ1 はハイレベルに達す
る。時刻ｔ2 から時間ｔK 経過した時刻ｔ4 で、（Ｄ）
に示すように、リセット回路４の出力側は電圧Ｖ1 をリ
セット信号としてゲ−ト回路１２に出力する。図示せぬ
制御部からの制御信号はリセット信号をゲ−ト信号とし
てゲ−ト回路１２から動作回路１０に出力される。動作
回路１０は電源スイッチ回路１から供給される電源電圧
Ｖ1 とゲ−ト回路１２から出力される制御信号とで動作
する。
【００１４】時刻ｔ5 で入力電圧Ｖ2 が、（Ｂ）に示す
ように、ロウレベルから上昇して電源スイッチ回路１と
リセット回路５とに電源供給を開始する。電源スイッチ
回路１の出力側の電圧はダイオ−ド１ａ、１ｂの作用に
より、（Ｃ）に示すように、電圧Ｖ1 のままである。時
刻ｔ6 で入力電圧Ｖ2 が電圧ＶK ´に達し、時刻ｔ7で
入力電圧Ｖ2 はハイレベルに達する。時刻ｔ6 から時間
ｔK ´経過した時刻ｔ8 で、（Ｅ）に示すように、リセ
ット回路５の出力側は電圧Ｖ2 をリセット信号としてゲ
−ト回路１３に出力する。図示せぬ制御部からの制御信
号はリセット信号をゲ−トとしてゲ−ト回路１３から動
作回路１１に出力される。
ように、ロウレベルから上昇して電源スイッチ回路１と
リセット回路５とに電源供給を開始する。電源スイッチ
回路１の出力側の電圧はダイオ−ド１ａ、１ｂの作用に
より、（Ｃ）に示すように、電圧Ｖ1 のままである。時
刻ｔ6 で入力電圧Ｖ2 が電圧ＶK ´に達し、時刻ｔ7で
入力電圧Ｖ2 はハイレベルに達する。時刻ｔ6 から時間
ｔK ´経過した時刻ｔ8 で、（Ｅ）に示すように、リセ
ット回路５の出力側は電圧Ｖ2 をリセット信号としてゲ
−ト回路１３に出力する。図示せぬ制御部からの制御信
号はリセット信号をゲ−トとしてゲ−ト回路１３から動
作回路１１に出力される。
【００１５】時刻ｔ9 で入力電圧Ｖ1 が、（Ａ）に示す
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路１の出力電圧も降下を開始する。時刻ｔ
10で入力電圧Ｖ1 が電圧ＶK に達し、（Ｄ）に示すよう
に、リセット回路４の出力側はロウレベルになる。時刻
ｔ11で入力電圧Ｖ1 が電圧Ｖ2 に達すると、電源スイッ
チ回路１の出力電圧も電圧Ｖ2 となり、以降電圧Ｖ2 を
持続する。図示せぬ制御部からの制御信号はリセット信
号をゲ−トとしてゲ−ト回路１３から動作回路１１に出
力される。動作回路１１は電源スイッチ回路１から供給
される電源電圧Ｖ2 とゲ−ト回路１３から出力される制
御信号とで動作する。
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路１の出力電圧も降下を開始する。時刻ｔ
10で入力電圧Ｖ1 が電圧ＶK に達し、（Ｄ）に示すよう
に、リセット回路４の出力側はロウレベルになる。時刻
ｔ11で入力電圧Ｖ1 が電圧Ｖ2 に達すると、電源スイッ
チ回路１の出力電圧も電圧Ｖ2 となり、以降電圧Ｖ2 を
持続する。図示せぬ制御部からの制御信号はリセット信
号をゲ−トとしてゲ−ト回路１３から動作回路１１に出
力される。動作回路１１は電源スイッチ回路１から供給
される電源電圧Ｖ2 とゲ−ト回路１３から出力される制
御信号とで動作する。
【００１６】時刻ｔ12で入力電圧Ｖ2 が、（Ｂ）に示す
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路１の出力電圧も降下を開始する。時刻ｔ
13で入力電圧Ｖ2 が電圧ＶK ´に達し、（Ｅ）に示すよ
うに、リセット回路５の出力側はロウレベルになる。従
って、以後ゲ−ト回路１３から動作回路１１に制御信号
は出力されず、動作回路１１は動作できない。
ように、ハイレベルから降下を開始する。ほぼ同時に電
源スイッチ回路１の出力電圧も降下を開始する。時刻ｔ
13で入力電圧Ｖ2 が電圧ＶK ´に達し、（Ｅ）に示すよ
うに、リセット回路５の出力側はロウレベルになる。従
って、以後ゲ−ト回路１３から動作回路１１に制御信号
は出力されず、動作回路１１は動作できない。
【００１７】本実施例では入力電圧を異なる電圧とした
が、同じ電圧を複数入力してもかまわない。
が、同じ電圧を複数入力してもかまわない。
【００１８】また、動作回路１１は入力電圧Ｖ2 で動作
するとしたが、入力電圧Ｖ1 でも動作する動作回路であ
れば、時刻ｔ8 から時刻ｔ10までの時間は動作回路１
０、１１とも動作可能となる。
するとしたが、入力電圧Ｖ1 でも動作する動作回路であ
れば、時刻ｔ8 から時刻ｔ10までの時間は動作回路１
０、１１とも動作可能となる。
【００１９】本実施例によれば、複数の電源回路をスイ
ッチングして特定用途向け集積回路に電源を供給できる
ようにしたことにより、電源区分による特定用途向け回
路のＩＣ化限定をなくして特定用途向け集積回路のプリ
ント基板への搭載面積を縮小できるとともに、ＡＳＩＣ
商品化の開発費を低くおさえることができ、ＡＳＩＣの
単価を下げることができる。
ッチングして特定用途向け集積回路に電源を供給できる
ようにしたことにより、電源区分による特定用途向け回
路のＩＣ化限定をなくして特定用途向け集積回路のプリ
ント基板への搭載面積を縮小できるとともに、ＡＳＩＣ
商品化の開発費を低くおさえることができ、ＡＳＩＣの
単価を下げることができる。
【００２０】第２実施例 図５は第２実施例の構成を示すブロックである。第２実
施例が第１実施例と異なるところは、リセット回路５の
前段に、図７に示すような、遅延回路２２を設けた点で
ある。遅延回路２２はＮＰＮ形トランジスタ２３とＰＮ
Ｐ形トランジスタ２４と保護抵抗２５〜２７とからな
り、トランジスタ２３のコレクタとトランジスタ２４の
ベ−スとを保護抵抗２６を介して接続し、保護抵抗２５
を介してトランジスタ２３のベ−スにリセット回路４の
出力を入力し、トランジスタ２４のエミッタに入力電圧
Ｖ2 を入力し、トランジスタ２４のコレクタから次段の
リセット回路５に出力している。トランジスタ２３のエ
ミッタはベ−スとの間に保護抵抗２７を設けて接地して
ある。
施例が第１実施例と異なるところは、リセット回路５の
前段に、図７に示すような、遅延回路２２を設けた点で
ある。遅延回路２２はＮＰＮ形トランジスタ２３とＰＮ
Ｐ形トランジスタ２４と保護抵抗２５〜２７とからな
り、トランジスタ２３のコレクタとトランジスタ２４の
ベ−スとを保護抵抗２６を介して接続し、保護抵抗２５
を介してトランジスタ２３のベ−スにリセット回路４の
出力を入力し、トランジスタ２４のエミッタに入力電圧
Ｖ2 を入力し、トランジスタ２４のコレクタから次段の
リセット回路５に出力している。トランジスタ２３のエ
ミッタはベ−スとの間に保護抵抗２７を設けて接地して
ある。
【００２１】リセット回路４の出力がロウレベルのと
き、トランジスタ２３、２４はオフとなり、入力電圧Ｖ
2 がハイレベル、ロウレベルにかかわらず、出力はロウ
レベルとなる。リセット回路４の出力がハイレベルのと
き、トランジスタ２３、２４はオンとなり、出力は入力
電圧Ｖ2 のハイレベル、ロウレベルに応じてハイレベ
ル、ロウレベルとなる。
き、トランジスタ２３、２４はオフとなり、入力電圧Ｖ
2 がハイレベル、ロウレベルにかかわらず、出力はロウ
レベルとなる。リセット回路４の出力がハイレベルのと
き、トランジスタ２３、２４はオンとなり、出力は入力
電圧Ｖ2 のハイレベル、ロウレベルに応じてハイレベ
ル、ロウレベルとなる。
【００２２】図６は第２実施例の動作を説明する波形図
であり、（Ａ）〜（Ｆ）はそれぞれ図５に示したＡ〜Ｆ
に対応する。
であり、（Ａ）〜（Ｆ）はそれぞれ図５に示したＡ〜Ｆ
に対応する。
【００２３】次に動作について図６を参照して説明す
る。時刻ｔ1 で入力電圧Ｖ1 が、（Ａ）に示すように、
ロウレベルから上昇して電源スイッチ回路１とリセット
回路４とに電源供給を開始すると、（Ｃ）に示すよう
に、ほぼ同時に電源スイッチ回路１の出力側からＡＳＩ
Ｃ６に供給される。時刻ｔ2 で電圧ＶK に達し、時刻ｔ
3で入力電圧Ｖ1 はハイレベルに達する。時刻ｔ2 から
時間ｔK 経過した時刻ｔ4で、（Ｄ）に示すように、リ
セット回路４の出力側は電圧Ｖ1 をリセット信号として
ゲ−ト回路１２に出力する。図示せぬ制御部からの制御
信号はリセット信号をゲ−トとしてゲ−ト回路１２から
動作回路１０に出力される。動作回路１０は電源スイッ
チ回路１から供給される電源電圧Ｖ1 とゲ−ト回路１２
から出力される制御信号とで動作する。
る。時刻ｔ1 で入力電圧Ｖ1 が、（Ａ）に示すように、
ロウレベルから上昇して電源スイッチ回路１とリセット
回路４とに電源供給を開始すると、（Ｃ）に示すよう
に、ほぼ同時に電源スイッチ回路１の出力側からＡＳＩ
Ｃ６に供給される。時刻ｔ2 で電圧ＶK に達し、時刻ｔ
3で入力電圧Ｖ1 はハイレベルに達する。時刻ｔ2 から
時間ｔK 経過した時刻ｔ4で、（Ｄ）に示すように、リ
セット回路４の出力側は電圧Ｖ1 をリセット信号として
ゲ−ト回路１２に出力する。図示せぬ制御部からの制御
信号はリセット信号をゲ−トとしてゲ−ト回路１２から
動作回路１０に出力される。動作回路１０は電源スイッ
チ回路１から供給される電源電圧Ｖ1 とゲ−ト回路１２
から出力される制御信号とで動作する。
【００２４】時刻ｔ1 で入力電圧Ｖ2 も、（Ｂ）に示す
ように、ロウレベルから上昇して電源スイッチ回路１と
リセット回路５とに電源供給を開始すると、（Ｅ）に示
すように、時刻ｔ5 でロウレベルから上昇し、時刻ｔ6
で電圧ＶK ´に達し、時刻ｔ7 で入力電圧Ｖ2 はハイレ
ベルに達する。時刻ｔ6 から時間ｔK ´経過した時刻ｔ
8 で、（Ｆ）に示すように、リセット回路５の出力側は
電圧Ｖ2 をリセット信号としてゲ−ト回路１３に出力す
る。図示せぬ制御部からの制御信号はリセット信号をゲ
−トとしてゲ−ト回路１３から動作回路１１に出力され
る。
ように、ロウレベルから上昇して電源スイッチ回路１と
リセット回路５とに電源供給を開始すると、（Ｅ）に示
すように、時刻ｔ5 でロウレベルから上昇し、時刻ｔ6
で電圧ＶK ´に達し、時刻ｔ7 で入力電圧Ｖ2 はハイレ
ベルに達する。時刻ｔ6 から時間ｔK ´経過した時刻ｔ
8 で、（Ｆ）に示すように、リセット回路５の出力側は
電圧Ｖ2 をリセット信号としてゲ−ト回路１３に出力す
る。図示せぬ制御部からの制御信号はリセット信号をゲ
−トとしてゲ−ト回路１３から動作回路１１に出力され
る。
【００２５】本実施例によれば、複数の電源電圧を同時
に立ち上がらせても、動作回路が動作可能になるまで
に、時間差を生ずるので誤動作を防止できるとともに、
電源側で電源出力に時間差を持たせる必要がないので、
標準的な安価な電源を使用できる。
に立ち上がらせても、動作回路が動作可能になるまで
に、時間差を生ずるので誤動作を防止できるとともに、
電源側で電源出力に時間差を持たせる必要がないので、
標準的な安価な電源を使用できる。
【００２６】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。
ているので以下に記載される効果を奏する。
【００２７】複数の電源回路をスイッチングして特定用
途向け集積回路に電源を供給できるようにしたことによ
り、電源区分による特定用途向け回路のＩＣ化限定をな
くして特定用途向け集積回路のプリント基板への搭載面
積を縮小できるとともに、ＡＳＩＣ商品化の開発費を低
くおさえることができ、ＡＳＩＣの単価を下げることが
できる。
途向け集積回路に電源を供給できるようにしたことによ
り、電源区分による特定用途向け回路のＩＣ化限定をな
くして特定用途向け集積回路のプリント基板への搭載面
積を縮小できるとともに、ＡＳＩＣ商品化の開発費を低
くおさえることができ、ＡＳＩＣの単価を下げることが
できる。
【図１】第１実施例の構成を示すブロック図である。
【図２】第１実施例の動作を説明する波形図である。
【図３】電源スイッチ回路の詳細図である。
【図４】リセット回路の詳細図である。
【図５】第２実施例の構成を示すブロック図である。
【図６】第２実施例の動作を説明する波形図である。
【図７】遅延回路の詳細図である。
１ 電源スイッチ回路 ４、５ リセット回路 ６ ＡＳＩＣ ２２ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 G06F 1/00 330 - 341
Claims (2)
- 【請求項１】 複数の電源電圧を入力して動作回路に供
給する電源電圧をスイッチングする電源スイッチング回
路と、前記電源電圧を供給され、前記 動作回路を制御する制御
信号ゲート回路にゲート信号として電源電圧ごとに生成
したリセット信号を出力するリセット回路とを設けたこ
とを特徴とする電源制御回路。 - 【請求項２】 前記リセット回路は、第１の電源電圧を
供給されて前記リセット信号を生成する第１のリセット
回路と第２の電源電圧を供給されて前記リセット信号を
生成する第２のリセット回路からなり、第２のセット回
路の前段に設けられ、第１のリセット回路の出力と第２
の電源電圧とを入力し、その出力を第２のリセット回路
に入力する遅延回路を有し、第２のリセット回路のリセ
ット信号が第１のリセット回路のリセット信号より遅れ
て立ち上がる請求項１記載の電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06278873A JP3134258B2 (ja) | 1994-11-14 | 1994-11-14 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06278873A JP3134258B2 (ja) | 1994-11-14 | 1994-11-14 | 電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139581A JPH08139581A (ja) | 1996-05-31 |
| JP3134258B2 true JP3134258B2 (ja) | 2001-02-13 |
Family
ID=17603311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06278873A Expired - Fee Related JP3134258B2 (ja) | 1994-11-14 | 1994-11-14 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134258B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3646621B2 (ja) | 2000-04-28 | 2005-05-11 | 株式会社デンソー | 複数電源回路を備えた電子制御装置 |
| JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
| US6586963B2 (en) * | 2001-03-26 | 2003-07-01 | Samsung Electronics Co., Ltd. | Integrated circuit devices having power control logic that inhibits internal leakage current loss during sleep mode operation and method of operating same |
-
1994
- 1994-11-14 JP JP06278873A patent/JP3134258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08139581A (ja) | 1996-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3134258B2 (ja) | 電源制御回路 | |
| EP0611113B1 (en) | Differential bus drivers | |
| JP2944314B2 (ja) | チャージポンプ回路 | |
| US5321320A (en) | ECL driver with adjustable rise and fall times, and method therefor | |
| JP2813202B2 (ja) | 入力装置 | |
| JP2760679B2 (ja) | 半導体装置 | |
| KR100462015B1 (ko) | 전원 과도 특성 절감 회로 | |
| JP2002259357A (ja) | マイクロコンピュータ | |
| US20230361558A1 (en) | Protection circuit and vehicle-mounted device with the same | |
| JP2524395B2 (ja) | パワ―オンリセット回路 | |
| JPS63169117A (ja) | 電流パルス発生回路 | |
| JPH0560284B2 (ja) | ||
| KR200175872Y1 (ko) | 마이컴의 리셋 회로 | |
| JP2625892B2 (ja) | 電源投入時の誤動作防止回路 | |
| JP3440482B2 (ja) | 切替回路 | |
| JP2989276B2 (ja) | Ｉｃ回路 | |
| JPH04648A (ja) | 電子機器 | |
| JP2959485B2 (ja) | 発光素子駆動回路 | |
| US5767731A (en) | Circuit for error free operation of opto-isolated driver during power-up | |
| JPS6342747Y2 (ja) | ||
| JP2001267906A (ja) | 信号入力回路及び信号入出力装置 | |
| US5818779A (en) | Board having a plurality of integrated circuits | |
| JPH06104720A (ja) | 半導体集積回路装置 | |
| JPS5848522A (ja) | パルス保持回路 | |
| JPS5832347Y2 (ja) | 複合積分回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081201 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |