JP3132422B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3132422B2 JP3132422B2 JP09151110A JP15111097A JP3132422B2 JP 3132422 B2 JP3132422 B2 JP 3132422B2 JP 09151110 A JP09151110 A JP 09151110A JP 15111097 A JP15111097 A JP 15111097A JP 3132422 B2 JP3132422 B2 JP 3132422B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- forming
- film
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title claims description 7
- 239000010410 layer Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
半導体装置とその製造方法に関する。
なものにSRAM半導体装置がある。
に、第1の絶縁ゲートトランジスタT1並びに第1の高
抵抗素子でなる第1の負荷抵抗R1を有する第1のイン
バータと、第2の絶縁ゲートトランジスタT2並びに第
2の高抵抗素子でなる第2の負荷抵抗R2を有する第2
のインバータとを有し、前述の第1のインバータの出力
信号及び第2のインバータの出力信号をそれぞれ第2の
絶縁ゲートトランジスタT2のゲート電極及び第1の絶
縁ゲートトランジスタT1のゲート電極に印加するフリ
ップフロップ回路を含むメモリセル(SRAMセル)を
多数有している。
(Semi InsulatedPoly Silic
on)膜を使用したSRAMが特開平3−165553
号公報に開示されている。
の製造工程に沿って説明する。
B,C,Dで囲まれた部分がSRAMセルである。以下
同様。),(b)に示すように、p型シリコン半導体基
板1の表面部に素子分離領域(フィールド酸化膜2)を
形成して第1の活性領域3−1,第2の活性領域3−2
を区画する。次に、第1の活性領域,第2の活性領域3
−2の表面にゲート酸化膜4を形成する。
リンをドーピングしたポリシリコン膜5を形成しパター
ニングして第1の活性領域3−1を横断し第2の活性領
域3−2の周辺部上に及ぶ第1のゲート電極5(g
1)、第2の活性領域3−2を横断し第1の活性領域3
−1の周辺部上に及ぶ第2のゲート電極5(g2)、周
辺部を第2のゲート電極5(g2)で選択的に被覆され
た前記第1の活性領域3−1を横断し第1のワード線W
i1を兼ねる第3のゲート電極5(g3)及び周辺部を
第1のゲート電極5(g1)で選択的に被覆された第2
の活性領域3−2を横断し第2のワード線Wi2(Wi
1と同じ信号が印加される)を兼ねる第4のゲート電極
5(g4)を形成する。
ゲート電極5(g4)並びに素子分離領域2をマスクと
して第1の活性領域3−1及び第2の活性領域3−2に
不純物(リン)を導入して複数のn+ 型領域6−1,6
−2,6−13,6−24を形成することにより第1の
ゲート電極5(g1)ないし第4のゲート電極5(g
4)をそれぞれ備えた第1の絶縁ゲートトランジスタT
1ないし第4の絶縁ゲートトランジスタT4を形成す
る。
1の層間絶縁膜7(酸化シリコン膜)を堆積し、第1の
ゲート電極5(g1)と第3のゲート電極5(g3)と
で挟まれていない方のn+ 型領域6−1である第1の絶
縁ゲートトランジスタT1のソース領域及び第2のゲー
ト電極5(g2)と第4のゲート電極5(g4)とで挟
まれていない方のn+ 型領域6−2である第2の絶縁ゲ
ートトランジスタT2のソース領域上にそれぞれ第1の
接地コンタクト孔C1−1及び第2の接地コンタクト孔
C1−2を形成する。次にタングステンシリサイド膜な
どの導電膜8を堆積しパターニングして接地配線層8
(GND)を形成する。次に、図7(a),(b)に示
すように、第2の層間絶縁膜9を堆積し、第1のゲート
電極5(g1)と第3のゲート電極5(g3)とで挟ま
れたn+ 型領域6−13である第1の絶縁ゲートトラン
ジスタT1のドレイン領域とそれに近接する第2のゲー
ト電極5(g2)を露出する第1の共通コンタクト孔C
2−1及び第2のゲート電極5(g2)と第4のゲート
電極5(g4)とで挟まれたn+ 型領域6−24である
第2の絶縁ゲートトランジスタT2のドレイン領域とそ
れに近接する第1のゲート電極5(g1)を露出する第
2の共通コンタクト孔C2−2を形成する。
形成する。前述の特開平3−165553号公報によれ
ば、SiH4 とN2 Oの混合ガスと反応するCVD法に
よって、ポリシリコン膜中に酸素原子を混入してSIP
OS膜10を形成するのである。
レジスト膜をマスクにして5×1015〜5×1017cm
-2、例えば1×1016cm-2程度のリンイオンをSIP
OS膜10に注入し、前述したレジスト膜を除去し、1
000〜1200℃,3秒程度のランプ加熱による短時
間アニールを行なう。このようにして、高抵抗のSIP
OS膜10(R1),10(R2)の両端にそれぞれ連
結した低抵抗SIPOS膜でなる共通コンタクト部10
−1(R1),10−1(R2)、電源配線部10−2
(VDi1),10−2(VDi2)(電源配線VDi
1,VDi2には同じ電圧が印加される)を有する負荷
抵抗R1,R2を得る。
膜11を堆積し、n+ 型拡散層6−3,6−4にそれぞ
れ達するビットコンタクト孔C3−1,C3−2を形成
し、ビット線12(Di),12(NDi)を形成す
る。
はSIPOS膜にリンなどの不純物を導入して接続部
(共通コンタクト部と電源配線部)を形成している。図
12(特開平3−165553号公報の第2図)はSI
POS膜の層抵抗とイオン注入量との関係を示すグラフ
である。リンの注入により480Ω/□程度まで低抵抗
化できる。しかし、SRAMの微細化、高速化により、
n+ 型領域6−1,6−4等の接合深さが浅くなってく
ると、イオン注入時の加速電圧及びアニール条件の制限
が厳しくなり、図7(b)に示すように、リン濃度の低
い高抵抗部分10−Cができ易い。層抵抗の濃度依存性
も比較的急峻であり、共通コンタクト部での抵抗がばら
つくことになる。又、480Ω/□という値は、電源配
線として十分に低いとはいえない。これにより、SRA
Mの安定動作が損なわれることになる。このように、S
IPOS膜は、数〜数十TΩ/□の高抵抗を実現し易い
反面、接続部の低抵抗化が困難であるという問題があっ
た。
が可能な高抵抗素子を備えた半導体装置の製造方法を提
供することにある。
造方法は、半導体基板の表面部の第1導電型領域の表面
に素子分離領域を形成して第1の活性領域及び第2の活
性領域を区画する工程と、前記第1の活性領域及び第2
の活性領域の表面にゲート絶縁膜を形成した後第2導電
型不純物をドーピングしたポリシリコン膜を形成しパタ
ーニングして前記第1の活性領域を横断し第2の活性領
域の周辺部上に及ぶ第1のゲート電極、前記第2の活性
領域を横断し前記第1の活性領域の周辺部上に及ぶ第2
のゲート電極、周辺部を前記第2のゲート電極で選択的
に被覆された前記第1の活性領域を横断し第1のワード
線を兼ねる第3のゲート電極及び周辺部を前記第1のゲ
ート電極で選択的に被覆された前記第2の活性領域を横
断し第2のワード線を兼ねる第4のゲート電極を形成す
る工程と、前記第1のゲート電極ないし第4のゲート電
極並びに素子分離領域をマスクとして前記第1の活性領
域及び第2の活性領域に不純物を導入して複数の第2導
電型領域を形成することにより前記第1のゲート電極な
いし第4のゲート電極をそれぞれ備えた第1の絶縁ゲー
トトランジスタないし第4の絶縁ゲートトランジスタを
形成する工程と、第1の層間絶縁膜を堆積し、前記第1
のゲート電極と第3のゲート電極とで挟まれていない方
の前記第2導電型領域である前記第1の絶縁ゲートトラ
ンジスタのソース領域及び前記第2のゲート電極と第4
のゲート電極とで挟まれていない方の前記第2導電型領
域である前記第2の絶縁ゲートトランジスタのソース領
域上にそれぞれ第1の接地コンタクト孔及び第2の接地
コンタクト孔を形成する工程と、導電膜を堆積しパター
ニングして接地配線層を形成する工程と、第2の層間絶
縁膜を堆積し、前記第1のゲート電極と前記第3のゲー
ト電極とで挟まれた前記第2導電型領域である前記第1
の絶縁ゲートトランジスタのドレイン領域とそれに近接
する前記第2のゲート電極を露出する第1の共通コンタ
クト孔及び前記第2のゲート電極と前記第4のゲート電
極とで挟まれた前記第2導電型領域である前記第2の絶
縁ゲートトランジスタのドレイン領域とそれに近接する
前記第1のゲート電極を露出する第2の共通コンタクト
孔を形成する工程と、第2導電型不純物をドーピングし
たポリシリコン膜を形成しパターニングして前記第1の
共通コンタクト孔及び第2の共通コンタクト孔をそれぞ
れ埋める第1の接続領域及び第2の接続領域並びに第1
の電源配線層及び第2の電源配線層を形成した後、前記
第1の接続領域及び第1の電源配線層に接続する第1の
高抵抗膜並びに前記第2の接続領域及び第2の電源配線
層に接続する第2の高抵抗膜を形成する工程と、第3の
層間絶縁膜を堆積し、前記第1の絶縁ゲートトランジス
タのドレイン領域と間に前記第3のゲート電極を挟んで
設けられた第2導電型領域及び前記第2の絶縁ゲートト
ランジスタのドレイン領域の間に前記第4のゲート電極
を挟んで設けられた第2導電型領域をそれぞれ露出する
第1ビットコンタクト孔及び第2のビットコンタクト孔
を形成し前記第1のビットコンタクト孔及び第2のビッ
トコンタクト孔をそれぞれ埋める第1のビット配線層及
び第2のビット配線層を形成する工程とによりメモリセ
ルを形成するというものである。
む雰囲気中でCVD法でシリコン膜中に酸素を含有する
SIPOS膜を形成しパターニングして第1の高抵抗膜
及び第2の高抵抗膜を形成することができる。
けたので高抵抗素子の接続部の低抵抗化が実現できる。
方法により形成される半導体記憶装置を示す平面図、図
2は図1のY−Y線拡大断面図である。
トランジスタT1並びに第1の高抵抗素子でなる第1の
負荷抵抗R1を有する第1のインバータと、第2の絶縁
ゲートトランジスタT2並びに第2の高抵抗素子でなる
第2の負荷抵抗R2を有する第2のインバータとを有
し、前述の第1のインバータの出力信号及び第2のイン
バータの出力信号をそれぞれ第2の絶縁ゲートトランジ
スタT2のゲート電極及び第1の絶縁ゲートトランジス
タT1のゲート電極に印加するフリップフロップ回路を
含むメモリセルを有する半導体装置において、第1の高
抵抗素子(R1)が第1の絶縁ゲートトランジスタT1
のドレイン領域(6−13)に接続する第1の低抵抗ポ
リシリコン膜13−1並びに所定の電圧が印加される第
2の低抵抗ポリシリコン膜13−2(VDi1)及び第
1の低抵抗ポリシリコン膜13−1と第2の低抵抗ポリ
シリコン膜13−2(VDi1)にそれぞれ接触する第
1の高抵抗膜10A(R1)とでなり、第2の高抵抗素
子R2が第2の絶縁ゲートトランジスタT2のドレイン
領域6−24に接続する第3の低抵抗ポリシリコン膜1
3−3並びに所定の電圧が印加される第4の低抵抗ポリ
シリコン膜13−4(VDi2)及び第3の低抵抗ポリ
シリコン膜13−3と第4の低抵抗ポリシリコン膜13
−4(VDi2)にそれぞれ接触する第2の高抵抗膜1
0A(R2)とでなるというものである。
説明する。
照して説明したSIPOS膜10を形成する直前の工程
(共通コンタクト孔を形成するまでの工程)までは全く
同じであるので繰り返さない。
ポリシリコン膜13を形成しパターニングすることによ
り、図10(a),(b)に示すように、層抵抗数十Ω
/□の第1の接続領域13−1(第1の共通コンタクト
孔C2−1を埋めてn+ 型領域6−13及びゲート電極
5(g2)に接触している)、第2の接続領域13−3
(第2の共通コンタクト孔C2−2を埋めてn+ 型領域
6−24及びゲート電極5(g1)に接触している)、
第1の電源配線層13−2(VDi1)、第2の電源配
線層13−4(VDi2)を形成する。
スとするCVD法によりSIPOS膜10Aを形成す
る。この方法によりシリコングレインとSiOX (0<
x≦2)の粒界とでなる高抵抗膜を形成することができ
ることは、特開平3−165553号公報等に記載され
ている通りである。その後、パターニングして図11
(a),(b)に示すように、第1の接続領域13−
1、第1の電源配線層13−2(VDi1)に接続する
第1の高抵抗膜10A(R1)、第2の接続領域C2−
2、第2の電源配線層13−4(VDi2)に接続する
第2の高抵抗膜10A(R2)を形成する。ここで10
A(R1),10A(R2)は、図示のように、13−
2(VDi1),13−4(VDi2)の全面を覆って
いてもよいが、部分的にこれらを覆うようにしてもよ
い。
膜11を堆積し、n+ 型拡散層6−3,6−4にそれぞ
れ達するビットコンタクト孔C3−1,C3−2を形成
し、ビット線12(Di),12(NDi)を形成す
る。
成長温度、その後の熱処理の有無もしくは条件により、
アモルファス又はポリシリコンのいずれかにすることが
できる。負荷抵抗R1,R2の設計値に応じて成長条
件、ドーピングの有無や条件、熱処理の有無や条件を適
宜決定すればよい。
抵抗は数十Ω/□まで低くできる)で接続領域13−1
〜13−4を形成するので高抵抗素子の接続部の低抵抗
化を安定して実現できる。ドーピングの方法としては、
不純物を導入しつつ成膜してもよいし、成膜後に拡散し
てもよいがイオン注入を用いる必要はないので、従来の
技術のように高抵抗部分(図7(b)の10−C)はで
きないし、接合深さの浅いソース・ドレイン領域の形成
との整合性は良好である。又、高抵抗素子を形成するた
めのレジスト膜形成工程は、ポリシリコン膜のパターニ
ング時とSIPOS膜のパターニング時の2回必要であ
るが、従来の技術では、SIPOS膜のパターニング時
とイオン注入時の2回必要であったので同じ回数でよ
い。
/□まで高くできるSIPOS膜を用いる場合について
説明したが、請求項1に係わる発明は、SIPOS膜に
限らず半導体装置に使用される高抵抗膜一般に適用しう
ることは改めて詳細に説明するまでもなく明らかであろ
う。
抵抗ポリシリコン膜である一対の接続領域とこれらに接
触する高抵抗膜を有する高抵抗素子を実現できるので接
続領域の一層の低抵抗化が可能であるという効果を有し
ている。
る半導体記憶装置を示す平面図。
めの平面図(図4(a))及び図4(a)のY−Y線拡
大断面図(図4(b))。
5(a)のY−Y線拡大断面図(図5(b))。
6(a)のY−Y線拡大断面図(図6(b))。
7(a)のY−Y線拡大断面図(図7(b))。
するための平面図(図10(a))及び図10(a)の
Y−Y線拡大断面図(図10(b))。
及び図11(a)の拡大断面図(図11(b))。
係を示すグラフ。
n+ 型領域 7 層間絶縁膜 8 導電膜 8(GND) 接地配線層 9 層間絶縁膜 10,10A SIPOS膜 10(R1),10(R2)、10A(R1),10A
(R2) 高抵抗膜 10−1(R1),10−1(R2) 共通コンタク
ト部 10−2(VDi1),10−2(VDi2) 共通
コンタクト部 10−C 高抵抗部分 11 層間絶縁膜 12 Al系合金膜 12(Di)、12(NDi) ビット線 13 低抵抗ポリシリコン膜 13−1,13−2 接続領域(低抵抗ポリシリコン
膜) 13−3(VDi),13−4(VDi) 電源配線
層(低抵抗ポリシリコン膜) Di、NDi ビット線 R1,R2 負荷抵抗 T1,T2,T3,T4 絶縁ゲートトランジスタ VDi1,VDi2 電源線 Wi1,Wi2 ワード線
Claims (2)
- 【請求項1】 半導体基板の表面部の第1導電型領域の
表面に素子分離領域を形成して第1の活性領域及び第2
の活性領域を区画する工程と、前記第1の活性領域及び
第2の活性領域の表面にゲート絶縁膜を形成した後第2
導電型不純物をドーピングしたポリシリコン膜を形成し
パターニングして前記第1の活性領域を横断し第2の活
性領域の周辺部上に及ぶ第1のゲート電極、前記第2の
活性領域を横断し前記第1の活性領域の周辺部上に及ぶ
第2のゲート電極、周辺部を前記第2のゲート電極で選
択的に被覆された前記第1の活性領域を横断し第1のワ
ード線を兼ねる第3のゲート電極及び周辺部を前記第1
のゲート電極で選択的に被覆された前記第2の活性領域
を横断し第2のワード線を兼ねる第4のゲート電極を形
成する工程と、前記第1のゲート電極ないし第4のゲー
ト電極並びに素子分離領域をマスクとして前記第1の活
性領域及び第2の活性領域に不純物を導入して複数の第
2導電型領域を形成することにより前記第1のゲート電
極ないし第4のゲート電極をそれぞれ備えた第1の絶縁
ゲートトランジスタないし第4の絶縁ゲートトランジス
タを形成する工程と、第1の層間絶縁膜を堆積し、前記
第1のゲート電極と第3のゲート電極とで挟まれていな
い方の前記第2導電型領域である前記第1の絶縁ゲート
トランジスタのソース領域及び前記第2のゲート電極と
第4のゲート電極とで挟まれていない方の前記第2導電
型領域である前記第2の絶縁ゲートトランジスタのソー
ス領域上にそれぞれ第1の接地コンタクト孔及び第2の
接地コンタクト孔を形成する工程と、導電膜を堆積しパ
ターニングして接地配線層を形成する工程と、第2の層
間絶縁膜を堆積し、前記第1のゲート電極と前記第3の
ゲート電極とで挟まれた前記第2導電型領域である前記
第1の絶縁ゲートトランジスタのドレイン領域とそれに
近接する前記第2のゲート電極を露出する第1の共通コ
ンタクト孔及び前記第2のゲート電極と前記第4のゲー
ト電極とで挟まれた前記第2導電型領域である前記第2
の絶縁ゲートトランジスタのドレイン領域とそれに近接
する前記第1のゲート電極を露出する第2の共通コンタ
クト孔を形成する工程と、第2導電型不純物をドーピン
グしたポリシリコン膜を形成しパターニングして前記第
1の共通コンタクト孔及び第2の共通コンタクト孔をそ
れぞれ埋める第1の接続領域及び第2の接続領域並びに
第1の電源配線層及び第2の電源配線層を形成した後、
前記第1の接続領域及び第1の電源配線層に接続する第
1の高抵抗膜並びに前記第2の接続領域及び第2の電源
配線層に接続する第2の高抵抗膜を形成する工程と、第
3の層間絶縁膜を堆積し、前記第1の絶縁ゲートトラン
ジスタのドレイン領域と間に前記第3のゲート電極を挟
んで設けられた第2導電型領域及び前記第2の絶縁ゲー
トトランジスタのドレイン領域の間に前記第4のゲート
電極を挟んで設けられた第2導電型領域をそれぞれ露出
する第1ビットコンタクト孔及び第2のビットコンタク
ト孔を形成し前記第1のビットコンタクト孔及び第2の
ビットコンタクト孔をそれぞれ埋める第1のビット配線
層及び第2のビット配線層を形成する工程とによりメモ
リセルを形成することを特徴とする半導体装置の製造方
法。 - 【請求項2】 SiH4 ガスとN2 Oガスを含む雰囲気
中でCVD法でシリコン膜中に酸素を含有するSIPO
S膜を形成しパターニングして第1の高抵抗膜及び第2
の高抵抗膜を形成する請求項1記載の半導体装置の製造
方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09151110A JP3132422B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体装置の製造方法 |
US09/093,932 US20020003311A1 (en) | 1997-06-09 | 1998-06-09 | Semiconductor device with high resistance element and process for manufacturing the same |
CN98102250A CN1203456A (zh) | 1997-06-09 | 1998-06-09 | 有高阻元件的半导体器件及其制造方法 |
KR1019980021302A KR19990006808A (ko) | 1997-06-09 | 1998-06-09 | 고저항 소자를 갖는 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09151110A JP3132422B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10340997A JPH10340997A (ja) | 1998-12-22 |
JP3132422B2 true JP3132422B2 (ja) | 2001-02-05 |
Family
ID=15511582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09151110A Expired - Fee Related JP3132422B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20020003311A1 (ja) |
JP (1) | JP3132422B2 (ja) |
KR (1) | KR19990006808A (ja) |
CN (1) | CN1203456A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7166904B2 (en) * | 2004-02-03 | 2007-01-23 | International Business Machines Corporation | Structure and method for local resistor element in integrated circuit technology |
JP5708124B2 (ja) * | 2011-03-25 | 2015-04-30 | 三菱電機株式会社 | 半導体装置 |
-
1997
- 1997-06-09 JP JP09151110A patent/JP3132422B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-09 CN CN98102250A patent/CN1203456A/zh active Pending
- 1998-06-09 US US09/093,932 patent/US20020003311A1/en not_active Abandoned
- 1998-06-09 KR KR1019980021302A patent/KR19990006808A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR19990006808A (ko) | 1999-01-25 |
US20020003311A1 (en) | 2002-01-10 |
CN1203456A (zh) | 1998-12-30 |
JPH10340997A (ja) | 1998-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4406051A (en) | Method for manufacturing a semiconductor device | |
EP0562207A1 (en) | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom | |
US5851869A (en) | Manufacture of semiconductor device having low contact resistance | |
JPH0828473B2 (ja) | 半導体装置およびその製造方法 | |
JPH06151772A (ja) | 二重垂直チャネルを有するsram及びその製造方法 | |
JPS5910581B2 (ja) | 半導体装置の製造方法 | |
US4673969A (en) | Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device | |
US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
JPH0466106B2 (ja) | ||
JP2906971B2 (ja) | 半導体記憶装置の製造方法 | |
JPH07106452A (ja) | 半導体装置およびその製造方法 | |
KR960010004B1 (ko) | 박막과 후막으로 이루어지는 저항소자를 갖는 스테이틱 랜덤 액세스 메모리 | |
JP3132422B2 (ja) | 半導体装置の製造方法 | |
EP0534203B1 (en) | Semiconductor device | |
JPS63252468A (ja) | メモリセル構造およびその製造方法 | |
EP0405063A2 (en) | An insulated-gate fet on an soi-structure | |
JPH10242301A (ja) | 半導体記憶装置およびその製造方法 | |
JP2699891B2 (ja) | 半導体装置の製造方法 | |
JP3536469B2 (ja) | 半導体装置の製造方法 | |
US6350645B1 (en) | Strapping via for interconnecting integrated circuit structures | |
JP2531345B2 (ja) | 半導体記憶装置 | |
JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
JPS6157709B2 (ja) | ||
JP2621824B2 (ja) | 半導体装置の製造方法 | |
KR960015786B1 (ko) | 반도체장치 및 그의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001024 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071124 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |