JP3130764B2 - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JP3130764B2 JP3130764B2 JP07141701A JP14170195A JP3130764B2 JP 3130764 B2 JP3130764 B2 JP 3130764B2 JP 07141701 A JP07141701 A JP 07141701A JP 14170195 A JP14170195 A JP 14170195A JP 3130764 B2 JP3130764 B2 JP 3130764B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えば、通信システム
のシリアル信号インターフェースに適用される位相同期
回路等に用いられる可変遅延回路に関するものである。
のシリアル信号インターフェースに適用される位相同期
回路等に用いられる可変遅延回路に関するものである。
【０００２】
【従来の技術】図４は、本出願人による特願平６−３０
６００７号出願に記載されているビット位相同期回路の
構成を示すブロック図である。このビット位相同期回路
は、端子２１から入力される信号Ｉ0の位相調整を行う
可変遅延回路３１と、この可変遅延回路３１から出力さ
れる信号Ｉ1を端子２２から入力されるクロック信号Ｃ
ＬＫに同期させて端子２３から信号Ｉ2として出力させ
る同期検出回路３５とから構成される。可変遅延回路３
１は、直列に接続された第１段から第ｍ段まで（ｍは整
数）の遅延素子３２1，…，３２mと、これら遅延素子３
２1，…，３２mのそれぞれの出力端に接続されたスイッ
チ回路３３1，…，３３mと、これらスイッチ回路３
３1，…，３３mのいずれか一つを選択して信号出力状態
にさせるアップダウンカウンタ回路３４とを有する。同
期検出回路３５は、可変遅延回路３１からの信号Ｉ1と
クロック信号ＣＬＫとの位相が所定の関係となるように
アップダウンカウンタ３４に判定結果信号Ｓ1を出力す
ると共に、可変遅延回路３１からの信号Ｉ1をクロック
信号ＣＬＫに同期したタイミングで端子２３から出力さ
せる。
６００７号出願に記載されているビット位相同期回路の
構成を示すブロック図である。このビット位相同期回路
は、端子２１から入力される信号Ｉ0の位相調整を行う
可変遅延回路３１と、この可変遅延回路３１から出力さ
れる信号Ｉ1を端子２２から入力されるクロック信号Ｃ
ＬＫに同期させて端子２３から信号Ｉ2として出力させ
る同期検出回路３５とから構成される。可変遅延回路３
１は、直列に接続された第１段から第ｍ段まで（ｍは整
数）の遅延素子３２1，…，３２mと、これら遅延素子３
２1，…，３２mのそれぞれの出力端に接続されたスイッ
チ回路３３1，…，３３mと、これらスイッチ回路３
３1，…，３３mのいずれか一つを選択して信号出力状態
にさせるアップダウンカウンタ回路３４とを有する。同
期検出回路３５は、可変遅延回路３１からの信号Ｉ1と
クロック信号ＣＬＫとの位相が所定の関係となるように
アップダウンカウンタ３４に判定結果信号Ｓ1を出力す
ると共に、可変遅延回路３１からの信号Ｉ1をクロック
信号ＣＬＫに同期したタイミングで端子２３から出力さ
せる。
【０００３】図５は、上記可変遅延回路３１の遅延素子
３２1，…，３２mをＣＭＯＳ正転バッファにより構成し
た場合の信号波形図である。一般に、キャリアの移動度
については電子より正孔の方が大きいためＰＭＯＳトラ
ンジスタはＮＭＯＳトランジスタより電流供給能力が低
く、ＣＭＯＳ回路では、論理レベルのＨレベル（ハイレ
ベル）からＬレベル（ローレベル）への立下がり時間Ｔ
fよりもＬレベルからＨレベルへの立上がり時間Ｔrの方
が大きい（Ｔr＞Ｔf）。このため、遅延素子３２1，
…，３２mをＣＭＯＳ正転バッファで構成すると、図５
に波形Ａ1，Ａ2，Ａ3で示されるように、信号が遅延素
子を通過するたびに、立上がり時間Ｔrと立下がり時間
Ｔfとの時間差（Ｔr−Ｔf）が蓄積されて、信号のデュ
ーティ比が劣化するという問題があった。
３２1，…，３２mをＣＭＯＳ正転バッファにより構成し
た場合の信号波形図である。一般に、キャリアの移動度
については電子より正孔の方が大きいためＰＭＯＳトラ
ンジスタはＮＭＯＳトランジスタより電流供給能力が低
く、ＣＭＯＳ回路では、論理レベルのＨレベル（ハイレ
ベル）からＬレベル（ローレベル）への立下がり時間Ｔ
fよりもＬレベルからＨレベルへの立上がり時間Ｔrの方
が大きい（Ｔr＞Ｔf）。このため、遅延素子３２1，
…，３２mをＣＭＯＳ正転バッファで構成すると、図５
に波形Ａ1，Ａ2，Ａ3で示されるように、信号が遅延素
子を通過するたびに、立上がり時間Ｔrと立下がり時間
Ｔfとの時間差（Ｔr−Ｔf）が蓄積されて、信号のデュ
ーティ比が劣化するという問題があった。
【０００４】図６は、デューティ劣化を防ぐために、遅
延素子３２1，…，３２mをそれぞれ２段の反転バッファ
３６1及び３６2，…，３６2m-1及び３６2mで構成した例
を示す構成図である。また、図７は、図６の回路におい
て期待される反転バッファ３６1，３６2の出力波形
Ｂ1，Ｂ2を示す信号波形図である。図６の場合には、奇
数番目の反転バッファ３６1，３６3，…，３６2m-1の立
上がり時間Ｔrと立下がり時間Ｔfとの時間差（Ｔr−
Ｔf）によるデューティ比の変化を、偶数番目の反転バ
ッファ３６2，３６4，…，３６2mを通過することによっ
て吸収しようとしている。
延素子３２1，…，３２mをそれぞれ２段の反転バッファ
３６1及び３６2，…，３６2m-1及び３６2mで構成した例
を示す構成図である。また、図７は、図６の回路におい
て期待される反転バッファ３６1，３６2の出力波形
Ｂ1，Ｂ2を示す信号波形図である。図６の場合には、奇
数番目の反転バッファ３６1，３６3，…，３６2m-1の立
上がり時間Ｔrと立下がり時間Ｔfとの時間差（Ｔr−
Ｔf）によるデューティ比の変化を、偶数番目の反転バ
ッファ３６2，３６4，…，３６2mを通過することによっ
て吸収しようとしている。
【０００５】
【発明が解決しようとする課題】しかしながら、図６に
示される可変遅延回路３１においては、偶数番目の反転
バッファ３６2，３６4，…，３６2mの出力端にのみスイ
ッチ回路３３1，…，３３mが接続されており、これら偶
数番目の反転バッファ３６2，３６4，…，３６2 mのみが
スイッチ回路の入力負荷の影響を受ける。ＣＭＯＳ回路
である反転バッファは電流供給能力が低いので、出力負
荷が大きいときの立上がり時間ＴR及び立下がり時間ＴF
はそれぞれ、出力負荷がないときの立上がり時間Ｔr及
び立下がり時間Ｔfよりも大きく（即ち、ＴR＞Ｔr，ＴF
＞Ｔf）、偶数番目の反転バッファの立上がり時間と立
下がり時間との時間差の方が奇数番目の反転バッファの
時間差よりも大きくなっている（即ち、ＴR−ＴF＞Ｔr
−Ｔf）。このように、信号が遅延素子を通過するたび
に、吸収できない遅延成分（ＴR−ＴF−Ｔr＋Ｔf＞０）
が蓄積するので、デューティ劣化を十分に防止すること
ができず、後段の同期検出回路３５のラッチ回路におい
て十分なタイミングマージンが確保できず、信号誤りを
発生することがあるという問題があった。尚、図８は、
信号Ｉ0が反転バッファ３６1，３６2，…を通過するた
びにデューティ劣化が蓄積される様子を示す信号波形図
である。
示される可変遅延回路３１においては、偶数番目の反転
バッファ３６2，３６4，…，３６2mの出力端にのみスイ
ッチ回路３３1，…，３３mが接続されており、これら偶
数番目の反転バッファ３６2，３６4，…，３６2 mのみが
スイッチ回路の入力負荷の影響を受ける。ＣＭＯＳ回路
である反転バッファは電流供給能力が低いので、出力負
荷が大きいときの立上がり時間ＴR及び立下がり時間ＴF
はそれぞれ、出力負荷がないときの立上がり時間Ｔr及
び立下がり時間Ｔfよりも大きく（即ち、ＴR＞Ｔr，ＴF
＞Ｔf）、偶数番目の反転バッファの立上がり時間と立
下がり時間との時間差の方が奇数番目の反転バッファの
時間差よりも大きくなっている（即ち、ＴR−ＴF＞Ｔr
−Ｔf）。このように、信号が遅延素子を通過するたび
に、吸収できない遅延成分（ＴR−ＴF−Ｔr＋Ｔf＞０）
が蓄積するので、デューティ劣化を十分に防止すること
ができず、後段の同期検出回路３５のラッチ回路におい
て十分なタイミングマージンが確保できず、信号誤りを
発生することがあるという問題があった。尚、図８は、
信号Ｉ0が反転バッファ３６1，３６2，…を通過するた
びにデューティ劣化が蓄積される様子を示す信号波形図
である。
【０００６】そこで、本発明は上記した従来技術の課題
を解決するためになされたもので、その目的とするとこ
ろは、デューティ劣化の少ない可変遅延回路を提供する
ことにある。
を解決するためになされたもので、その目的とするとこ
ろは、デューティ劣化の少ない可変遅延回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】請求項１に係る可変遅延
回路は、信号を遅延させる機能を持ち、直列に接続され
た多段の反転バッファと、偶数番目の反転バッファのそ
れぞれの出力端に接続されたスイッチ回路と、前記スイ
ッチ回路のいずれか一つを選択し、選択されたスイッチ
回路から前記偶数番目の反転バッファの出力端の信号に
基づく信号を出力させる選択回路とを有し、奇数番目の
反転バッファのそれぞれの出力端に接続され、前記スイ
ッチ回路と等価な負荷を持つ負荷回路を備えたことを特
徴としている。
回路は、信号を遅延させる機能を持ち、直列に接続され
た多段の反転バッファと、偶数番目の反転バッファのそ
れぞれの出力端に接続されたスイッチ回路と、前記スイ
ッチ回路のいずれか一つを選択し、選択されたスイッチ
回路から前記偶数番目の反転バッファの出力端の信号に
基づく信号を出力させる選択回路とを有し、奇数番目の
反転バッファのそれぞれの出力端に接続され、前記スイ
ッチ回路と等価な負荷を持つ負荷回路を備えたことを特
徴としている。
【０００８】また、請求項２に係る可変遅延回路は、負
荷回路を、定常的に不通状態するダミースイッチ回路で
構成したことを特徴としている。
荷回路を、定常的に不通状態するダミースイッチ回路で
構成したことを特徴としている。
【０００９】また、請求項３に係る可変遅延回路は、ス
イッチ回路がＭＯＳトランジスタを有し、負荷回路がス
イッチ回路のＭＯＳトランジスタと同じ特性を持つＭＯ
Ｓトランジスタを有し、偶数番目の反転バッファのそれ
ぞれの出力端が前記スイッチ回路のＭＯＳトランジスタ
のゲートに接続され、奇数番目の反転バッファのそれぞ
れの出力端が前記負荷回路のＭＯＳトランジスタのゲー
トに接続されていることを特徴としている。
イッチ回路がＭＯＳトランジスタを有し、負荷回路がス
イッチ回路のＭＯＳトランジスタと同じ特性を持つＭＯ
Ｓトランジスタを有し、偶数番目の反転バッファのそれ
ぞれの出力端が前記スイッチ回路のＭＯＳトランジスタ
のゲートに接続され、奇数番目の反転バッファのそれぞ
れの出力端が前記負荷回路のＭＯＳトランジスタのゲー
トに接続されていることを特徴としている。
【００１０】
【作用】請求項１に係る可変遅延回路においては、偶数
番目の反転バッファのそれぞれの出力端に接続されたス
イッチ回路と等価な負荷を持つ負荷回路を奇数番目の反
転バッファのそれぞれの出力端に接続し、全ての反転バ
ッファの出力負荷を同じにしている。
番目の反転バッファのそれぞれの出力端に接続されたス
イッチ回路と等価な負荷を持つ負荷回路を奇数番目の反
転バッファのそれぞれの出力端に接続し、全ての反転バ
ッファの出力負荷を同じにしている。
【００１１】また、請求項２に係る可変遅延回路におい
ては、負荷回路を、定常的に不通状態するダミースイッ
チ回路で構成し、電流消費をなくしている。
ては、負荷回路を、定常的に不通状態するダミースイッ
チ回路で構成し、電流消費をなくしている。
【００１２】また、請求項３に係る可変遅延回路におい
ては、偶数番目の反転バッファのそれぞれの出力端をス
イッチ回路のＭＯＳトランジスタのゲートに接続し、奇
数番目の反転バッファのそれぞれの出力端を負荷回路の
ＭＯＳトランジスタのゲートに接続し、反転バッファの
出力負荷を同じにしている。
ては、偶数番目の反転バッファのそれぞれの出力端をス
イッチ回路のＭＯＳトランジスタのゲートに接続し、奇
数番目の反転バッファのそれぞれの出力端を負荷回路の
ＭＯＳトランジスタのゲートに接続し、反転バッファの
出力負荷を同じにしている。
【００１３】
【実施例】以下に、本発明に係る可変遅延装置の実施例
を添付図面に基づいて説明する。
を添付図面に基づいて説明する。
【００１４】第１実施例 図１は、本発明の第１実施例による可変遅延回路を含む
ビット位相検出回路を示す構成図である。このビット位
相同期回路は、端子２１から入力された信号Ｉ0の位相
調整を行う可変遅延回路１と、この可変遅延回路１から
出力された信号Ｉ1と端子２２から入力されたクロック
信号ＣＬＫとの位相が所定の関係となるようにアップダ
ウンカウンタ７に判定結果信号Ｓ1を出力すると共に、
可変遅延回路１からの信号Ｉ1をクロック信号ＣＬＫに
同期したタイミングで端子２３から出力させる同期検出
回路２とを有する。
ビット位相検出回路を示す構成図である。このビット位
相同期回路は、端子２１から入力された信号Ｉ0の位相
調整を行う可変遅延回路１と、この可変遅延回路１から
出力された信号Ｉ1と端子２２から入力されたクロック
信号ＣＬＫとの位相が所定の関係となるようにアップダ
ウンカウンタ７に判定結果信号Ｓ1を出力すると共に、
可変遅延回路１からの信号Ｉ1をクロック信号ＣＬＫに
同期したタイミングで端子２３から出力させる同期検出
回路２とを有する。
【００１５】可変遅延回路１は、信号を遅延させる第１
段から第ｎ段まで（ｎは偶数）の反転バッファ３1，
…，３nを有する。反転バッファ３1，…，３nは、出力
端ｂが次の段の入力端ａに接続されるように直列接続さ
れており、第１段の反転バッファ３1の入力端ａは入力
端子２１に接続されている。また、可変遅延回路１は、
偶数番目の反転バッファ３2，３4，…，３nのそれぞれ
の出力端ｂに接続されたスイッチ回路５1，…，５
n/2と、奇数番目の反転バッファ３1，３3，…，３n-1の
それぞれの出力端ｂに接続された負荷回路６1，…，６
n/2と、スイッチ回路４1，…，４n/2のいずれか一つを
選択して信号出力状態にさせるアップダウンカウンタ回
路７とを有する。
段から第ｎ段まで（ｎは偶数）の反転バッファ３1，
…，３nを有する。反転バッファ３1，…，３nは、出力
端ｂが次の段の入力端ａに接続されるように直列接続さ
れており、第１段の反転バッファ３1の入力端ａは入力
端子２１に接続されている。また、可変遅延回路１は、
偶数番目の反転バッファ３2，３4，…，３nのそれぞれ
の出力端ｂに接続されたスイッチ回路５1，…，５
n/2と、奇数番目の反転バッファ３1，３3，…，３n-1の
それぞれの出力端ｂに接続された負荷回路６1，…，６
n/2と、スイッチ回路４1，…，４n/2のいずれか一つを
選択して信号出力状態にさせるアップダウンカウンタ回
路７とを有する。
【００１６】スイッチ回路５1，…，５n/2は、２つのＰ
ＭＯＳトランジスタＰ1及びＰ2と、２つのＮＭＯＳトラ
ンジスタＮ1及びＮ2と、インバータ回路８とを有する。
ＰＭＯＳトランジスタＰ1のドレインは電源ＶCCに接続
され、ＰＭＯＳトランジスタＰ1のソースはＰＭＯＳト
ランジスタＰ2のドレインに接続され、ＰＭＯＳトラン
ジスタＰ2のソースはＮＭＯＳトランジスタＮ1のドレイ
ンとスイッチ回路の出力端ｃに接続されている。また、
ＮＭＯＳトランジスタＮ1のソースはＮＭＯＳトランジ
スタＮ2のドレインに接続され、ＮＭＯＳトランジスタ
Ｎ2のソースは接地点ＧＮＤに接続されている。また、
ＰＭＯＳトランジスタＰ1のゲートとＮＭＯＳトランジ
スタＮ2のゲートには偶数番目の反転バッファ３2，
３4，…，３nの出力端ｂが接続され、ＰＭＯＳトランジ
スタＰ2のゲートにはインバータ回路８の出力端が接続
され、ＮＭＯＳトランジスタＮ1のゲート及びインバー
タ回路８の入力端ｄにはアップダウンカウンタ回路７の
出力端ｅ1，…，ｅn/2のいずれかが接続されている。
ＭＯＳトランジスタＰ1及びＰ2と、２つのＮＭＯＳトラ
ンジスタＮ1及びＮ2と、インバータ回路８とを有する。
ＰＭＯＳトランジスタＰ1のドレインは電源ＶCCに接続
され、ＰＭＯＳトランジスタＰ1のソースはＰＭＯＳト
ランジスタＰ2のドレインに接続され、ＰＭＯＳトラン
ジスタＰ2のソースはＮＭＯＳトランジスタＮ1のドレイ
ンとスイッチ回路の出力端ｃに接続されている。また、
ＮＭＯＳトランジスタＮ1のソースはＮＭＯＳトランジ
スタＮ2のドレインに接続され、ＮＭＯＳトランジスタ
Ｎ2のソースは接地点ＧＮＤに接続されている。また、
ＰＭＯＳトランジスタＰ1のゲートとＮＭＯＳトランジ
スタＮ2のゲートには偶数番目の反転バッファ３2，
３4，…，３nの出力端ｂが接続され、ＰＭＯＳトランジ
スタＰ2のゲートにはインバータ回路８の出力端が接続
され、ＮＭＯＳトランジスタＮ1のゲート及びインバー
タ回路８の入力端ｄにはアップダウンカウンタ回路７の
出力端ｅ1，…，ｅn/2のいずれかが接続されている。
【００１７】負荷回路６1，…，６n/2は、スイッチ回路
のＰＭＯＳトランジスタＰ1と同じ特性を持つＰＭＯＳ
トランジスタＰ3と、スイッチ回路のＮＭＯＳトランジ
スタＮ2と同じ特性を持つＮＭＯＳトランジスタＮ3とを
有する。ＰＭＯＳトランジスタＰ3のドレインは電源Ｖ
CCに接続され、ＰＭＯＳトランジスタＰ3のソースはＮ
ＭＯＳトランジスタＮ3のドレインに接続され、ＮＭＯ
ＳトランジスタＮ3のソースは接地点ＧＮＤに接続され
ている。また、ＰＭＯＳトランジスタＰ3のゲート及び
ＮＭＯＳトランジスタＮ3のゲートには奇数番目の反転
バッファ３1，３3，…，３n-1の出力端ｂが接続されて
いる。
のＰＭＯＳトランジスタＰ1と同じ特性を持つＰＭＯＳ
トランジスタＰ3と、スイッチ回路のＮＭＯＳトランジ
スタＮ2と同じ特性を持つＮＭＯＳトランジスタＮ3とを
有する。ＰＭＯＳトランジスタＰ3のドレインは電源Ｖ
CCに接続され、ＰＭＯＳトランジスタＰ3のソースはＮ
ＭＯＳトランジスタＮ3のドレインに接続され、ＮＭＯ
ＳトランジスタＮ3のソースは接地点ＧＮＤに接続され
ている。また、ＰＭＯＳトランジスタＰ3のゲート及び
ＮＭＯＳトランジスタＮ3のゲートには奇数番目の反転
バッファ３1，３3，…，３n-1の出力端ｂが接続されて
いる。
【００１８】本実施例においては、偶数番目の反転バッ
ファ３2，３4，…，３nのそれぞれの出力端ｂは、スイ
ッチ回路５1，…，５n/2のＰＭＯＳトランジスタＰ1の
ゲート及びＮＭＯＳトランジスタＮ2のゲートに接続さ
れており、同様に、奇数番目の反転バッファ３1，３3，
…，３n-1のそれぞれの出力端ｂは、負荷回路６1，…，
６n/2のＰＭＯＳトランジスタＰ3のゲート及びＮＭＯＳ
トランジスタＮ3のゲートに接続されている。このた
め、反転バッファ３1，…，３nの出力端ｂに接続される
出力負荷は、全ての反転バッファ３1，…，３nについて
同じになる。よって、奇数番目の反転バッファ３1，
３3，…，３n-1の立上がり時間ＴRDと偶数番目の反転バ
ッファ３2，３4，…，３nの立上がり時間ＴRSとは等し
く（ＴRD＝ＴR S）、奇数番目の反転バッファ３1，３3，
…，３n-1の立下がり時間ＴFDと偶数番目の反転バッフ
ァ３2，３4，…，３nの立下がり時間ＴFSとは等しく
（ＴFD＝ＴF S）なり、信号が奇数番目の反転バッファ３
1，３3，…，３n-1を通過したときに起こるデューティ
比の変化を、信号が偶数番目の反転バッファ３2，３4，
…，３nを通過することによって吸収することができ
る。図２は、可変遅延回路１における信号波形図であ
り、信号Ｉ0と、信号Ｉ0が第１段の反転バッファ３1を
通過した後の波形及び第２段の反転バッファ３2を通過
した後の波形を示している。
ファ３2，３4，…，３nのそれぞれの出力端ｂは、スイ
ッチ回路５1，…，５n/2のＰＭＯＳトランジスタＰ1の
ゲート及びＮＭＯＳトランジスタＮ2のゲートに接続さ
れており、同様に、奇数番目の反転バッファ３1，３3，
…，３n-1のそれぞれの出力端ｂは、負荷回路６1，…，
６n/2のＰＭＯＳトランジスタＰ3のゲート及びＮＭＯＳ
トランジスタＮ3のゲートに接続されている。このた
め、反転バッファ３1，…，３nの出力端ｂに接続される
出力負荷は、全ての反転バッファ３1，…，３nについて
同じになる。よって、奇数番目の反転バッファ３1，
３3，…，３n-1の立上がり時間ＴRDと偶数番目の反転バ
ッファ３2，３4，…，３nの立上がり時間ＴRSとは等し
く（ＴRD＝ＴR S）、奇数番目の反転バッファ３1，３3，
…，３n-1の立下がり時間ＴFDと偶数番目の反転バッフ
ァ３2，３4，…，３nの立下がり時間ＴFSとは等しく
（ＴFD＝ＴF S）なり、信号が奇数番目の反転バッファ３
1，３3，…，３n-1を通過したときに起こるデューティ
比の変化を、信号が偶数番目の反転バッファ３2，３4，
…，３nを通過することによって吸収することができ
る。図２は、可変遅延回路１における信号波形図であ
り、信号Ｉ0と、信号Ｉ0が第１段の反転バッファ３1を
通過した後の波形及び第２段の反転バッファ３2を通過
した後の波形を示している。
【００１９】また、同期検出回路２は、可変遅延回路１
において選択されたスイッチ回路５1，…，５n/2のいず
れかから出力された信号Ｉ1が入力され遅延された信号
Ｉ2を出力する第１の遅延素子９と、この第１の遅延素
子９からの信号Ｉ2が入力され遅延された信号Ｉ3を出力
する第２の遅延素子１０とを有する。また、同期検出回
路２は、可変遅延回路１において選択されたスイッチ回
路５1，…，５n/2のいずれかから出力された信号Ｉ1及
び端子２２からのクロック信号ＣＬＫが入力される第１
のＤＦＦ回路（Ｄフリップフロップ回路）１１と、第１
の遅延素子９から出力された信号Ｉ2及びクロック信号
ＣＬＫが入力される第２のＤＦＦ回路１２と、第２の遅
延素子１０から出力された信号Ｉ3及びクロック信号Ｃ
ＬＫが入力される第３のＤＦＦ回路１３とを有する。Ｄ
ＦＦ回路１１，１２，１３はそれぞれ、入力された信号
Ｉ1，Ｉ2，Ｉ3をクロック信号ＣＬＫにてラッチするこ
とができる。
において選択されたスイッチ回路５1，…，５n/2のいず
れかから出力された信号Ｉ1が入力され遅延された信号
Ｉ2を出力する第１の遅延素子９と、この第１の遅延素
子９からの信号Ｉ2が入力され遅延された信号Ｉ3を出力
する第２の遅延素子１０とを有する。また、同期検出回
路２は、可変遅延回路１において選択されたスイッチ回
路５1，…，５n/2のいずれかから出力された信号Ｉ1及
び端子２２からのクロック信号ＣＬＫが入力される第１
のＤＦＦ回路（Ｄフリップフロップ回路）１１と、第１
の遅延素子９から出力された信号Ｉ2及びクロック信号
ＣＬＫが入力される第２のＤＦＦ回路１２と、第２の遅
延素子１０から出力された信号Ｉ3及びクロック信号Ｃ
ＬＫが入力される第３のＤＦＦ回路１３とを有する。Ｄ
ＦＦ回路１１，１２，１３はそれぞれ、入力された信号
Ｉ1，Ｉ2，Ｉ3をクロック信号ＣＬＫにてラッチするこ
とができる。
【００２０】判定回路１４は、ＤＦＦ回路１１，１２，
１３においてラッチされた信号ｆ，ｇ，ｈを互いに比較
し、信号ｆ，ｇ，ｈとも同じ論理レベル（例えば、論理
レベル１）である場合は、アップダウンカウンタ回路７
の端子ＵＰ及びＤＯＷＮの両方に対して論理レベル０を
出力し、選択されるスイッチ回路を変更させない。
１３においてラッチされた信号ｆ，ｇ，ｈを互いに比較
し、信号ｆ，ｇ，ｈとも同じ論理レベル（例えば、論理
レベル１）である場合は、アップダウンカウンタ回路７
の端子ＵＰ及びＤＯＷＮの両方に対して論理レベル０を
出力し、選択されるスイッチ回路を変更させない。
【００２１】信号ｆ，ｇ，ｈの内、ＤＦＦ回路１１，１
２からの信号ｆ，ｇの論理レベルが同じ（例えば、論理
レベル１）であり、ＤＦＦ回路１３からの信号ｈの論理
レベルのみが異なる（例えば、論理レベル０）場合に
は、アップダウンカウンタ回路７の端子ＵＰに対して論
理レベル１を、端子ＤＯＷＮに対して論理レベル０を出
力し、選択されているスイッチ回路からの信号Ｉ1がク
ロック信号ＣＬＫに対して位相遅れを持つと判定し、選
択されるスイッチ回路をアップ方向に変更する。
２からの信号ｆ，ｇの論理レベルが同じ（例えば、論理
レベル１）であり、ＤＦＦ回路１３からの信号ｈの論理
レベルのみが異なる（例えば、論理レベル０）場合に
は、アップダウンカウンタ回路７の端子ＵＰに対して論
理レベル１を、端子ＤＯＷＮに対して論理レベル０を出
力し、選択されているスイッチ回路からの信号Ｉ1がク
ロック信号ＣＬＫに対して位相遅れを持つと判定し、選
択されるスイッチ回路をアップ方向に変更する。
【００２２】信号ｆ，ｇ，ｈの内、ＤＦＦ回路１２，１
３からの信号ｇ，ｈの論理レベルが同じ（例えば、論理
レベル１）であり、ＤＦＦ回路１１からの信号ｆの論理
レベルのみが異なる（例えば、論理レベル０）場合に
は、アップダウンカウンタ回路７の端子ＤＯＷＮに対し
て論理レベル１を、端子ＵＰに対して論理レベル０を出
力し、選択されているスイッチ回路からの信号Ｉ1がク
ロック信号ＣＬＫに対して位相進みを持つと判定し、選
択されるスイッチ回路をダウン方向に変更する。
３からの信号ｇ，ｈの論理レベルが同じ（例えば、論理
レベル１）であり、ＤＦＦ回路１１からの信号ｆの論理
レベルのみが異なる（例えば、論理レベル０）場合に
は、アップダウンカウンタ回路７の端子ＤＯＷＮに対し
て論理レベル１を、端子ＵＰに対して論理レベル０を出
力し、選択されているスイッチ回路からの信号Ｉ1がク
ロック信号ＣＬＫに対して位相進みを持つと判定し、選
択されるスイッチ回路をダウン方向に変更する。
【００２３】以上説明したように、本実施例において
は、反転バッファ３1，…，３nの出力端ｂに接続される
出力負荷は、全ての反転バッファ３1，…，３nについて
同じであるので、図２に示されるように、信号が奇数番
目の反転バッファ３1，３3，…，３n-1を通過したとき
に起こるデューティ比の変化を、信号が偶数番目の反転
バッファ３2，３4，…，３nを通過することによって吸
収することができるので、デューティ劣化は発生しな
い。このため、後段の同期検出回路の信号ラッチのタイ
ミングマージンが十分確保できる。
は、反転バッファ３1，…，３nの出力端ｂに接続される
出力負荷は、全ての反転バッファ３1，…，３nについて
同じであるので、図２に示されるように、信号が奇数番
目の反転バッファ３1，３3，…，３n-1を通過したとき
に起こるデューティ比の変化を、信号が偶数番目の反転
バッファ３2，３4，…，３nを通過することによって吸
収することができるので、デューティ劣化は発生しな
い。このため、後段の同期検出回路の信号ラッチのタイ
ミングマージンが十分確保できる。
【００２４】尚、スイッチ回路５1，…，５n/2及び負荷
回路６1，…，６n/2の構成は上記した構成のものに限ら
ず、反転バッファ３1，…，３nの出力端ｂの出力負荷が
同じになる回路構成であれば、他の回路であってもよ
い。
回路６1，…，６n/2の構成は上記した構成のものに限ら
ず、反転バッファ３1，…，３nの出力端ｂの出力負荷が
同じになる回路構成であれば、他の回路であってもよ
い。
【００２５】第２実施例 図３は、本発明の第２実施例による可変遅延回路を含む
ビット位相検出回路を示す構成図である。図３におい
て、図１と同一又は対応する構成には同一の符号を付
す。図３に示される第２実施例は、第１実施例の負荷回
路６1，…，６n/2に代えて、ダミースイッチ回路１
５1，…，１５n/2を備えた点のみが、第１実施例と相違
する。
ビット位相検出回路を示す構成図である。図３におい
て、図１と同一又は対応する構成には同一の符号を付
す。図３に示される第２実施例は、第１実施例の負荷回
路６1，…，６n/2に代えて、ダミースイッチ回路１
５1，…，１５n/2を備えた点のみが、第１実施例と相違
する。
【００２６】図３に示されるように、ダミースイッチ回
路１５1，…，１５n/2は、２つのＰＭＯＳトランジスタ
Ｐ3及びＰ4と、２つのＮＭＯＳトランジスタＮ3及びＮ4
とを有する。ＰＭＯＳトランジスタＰ3のドレインは電
源ＶCCに接続され、ＰＭＯＳトランジスタＰ3のソース
はＰＭＯＳトランジスタＰ4のドレインに接続され、Ｐ
ＭＯＳトランジスタＰ4のソースはＮＭＯＳトランジス
タＮ4のドレインに接続されている。また、ＮＭＯＳト
ランジスタＮ4のソースはＮＭＯＳトランジスタＮ3のド
レインに接続され、ＮＭＯＳトランジスタＮ3のソース
は接地点ＧＮＤに接続されている。また、ＰＭＯＳトラ
ンジスタＰ3のゲートとＮＭＯＳトランジスタＮ3のゲー
トには奇数番目の反転バッファ３1，３3，…，３n-1の
出力端ｂが接続され、ＰＭＯＳトランジスタＰ4のゲー
トには電源ＶCCが接続され、ＮＭＯＳトランジスタＮ4
のゲートには接地点ＧＮＤが接続されている。
路１５1，…，１５n/2は、２つのＰＭＯＳトランジスタ
Ｐ3及びＰ4と、２つのＮＭＯＳトランジスタＮ3及びＮ4
とを有する。ＰＭＯＳトランジスタＰ3のドレインは電
源ＶCCに接続され、ＰＭＯＳトランジスタＰ3のソース
はＰＭＯＳトランジスタＰ4のドレインに接続され、Ｐ
ＭＯＳトランジスタＰ4のソースはＮＭＯＳトランジス
タＮ4のドレインに接続されている。また、ＮＭＯＳト
ランジスタＮ4のソースはＮＭＯＳトランジスタＮ3のド
レインに接続され、ＮＭＯＳトランジスタＮ3のソース
は接地点ＧＮＤに接続されている。また、ＰＭＯＳトラ
ンジスタＰ3のゲートとＮＭＯＳトランジスタＮ3のゲー
トには奇数番目の反転バッファ３1，３3，…，３n-1の
出力端ｂが接続され、ＰＭＯＳトランジスタＰ4のゲー
トには電源ＶCCが接続され、ＮＭＯＳトランジスタＮ4
のゲートには接地点ＧＮＤが接続されている。
【００２７】以上説明したように、本実施例において
は、ＰＭＯＳトランジスタＰ4及びＮＭＯＳトランジス
タＮ3とは常時オフ状態であり、ダミースイッチ回路１
５1，…，１５n/2は定常的に不通状態であるので、消費
電力の低減を図ることができる。尚、第２実施例におい
て、上記以外の点は第１実施例と同じである。
は、ＰＭＯＳトランジスタＰ4及びＮＭＯＳトランジス
タＮ3とは常時オフ状態であり、ダミースイッチ回路１
５1，…，１５n/2は定常的に不通状態であるので、消費
電力の低減を図ることができる。尚、第２実施例におい
て、上記以外の点は第１実施例と同じである。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
奇数番目の反転バッファの出力端にスイッチ回路と等価
な入力負荷を持つ負荷回路を備えて、奇数番目の反転バ
ッファの出力時間差を偶数番目の反転バッファの出力時
間差で吸収することができるようにしたので、デューテ
ィ劣化の発生を防止することができ、よって、後段の同
期検出回路の信号ラッチのタイミングマージンが十分確
保できるという効果が得られる。
奇数番目の反転バッファの出力端にスイッチ回路と等価
な入力負荷を持つ負荷回路を備えて、奇数番目の反転バ
ッファの出力時間差を偶数番目の反転バッファの出力時
間差で吸収することができるようにしたので、デューテ
ィ劣化の発生を防止することができ、よって、後段の同
期検出回路の信号ラッチのタイミングマージンが十分確
保できるという効果が得られる。
【００２９】また、負荷回路として定常的に不通状態に
あるダミースイッチ回路を用いた場合には、消費電力の
低減を図ることができるという効果が得られる。
あるダミースイッチ回路を用いた場合には、消費電力の
低減を図ることができるという効果が得られる。
【図１】 本発明の第１実施例による可変遅延回路を含
むビット位相同期回路を示す構成図である。
むビット位相同期回路を示す構成図である。
【図２】 図１の可変遅延回路における信号波形図であ
る。
る。
【図３】 本発明の第２実施例による可変遅延回路を含
むビット位相同期回路を示す構成図である。
むビット位相同期回路を示す構成図である。
【図４】 従来の可変遅延回路を含むビット位相同期回
路を示す構成図である。
路を示す構成図である。
【図５】 図４の可変遅延回路における信号波形図であ
る。
る。
【図６】 従来の他の可変遅延回路を示す構成図であ
る。
る。
【図７】 図６の可変遅延回路における理想的な信号波
形図である。
形図である。
【図８】 図６の可変遅延回路における問題点を示す信
号波形図である。
号波形図である。
【符号の説明】 １ 可変遅延回路、 ２ 同期検出回路、 ３1，…，
３n 反転バッファ、５1，…，５n/2 スイッチ回路、
６1，…，６n/2 負荷回路、 ７ アップダウンカウ
ンタ回路、 ８ インバータ回路、 １５1，…，１５
n/2 ダミースイッチ回路。
３n 反転バッファ、５1，…，５n/2 スイッチ回路、
６1，…，６n/2 負荷回路、 ７ アップダウンカウ
ンタ回路、 ８ インバータ回路、 １５1，…，１５
n/2 ダミースイッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平４−35408（ＪＰ，Ａ) 特開 平１−117514（ＪＰ，Ａ) 特開 昭63−204813（ＪＰ，Ａ) 特開 平２−210909（ＪＰ，Ａ) 特開 平３−29411（ＪＰ，Ａ) 特開 平２−254809（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13
Claims (3)
- 【請求項１】 信号を遅延させる機能を持ち、直列に接
続された多段の反転バッファと、 偶数番目の反転バッファのそれぞれの出力端に接続され
たスイッチ回路と、 前記スイッチ回路のいずれか一つを選択し、選択された
スイッチ回路から前記偶数番目の反転バッファの出力端
の信号に基づく信号を出力させる選択回路と、 を有する可変遅延回路において、 奇数番目の反転バッファのそれぞれの出力端に接続さ
れ、前記スイッチ回路と等価な負荷を持つ負荷回路を備
えたことを特徴とする可変遅延回路。 - 【請求項２】 前記負荷回路を、定常的に不通状態する
ダミースイッチ回路で構成したことを特徴とする請求項
１記載の可変遅延回路。 - 【請求項３】 前記スイッチ回路がＭＯＳトランジスタ
を有し、前記負荷回路が前記スイッチ回路のＭＯＳトラ
ンジスタと同じ特性を持つＭＯＳトランジスタを有し、 偶数番目の反転バッファのそれぞれの出力端が前記スイ
ッチ回路のＭＯＳトランジスタのゲートに接続され、奇
数番目の反転バッファのそれぞれの出力端が前記負荷回
路のＭＯＳトランジスタのゲートに接続されていること
を特徴とする請求項１又は２のいずれかに記載の可変遅
延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07141701A JP3130764B2 (ja) | 1995-06-08 | 1995-06-08 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07141701A JP3130764B2 (ja) | 1995-06-08 | 1995-06-08 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335861A JPH08335861A (ja) | 1996-12-17 |
| JP3130764B2 true JP3130764B2 (ja) | 2001-01-31 |
Family
ID=15298197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07141701A Expired - Fee Related JP3130764B2 (ja) | 1995-06-08 | 1995-06-08 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130764B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183701A (ja) | 1998-12-18 | 2000-06-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びそのデューティ劣化防止方法 |
-
1995
- 1995-06-08 JP JP07141701A patent/JP3130764B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335861A (ja) | 1996-12-17 |
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|---|---|---|---|
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