JP3128482B2 - Method for manufacturing CMOS semiconductor device - Google Patents
Method for manufacturing CMOS semiconductor deviceInfo
- Publication number
- JP3128482B2 JP3128482B2 JP07195095A JP19509595A JP3128482B2 JP 3128482 B2 JP3128482 B2 JP 3128482B2 JP 07195095 A JP07195095 A JP 07195095A JP 19509595 A JP19509595 A JP 19509595A JP 3128482 B2 JP3128482 B2 JP 3128482B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- oxide film
- film
- substrate
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
- Y02E30/30—Nuclear fission reactors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置の製造方法において、製造工程数の削減を可能とする
技術に関する。The present invention relates to a technique for reducing the number of manufacturing steps in a method for manufacturing a CMOS semiconductor device.
【０００２】[0002]
【従来の技術】此種のＣＭＯＳ半導体装置の製造方法に
ついて、図１３乃至図２１の図面に基づき説明する。図
１３に示す５１は半導体基板で、その上にパッド酸化膜
５２及びＳｉ3Ｎ4膜５３を積層形成し、Ｎウエル形成領
域上に開口を有するレジスト膜５４を形成した後に、該
レジスト膜５４をマスクにしてＳｉ3Ｎ4膜５３及びパッ
ド酸化膜５２をエッチングした後に、該レジスト膜５４
をマスクにしてリンイオン（31Ｐ+ ）を注入してＮウエ
ル形成領域５５を形成する。2. Description of the Related Art A method of manufacturing a CMOS semiconductor device of this type will be described with reference to FIGS. A reference numeral 51 shown in FIG. 13 denotes a semiconductor substrate, on which a pad oxide film 52 and a Si3 N4 film 53 are stacked and formed, and a resist film 54 having an opening is formed on the N-well formation region. After the Si 3 N 4 film 53 and the pad oxide film 52 are etched by
Is used as a mask to implant phosphorus ions (31P +) to form an N-well formation region 55.
【０００３】次に、前記レジスト膜５４を除去し、その
後ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜５６
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５６をマス
クにして前記Ｓｉ3Ｎ4膜５３及びパッド酸化膜５２をエ
ッチングした後に、図１４に示すようにＬＯＣＯＳ酸化
膜５６をマスクにしてボロンイオン（11Ｂ+ ）を注入し
て、Ｐウエル形成領域５７を形成する。Next, the resist film 54 is removed, and then the well is oxidized to form a LOCOS oxide film 56 for forming a well.
To form Subsequently, after the Si3N4 film 53 and the pad oxide film 52 are etched using the LOCOS oxide film 56 as a mask, boron ions (11B +) are implanted using the LOCOS oxide film 56 as a mask as shown in FIG. , A P-well formation region 57 is formed.
【０００４】次に、図１５に示すように基板全面をおよ
そ１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル
拡散してＮウエル領域５８及びＰウエル領域５９を形成
する。続いて、前記基板上のＬＯＣＯＳ酸化膜５６をエ
ッチングし、図１６に示すようにその上にパッド酸化膜
６０及びＳｉ3Ｎ4膜６１を積層形成し、Ｐチャネル型及
びＮチャネル型のＭＯＳトランジスタ形成領域上に不図
示のレジスト膜を形成した後に、該レジスト膜をマスク
にしてＳｉ3Ｎ4膜６１及びパッド酸化膜６０をエッチン
グする。そして、図１７に示すようにＮウエル領域５８
上にレジスト膜６２を形成した後、ボロンイオン（11Ｂ
+ ）を注入して、Ｐウエル領域５９にチャネルストッパ
層形成領域６３を形成する。Next, as shown in FIG. 15, the whole surface of the substrate is well-diffused in an N 2 gas atmosphere at about 1150 ° C. for 4 hours to form an N-well region 58 and a P-well region 59. Subsequently, the LOCOS oxide film 56 on the substrate is etched, and a pad oxide film 60 and a Si3 N4 film 61 are formed thereon as shown in FIG. 16 to form P-channel and N-channel MOS transistor formation regions. After forming a resist film (not shown), the Si3N4 film 61 and the pad oxide film 60 are etched using the resist film as a mask. Then, as shown in FIG.
After forming a resist film 62 thereon, boron ions (11B
+) Is implanted to form a channel stopper layer formation region 63 in the P well region 59.
【０００５】次に、レジスト膜６２を除去した後に、図
１８に示すようにフィールド酸化して素子分離用のＬＯ
ＣＯＳ酸化膜６４を形成すると共に、Ｐウエル領域５９
上のＬＯＣＯＳ酸化膜６４の下方にＰ+ 型のチャネルス
トッパ層６５を形成する。続いて、該ＬＯＣＯＳ酸化膜
６４をマスクにして前記Ｓｉ3Ｎ4膜６１及びパッド酸化
膜６０をエッチングする。そして、前記基板上を熱酸化
してゲート酸化膜６６を形成した後に、図１９に示すよ
うにＮウエル領域５８上にレジスト膜６７を形成し、該
レジスト膜６７をマスクにしてボロンイオン（11Ｂ+ ）
によるＰウエル領域５９上のゲート酸化膜６６の下方に
Ｎチャネル型ＭＯＳトランジスタのしきい値電圧制御用
のイオン注入をして、チャネルインプラ層６８を形成す
る。After the resist film 62 is removed, field oxidation is performed as shown in FIG.
A COS oxide film 64 is formed and a P well region 59 is formed.
A P + type channel stopper layer 65 is formed below the upper LOCOS oxide film 64. Subsequently, the Si3N4 film 61 and the pad oxide film 60 are etched using the LOCOS oxide film 64 as a mask. Then, after a gate oxide film 66 is formed by thermally oxidizing the substrate, a resist film 67 is formed on the N well region 58 as shown in FIG. 19, and boron ions (11B +)
By ion implantation for controlling the threshold voltage of the N-channel type MOS transistor below the gate oxide film 66 on the P-well region 59, a channel implantation layer 68 is formed.
【０００６】続いて、レジスト膜６７を除去した後に、
図２０に示すようにＰウエル領域５９側をマスクするた
めのレジスト膜６９を形成して、Ｎウエル領域５８にボ
ロンイオン（11Ｂ+ ）によるＰチャネル型ＭＯＳトラン
ジスタのしきい値電圧制御用のイオン注入を行い、チャ
ネルインプラ層７０を形成する。次に、このレジスト膜
６９を除去して、基板全面にゲート電極形成用のポリシ
リコン層を形成し、不図示のレジスト膜を介して図２１
に示すようにゲート電極７１を形成する。次に、Ｎチャ
ネル型ＭＯＳトランジスタ形成領域上に不図示のレジス
ト膜を形成した後に、前記ゲート電極７１をマスクにし
て例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75
Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層７２
を形成する。Subsequently, after removing the resist film 67,
As shown in FIG. 20, a resist film 69 for masking the P-well region 59 side is formed, and ions for controlling the threshold voltage of the P-channel MOS transistor by boron ions (11B @ +) are formed in the N-well region 58. Implantation is performed to form a channel implantation layer 70. Next, the resist film 69 is removed, and a polysilicon layer for forming a gate electrode is formed on the entire surface of the substrate.
A gate electrode 71 is formed as shown in FIG. Next, after a resist film (not shown) is formed on the N-channel MOS transistor formation region, for example, phosphorus ions (31P +) or arsenic ions (75
As +) is implanted to form an N + type source / drain diffusion layer 72.
To form
【０００７】同様に、Ｐチャネル型ＭＯＳトランジスタ
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極７１をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層７３を形成してい
た。以上のようにＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各チャネルインプラ層６８、７０を形成
するために、専用のレジスト膜を２枚使用しているた
め、製造工数が多くなるという欠点があった。Similarly, after a resist film (not shown) is formed on the P channel type MOS transistor formation region, for example, boron ions (11
B +) or boron fluoride ion (49BF2 +) was implanted to form the P + type source / drain diffusion layer 73. As described above, P-channel type and N-channel type MOS
Since two dedicated resist films are used to form the channel implantation layers 68 and 70 of the transistor, the number of manufacturing steps is disadvantageous.
【０００８】また、しきい値電圧制御のマスクレス化の
ため、Ｐウエル濃度及びＮウエル濃度でしきい値電圧を
調整する方法も行われていた。しかし、この方法ではゲ
ート酸化膜厚、ゲート長に制約を受け、特定の場合にし
か使えず、しきい値電圧の設定に制限を受けた。しか
も、トランジスタの特性を低下させることもあった。Further, in order to make the threshold voltage control maskless, a method of adjusting the threshold voltage with the P-well concentration and the N-well concentration has also been used. However, this method is limited by the gate oxide film thickness and gate length, and can be used only in a specific case, and the setting of the threshold voltage is limited. In addition, the characteristics of the transistor may be degraded.
【０００９】このような技術に基づいて、例えば２種類
の厚さのゲート酸化膜を有するマルチ・オキサイド・プ
ロセスのＣＭＯＳ半導体装置を製造する場合には、４つ
のしきい値電圧を設定するため、Ｎチャネル型ＭＯＳト
ランジスタ側で２枚、Ｐチャネル型ＭＯＳトランジスタ
側で２枚、計４枚のマスク合わせ工程が必要であった。When manufacturing a CMOS semiconductor device of a multi-oxide process having gate oxide films of two different thicknesses based on such a technique, for example, four threshold voltages are set. A total of four mask alignment steps were required, two on the N-channel MOS transistor side and two on the P-channel MOS transistor side.
【００１０】そのため、マスク合わせ工数が多く、また
マスクの費用が増すことにより、コストの増大を招いて
いた。[0010] Therefore, the number of mask alignment steps is large, and the cost of the mask is increased, resulting in an increase in cost.
【００１１】[0011]
【発明が解決しようとする課題】従って、本発明は製造
工数の削減をはかると共にしきい値電圧設定を容易とす
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of manufacturing a CMOS semiconductor device which reduces the number of manufacturing steps and facilitates setting of a threshold voltage.
【００１２】[0012]
【課題を解決するための手段】そこで、本発明はＣＭＯ
Ｓ半導体基板上にＮウエル領域６及びＰウエル領域７を
形成した後に、該Ｎウエル領域６上に形成したＬＯＣＯ
Ｓ酸化膜４をマスクにしてボロンイオン（11Ｂ+ ）を注
入して第１のインプラ層８を形成する。続いて、前記Ｌ
ＯＣＯＳ酸化膜４を除去した後に、Ｐチャネル型及びＮ
チャネル型の通常レベル及び高レベルのＭＯＳトランジ
スタ形成領域上にパッド酸化膜９及びＳｉ3Ｎ4膜１０を
形成する。そして、Ｎウエル領域６上及びＰウエル領域
７上の高レベルのＭＯＳトランジスタ形成領域上のパッ
ド酸化膜９及びＳｉ3Ｎ4膜１０を覆うように形成したレ
ジスト膜１１及びＰウエル領域７上の通常レベルのＭＯ
Ｓトランジスタ形成領域上のパッド酸化膜９及びＳｉ3
Ｎ4膜１０をマスクにしてチャネルストッパ層用のボロ
ンイオン（11Ｂ+ ）を注入した後に、同様に前記レジス
ト膜１１をマスクにして第２のインプラ層１３用のボロ
ンイオン（11Ｂ+ ）を前記注入工程時より深く注入する
と共にＰウエル領域７上の通常レベルのＭＯＳトランジ
スタ形成領域上のパッド酸化膜９及びＳｉ3Ｎ4膜１０を
貫通して該領域下方にも注入する。SUMMARY OF THE INVENTION Accordingly, the present invention provides a CMO
After forming the N well region 6 and the P well region 7 on the S semiconductor substrate, the LOCO region formed on the N well region 6 is formed.
Using the S oxide film 4 as a mask, boron ions (11B +) are implanted to form a first implanted layer 8. Subsequently, the L
After the OCOS oxide film 4 is removed, the P channel type and N
A pad oxide film 9 and a Si3N4 film 10 are formed on the channel type normal level and high level MOS transistor formation regions. Then, a resist film 11 formed so as to cover the pad oxide film 9 and the Si3 N4 film 10 on the high-level MOS transistor formation region on the N-well region 6 and the P-well region 7 and a normal level on the P-well region 7 are formed. MO
Pad oxide film 9 on Si transistor formation region and Si3
After implanting boron ions (11B +) for the channel stopper layer using the N4 film 10 as a mask, the boron ions (11B +) for the second implant layer 13 are similarly implanted using the resist film 11 as a mask. It is implanted deeper than during the process, and is also implanted below the P-well region 7 through the pad oxide film 9 and the Si3 N4 film 10 on the normal level MOS transistor formation region.
【００１３】次に、前記レジスト膜１１を除去した後に
基板をフィールド酸化して素子分離用のＬＯＣＯＳ酸化
膜１４及びチャネルストッパ層１５を形成した後に、前
記ＬＯＣＯＳ酸化膜１４をマスクにして前記パッド酸化
膜９及びＳｉ3Ｎ4膜１０をエッチングした後に基板上を
熱酸化して第１のゲート酸化膜１６を形成する。続い
て、前記Ｎウエル６及びＰウエル７上の各通常レベルの
ＭＯＳトランジスタ形成領域上にのみ開口を有するレジ
スト膜１７をマスクにして基板全面にチャネルインプラ
層１８用のボロンイオン（11Ｂ+ ）を注入した後に、前
記レジスト膜１７をマスクにしてＮウエル６及びＰウエ
ル７上の各通常レベルのＭＯＳトランジスタ形成領域上
のゲート酸化膜をエッチングし、前記レジスト膜１７を
除去した後に基板全面を再度熱酸化して前記Ｎウエル６
及びＰウエル７上にそれぞれ膜厚の異なる第２のゲート
酸化膜１９を形成する。Next, after removing the resist film 11, the substrate is field-oxidized to form a LOCOS oxide film 14 for element isolation and a channel stopper layer 15, and then the pad oxidation is performed using the LOCOS oxide film 14 as a mask. After etching the film 9 and the Si3N4 film 10, the substrate is thermally oxidized to form a first gate oxide film 16. Subsequently, boron ions (11B +) for the channel implantation layer 18 are formed on the entire surface of the substrate using the resist film 17 having an opening only on each of the normal level MOS transistor formation regions on the N well 6 and the P well 7 as a mask. After the implantation, using the resist film 17 as a mask, the gate oxide film on each of the normal level MOS transistor formation regions on the N-well 6 and the P-well 7 is etched. Thermally oxidize the N-well 6
And a second gate oxide film 19 having a different thickness is formed on the P well 7 and the P well 7, respectively.
【００１４】そして、前記Ｎウエル６及びＰウエル７上
にそれぞれ通常レベル及び高レベルのＭＯＳトランジス
タを形成する工程とから、それぞれのしきい値電圧を調
整するものである。The step of forming the normal level and the high level MOS transistors on the N well 6 and the P well 7, respectively, adjusts the respective threshold voltages.
【００１５】[0015]
【発明の実施の形態】本発明の２種類の厚さのゲート酸
化膜を有するマルチ・オキサイド・プロセスによるＣＭ
ＯＳ半導体装置の製造方法について、図１乃至図１２の
図面に基づき説明する。図１に示す１は半導体基板で、
Ｎウエル形成領域上に開口を有するレジスト膜２を形成
した後に、該レジスト膜２をマスクにして例えばリンイ
オン（31Ｐ+ ）をおよそ加速電圧１６０ＫｅＶ、注入量
５．０Ｅ１２乃至１．０Ｅ１３／ｃｍ2（尚、例えば
５．０Ｅ１２は５．０掛ける１０の１２乗の意である。
以下、同様である。）注入してＮウエル形成領域３を形
成する。尚、Ｎ型半導体基板を使用して、その基板濃度
をそのまま使用する場合には、前記Ｎウエル形成用のイ
オン注入は必要としないので、該イオン注入工程は省略
できる。DETAILED DESCRIPTION OF THE INVENTION A multi-oxide process CM having two types of gate oxide films according to the present invention.
A method for manufacturing an OS semiconductor device will be described with reference to FIGS. 1 shown in FIG. 1 is a semiconductor substrate,
After a resist film 2 having an opening is formed on the N-well formation region, for example, phosphorus ions (31P +) are implanted at an acceleration voltage of about 160 KeV and an implantation amount of 5.0E12 to 1.0E13/cm@2 using the resist film 2 as a mask. For example, 5.0E12 means 5.0 times 10 to the 12th power.
Hereinafter, the same applies. Inject) to form an N-well formation region 3. When an N-type semiconductor substrate is used and its substrate concentration is used as it is, the ion implantation for forming the N-well is not required, so that the ion implantation step can be omitted.
【００１６】次に、前記レジスト膜２を除去し、その後
ウエル酸化して図２に示すようにウエル形成用のＬＯＣ
ＯＳ酸化膜４を形成する。続いて、前記ＬＯＣＯＳ酸化
膜４をマスクにして例えばボロンイオン（11Ｂ+ ）をお
よそ加速電圧８０ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2
注入して、Ｐウエル形成領域５を形成する。尚、Ｐ型半
導体基板を使用して、その基板濃度をそのまま使用する
場合には、前記Ｐウエル形成用のイオン注入は必要とし
ないので、該イオン注入工程は省略できる。Next, the resist film 2 is removed, and then the well is oxidized to form a LOC for forming a well as shown in FIG.
An OS oxide film 4 is formed. Subsequently, using the LOCOS oxide film 4 as a mask, for example, boron ions (11B +) are implanted at an acceleration voltage of about 80 KeV and a dose of 4.0E12/cm@2.
By implantation, a P-well formation region 5 is formed. In the case where a P-type semiconductor substrate is used and the substrate concentration is used as it is, the ion implantation step for forming the P-well is not required, so that the ion implantation step can be omitted.
【００１７】次に、図３に示すように基板全面をおよそ
１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル拡
散してＮウエル領域６及びＰウエル領域７を形成する。
続いて、図４に示すように該ＬＯＣＯＳ酸化膜４をマス
クにして例えばボロンイオン（11Ｂ+ ）をおよそ加速電
圧８０乃至１００ＫｅＶで、あるいはフッ化ボロンイオ
ン（49ＢＦ2+）をおよそ加速電圧１６０ＫｅＶで、注入
量１．０Ｅ１２乃至３．０Ｅ１２／ｃｍ2 注入して、Ｐ
ウエル領域９の底部に第１のインプラ層８を形成する。Next, as shown in FIG. 3, the N well region 6 and the P well region 7 are formed by well diffusion over the entire surface of the substrate in an N 2 gas atmosphere at about 1150 ° C. for 4 hours.
Then, as shown in FIG. 4, using the LOCOS oxide film 4 as a mask, for example, boron ions (11B +) are implanted at an acceleration voltage of about 80 to 100 KeV, or boron fluoride ions (49BF2 +) are implanted at an acceleration voltage of about 160 KeV. A dose of 1.0E12 to 3.0E12 / cm2 is injected, and P
The first implant layer 8 is formed at the bottom of the well region 9.
【００１８】続いて、前記基板上のＬＯＣＯＳ酸化膜４
をエッチングし、その上にパッド酸化膜９及びＳｉ3Ｎ4
膜１０を積層形成し、Ｐチャネル型及びＮチャネル型の
ＭＯＳトランジスタ形成領域上に不図示のレジスト膜を
形成した後に、該レジスト膜をマスクにしてＳｉ3Ｎ4膜
１０及びパッド酸化膜９をエッチングする（図５参
照）。そして、図６に示すように後工程でＰウエル領域
７上に形成するＬＯＣＯＳ酸化膜１４形成領域上にのみ
開口を有するレジスト膜１１を基板全面に形成した後、
例えばボロンイオン（11Ｂ+ ）をおよそ加速電圧３０乃
至４０ＫｅＶ、注入量５．０Ｅ１３／ｃｍ2 注入して、
基板上のＰウエル領域７にチャネルストッパ層形成領域
１２を形成する。続いて、レジスト膜１１を介してボロ
ンイオン（11Ｂ+ ）を前記注入より深く、しかもレジス
ト膜１１で覆われていないＳｉ3Ｎ4膜１０及びパッド酸
化膜９を貫通するように前記条件より高い加速電圧、例
えばおよそ加速電圧８０乃至１００ＫｅＶ、注入量１．
０Ｅ１２乃至３．０Ｅ１２／ｃｍ2 注入して、Ｐウエル
領域９に第２のインプラ層１３を形成する。尚、該第２
のインプラ層１３は必要としない場合が多く、要求され
るデバイスの種類によって使い分けることにより、しき
い値電圧制御の自由度が増大する。Subsequently, the LOCOS oxide film 4 on the substrate
Is etched, and a pad oxide film 9 and Si3 N4 are formed thereon.
After laminating the film 10 and forming a resist film (not shown) on the P-channel type and N-channel type MOS transistor formation regions, the Si3N4 film 10 and the pad oxide film 9 are etched using the resist film as a mask ( (See FIG. 5). Then, as shown in FIG. 6, after forming a resist film 11 having an opening only on the LOCOS oxide film 14 forming region formed on the P well region 7 in a later step, the entire surface of the substrate is formed.
For example, boron ions (11B +) are implanted at an acceleration voltage of about 30 to 40 KeV and an implantation amount of 5.0E13/cm@2.
A channel stopper layer forming region 12 is formed in the P well region 7 on the substrate. Subsequently, an acceleration voltage higher than the above condition is set so that boron ions (11B +) are deeper than the above implantation through the resist film 11 and penetrate through the Si3N4 film 10 and the pad oxide film 9 which are not covered with the resist film 11. For example, an acceleration voltage of about 80 to 100 KeV and an injection amount of 1.
By implanting 0E12 to 3.0E12 / cm 2, a second implantation layer 13 is formed in the P-well region 9. The second
In many cases, the implantation layer 13 is not required, and the degree of freedom in controlling the threshold voltage increases by properly using the implantation layer 13 depending on the type of device required.
【００１９】次に、レジスト膜１１を除去した後に、図
７に示すようにフィールド酸化して素子分離用のＬＯＣ
ＯＳ酸化膜１４を形成すると共に、Ｐウエル領域７上の
ＬＯＣＯＳ酸化膜１４の下方にＰ+ 型のチャネルストッ
パ層１５を形成する。尚、前記注入された第１及び第２
のインプラ層８、１３は拡散される。続いて、該ＬＯＣ
ＯＳ酸化膜１４をマスクにして前記Ｓｉ3Ｎ4膜１０及び
パッド酸化膜９をエッチングする。そして、図８に示す
ように前記基板上を熱酸化しておよそ４００乃至１００
０Åの膜厚のゲート酸化膜１６を形成する。Next, after the resist film 11 is removed, field oxidation is performed as shown in FIG.
At the same time as forming the OS oxide film 14, a P + type channel stopper layer 15 is formed below the LOCOS oxide film 14 on the P well region 7. It should be noted that the injected first and second
Are diffused. Then, the LOC
The Si3N4 film 10 and the pad oxide film 9 are etched using the OS oxide film 14 as a mask. Then, as shown in FIG. 8, the substrate is thermally oxidized to about 400 to 100
A gate oxide film 16 having a thickness of 0 ° is formed.
【００２０】次に、図９に示すように後工程でＮウエル
及びＰウエル６、７上に形成される通常レベルと高レベ
ルのＭＯＳトランジスタのうちの通常レベルのＭＯＳト
ランジスタ形成領域上にのみ開口を有するレジスト膜１
７を形成し、該レジスト膜１７をマスクにして例えばボ
ロンイオン（11Ｂ+ ）をおよそ加速電圧２０乃至３５Ｋ
ｅＶ、注入量５．０Ｅ１１乃至１．５Ｅ１２／ｃｍ2 注
入して、前述したＮウエル領域６及びＰウエル領域７上
の通常レベルのＭＯＳトランジスタ形成領域下にチャネ
ルインプラ層１８を形成する。Next, as shown in FIG. 9, openings are formed only on the normal level MOS transistor forming regions of the normal level and the high level MOS transistors formed on the N well and the P wells 6 and 7 in a later step. Resist film 1 having
Then, using the resist film 17 as a mask, for example, boron ions (11B +) are applied at an acceleration voltage of about 20 to 35K.
The channel implantation layer 18 is formed under the normal level MOS transistor formation region on the N well region 6 and the P well region 7 by eV implantation at a dose of 5.0E11 to 1.5E12 / cm2.
【００２１】続いて、前記レジスト膜１７をマスクにし
て、図１０に示すように前記通常レベルのＭＯＳトラン
ジスタ形成領域上のゲート酸化膜１６をエッチングした
後に、再度基板上を熱酸化して図１１に示すようにゲー
ト酸化膜１９を形成する。尚、当該通常レベルのＭＯＳ
トランジスタ形成領域上のゲート酸化膜１９の膜厚はお
よそ１５０乃至３００Åで、高レベルのＭＯＳトランジ
スタ形成領域上のゲート酸化膜１９の膜厚はおよそ４５
０乃至１２００Åとなる。また、ゲート酸化膜１９を形
成した後に、ＬＯＣＯＳ酸化膜１４をマスクにして例え
ばボロンイオン（11Ｂ+ ）を注入することにより、更に
しきい値電圧制御の自由度が増大し、かつ、しきい値電
圧の微調整がはかれる。Subsequently, using the resist film 17 as a mask, the gate oxide film 16 on the normal level MOS transistor formation region is etched as shown in FIG. 10, and then the substrate is thermally oxidized again as shown in FIG. A gate oxide film 19 is formed as shown in FIG. Note that the normal level MOS
The thickness of the gate oxide film 19 on the transistor formation region is approximately 150 to 300 °, and the thickness of the gate oxide film 19 on the high-level MOS transistor formation region is approximately 45 °.
0 to 1200 °. After the gate oxide film 19 is formed, boron ions (11B +) are implanted, for example, using the LOCOS oxide film 14 as a mask, so that the degree of freedom in controlling the threshold voltage is further increased. The voltage is finely adjusted.
【００２２】次に、基板全面にゲート電極形成用のポリ
シリコン層を形成し、不図示のレジスト膜を介して図１
２に示すようにゲート電極２０を形成する。続いて、図
１２に示すようにＮチャネル型の高レベルのＭＯＳトラ
ンジスタ用のＬＮ拡散層２１、Ｐチャネル型の高レベル
のＭＯＳトランジスタ用のＬＰ拡散層２２を形成し、続
いてＮ+ 拡散層２３、Ｐ+ 拡散層２４を順時形成する。
これにより、Ｎウエル及びＰウエル６、７上に２種類の
膜厚のゲート酸化膜１９を有するＣＭＯＳ半導体装置が
形成される。Next, a polysilicon layer for forming a gate electrode is formed on the entire surface of the substrate, and a resist film (not shown) is used as shown in FIG.
2, a gate electrode 20 is formed. Subsequently, as shown in FIG. 12, an LN diffusion layer 21 for an N-channel type high-level MOS transistor and an LP diffusion layer 22 for a P-channel type high-level MOS transistor are formed. 23, a P + diffusion layer 24 is sequentially formed.
Thus, a CMOS semiconductor device having two types of gate oxide films 19 on the N well and the P wells 6 and 7 is formed.
【００２３】以上のように本発明では、通常レベルと高
レベルの２種類のＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各しきい値電圧を設定するために、通常
レベルのＮチャネル型ＭＯＳトランジスタはＰウエル形
成用のイオン注入（Ｐ型基板を使用する際は省略でき
る。）と第１のインプラ層８と第２のインプラ層１３と
チャネルインプラ層１８形成用のイオン注入工程によ
り、高レベルのＮチャネル型ＭＯＳトランジスタは前述
したＰウエル形成用のイオン注入（Ｐ型基板を使用する
際は省略できる。）と第１のインプラ層８形成用のイオ
ン注入工程により、また通常レベルのＰチャネル型ＭＯ
ＳトランジスタはＮウエル形成用のイオン注入（Ｎ型基
板を使用する際は省略できる。）とチャネルインプラ層
１８形成用のイオン注入工程により、そして高レベルの
Ｐチャネル型ＭＯＳトランジスタはＮウエル形成用のイ
オン注入（Ｐ型基板を使用する際は省略できる。）工程
により、それぞれしきい値電圧を設定することができ、
従来のように４枚の専用のレジスト膜を使用することが
なく、４つのしきい値電圧を自由自在に設定することが
できる。As described above, according to the present invention, two types of P-channel type and N-channel type MOSs of a normal level and a high level are provided.
In order to set each threshold voltage of the transistor, the N-channel type MOS transistor of the normal level is formed by ion implantation for forming a P-well (this can be omitted when a P-type substrate is used), the first implantation layer 8 and Due to the ion implantation process for forming the second implantation layer 13 and the channel implantation layer 18, the high-level N-channel MOS transistor is implanted for the P-well formation described above (this can be omitted when a P-type substrate is used). And an ion implantation process for forming the first implant layer 8, and a P-channel type MO having a normal level
The S-transistor is formed by ion implantation for forming an N-well (which can be omitted when an N-type substrate is used) and the ion-implantation step for forming a channel implantation layer 18, and the high-level P-channel MOS transistor is formed by using an N-well. The threshold voltage can be set by the ion implantation process (which can be omitted when a P-type substrate is used).
The four threshold voltages can be freely set without using four dedicated resist films as in the related art.
【００２４】[0024]
【発明の効果】以上、本発明のＣＭＯＳ半導体装置の製
造方法によれば、２種類の厚さのゲート酸化膜を有する
Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタの各
しきい値電圧を設定するために、４枚の専用のレジスト
膜を使用することなく、４つのしきい値電圧を自由自在
に設定することができ、プロセスフローがシンプルにな
り、およそ２乃至３割のマスク工数の削減がはかれると
共にスループットの向上がはかれる。As described above, according to the method of manufacturing the CMOS semiconductor device of the present invention, the threshold voltages of the P-channel type and N-channel type MOS transistors having the gate oxide films of two different thicknesses are set. In addition, four threshold voltages can be freely set without using four dedicated resist films, thereby simplifying the process flow and reducing the mask man-hour by about 20 to 30%. At the same time, throughput is improved.
【００２５】また、従来のＰウエル濃度及びＮウエル濃
度でしきい値電圧を調整する方法に比して、ゲート酸化
膜厚やウエル濃度に制約を受けることがなく、トランジ
スタ特性の低下も起こさないので、どのようなＣＭＯＳ
半導体装置にも対応できる。Further, as compared with the conventional method of adjusting the threshold voltage with the P-well concentration and the N-well concentration, the gate oxide film thickness and the well concentration are not restricted and the transistor characteristics do not deteriorate. So what CMOS
It can also be applied to semiconductor devices.
【図１】本発明のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。FIG. 1 is a first sectional view illustrating a method for manufacturing a CMOS semiconductor device of the present invention.
【図２】本発明のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。FIG. 2 is a second cross-sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention.
【図３】本発明のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。FIG. 3 is a third sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention;
【図４】本発明のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。FIG. 4 is a fourth sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention;
【図５】本発明のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。FIG. 5 is a fifth sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention.
【図６】本発明のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。FIG. 6 is a sixth sectional view illustrating the method for manufacturing the CMOS semiconductor device according to the present invention;
【図７】本発明のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。FIG. 7 is a seventh sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention;
【図８】本発明のＣＭＯＳ半導体装置の製造方法を示す
第８の断面図である。FIG. 8 is an eighth sectional view showing the method for manufacturing the CMOS semiconductor device according to the present invention;
【図９】本発明のＣＭＯＳ半導体装置の製造方法を示す
第９の断面図である。FIG. 9 is a ninth cross-sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention.
【図１０】本発明のＣＭＯＳ半導体装置の製造方法を示
す第１０の断面図である。FIG. 10 is a tenth cross-sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention;
【図１１】本発明のＣＭＯＳ半導体装置の製造方法を示
す第１１の断面図である。FIG. 11 is an eleventh sectional view showing the method for manufacturing the CMOS semiconductor device of the present invention.
【図１２】本発明のＣＭＯＳ半導体装置の製造方法を示
す第１２の断面図である。FIG. 12 is a twelfth cross-sectional view illustrating the method for manufacturing the CMOS semiconductor device of the present invention;
【図１３】従来のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。FIG. 13 is a first cross-sectional view illustrating a method for manufacturing a conventional CMOS semiconductor device.
【図１４】従来のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。FIG. 14 is a second cross-sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
【図１５】従来のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。FIG. 15 is a third cross-sectional view showing a conventional method for manufacturing a CMOS semiconductor device.
【図１６】従来のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。FIG. 16 is a fourth cross-sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
【図１７】従来のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。FIG. 17 is a fifth cross-sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
【図１８】従来のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。FIG. 18 is a sixth sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
【図１９】従来のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。FIG. 19 is a seventh sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
【図２０】従来のＣＭＯＳ半導体装置の製造方法を示す
第８の断面図である。FIG. 20 is an eighth cross-sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
【図２１】従来のＣＭＯＳ半導体装置の製造方法を示す
第９の断面図である。FIG. 21 is a ninth cross-sectional view illustrating the method of manufacturing the conventional CMOS semiconductor device.
Claims (3)
領域上に形成したＬＯＣＯＳ酸化膜をマスクにして該基
板内に第１のインプラ層用の一導電型の不純物を注入す
る工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に通常レベル
及び高レベルの一導電型及び逆導電型のＭＯＳトランジ
スタ形成領域上にパッド酸化膜及びＳｉ3Ｎ4膜を形成す
る工程と、 逆導電型ウエル領域全面並びに基板上の高レベルのＭＯ
Ｓトランジスタ形成領域上のパッド酸化膜及びＳｉ3Ｎ4
膜を覆うように形成したレジスト膜をマスクにして第２
のインプラ層用の一導電型の不純物を注入すると共に前
記基板上の通常レベルのＭＯＳトランジスタ形成領域下
方にもパッド酸化膜及びＳｉ3Ｎ4膜を貫通して浅く注入
する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記基板上のパッ
ド酸化膜及びＳｉ3Ｎ4膜をエッチングした後に熱酸化し
て第１のゲート酸化膜を形成する工程と、 前記基板上の通常レベルのＭＯＳトランジスタ形成領域
上及び逆導電型ウエル領域上の通常レベルのＭＯＳトラ
ンジスタ形成領域上にのみ開口を有するレジスト膜をマ
スクにして基板全面にチャネルインプラ層用の一導電型
の不純物を注入する工程と、 前記レジスト膜をマスクにして前記各通常レベルのＭＯ
Ｓトランジスタ形成領域上のゲート酸化膜をエッチング
する工程と、 前記レジスト膜を除去した後に基板全面を熱酸化してト
ランジスタ形成領域上にそれぞれ膜厚の異なる第２のゲ
ート酸化膜を形成する工程と、 前記基板上及び逆導電型ウエル領域上にそれぞれ通常レ
ベル及び高レベルのＭＯＳトランジスタを形成する工程
とを有することを特徴とするＣＭＯＳ半導体装置の製造
方法。A step of implanting one conductivity type impurity for a first implant layer into the one conductivity type semiconductor substrate using the LOCOS oxide film formed on the opposite conductivity type well region on the one conductivity type semiconductor substrate as a mask; Forming a pad oxide film and a Si3N4 film on a normal level and high level one conductivity type and reverse conductivity type MOS transistor formation region after etching the LOCOS oxide film; High level MO
Pad oxide film on Si transistor formation region and Si3 N4
Using the resist film formed so as to cover the film as a mask, the second
Implanting one conductivity type impurity for the implantation layer and shallowly implant it below the normal level MOS transistor formation region on the substrate by penetrating the pad oxide film and the Si3N4 film, and removing the resist film. process and, package on the substrate by the LOCOS oxide film as a mask to the substrate and field oxide to form a LOCOS oxide film for element isolation after
Forming a first gate oxide film by etching the silicon oxide film and the Si3N4 film and then thermally oxidizing the first gate oxide film; and forming a normal level MOS transistor on the normal level MOS transistor formation region and the reverse conductivity type well region on the substrate. Using a resist film having an opening only on the transistor formation region as a mask to inject impurities of one conductivity type for a channel implantation layer over the entire surface of the substrate;
Etching a gate oxide film on the S-transistor formation region; and thermally oxidizing the entire substrate after removing the resist film to form second gate oxide films having different thicknesses on the transistor formation region. Forming a normal level and a high level MOS transistor on the substrate and on the reverse conductivity type well region, respectively.
膜をマスクにして逆導電型ウエル内に第１のインプラ層
用の逆導電型の不純物を注入する工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に通常レベル
及び高レベルの一導電型及び逆導電型のＭＯＳトランジ
スタ形成領域上にパッド酸化膜及びＳｉ3Ｎ4膜を形成す
る工程と、 一導電型基板上並びに逆導電型ウエル領域の高レベルの
ＭＯＳトランジスタ形成領域上のパッド酸化膜及びＳｉ
3Ｎ4膜を覆うように形成したレジスト膜をマスクにして
第２のインプラ層用の逆導電型の不純物を注入すると共
に前記逆導電型ウエル領域上の通常レベルのＭＯＳトラ
ンジスタ形成領域下方にもパッド酸化膜及びＳｉ3Ｎ4膜
を貫通して浅く注入する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記基板上のパッ
ド酸化膜及びＳｉ3Ｎ4膜をエッチングした後に熱酸化し
て第１のゲート酸化膜を形成する工程と、 前記基板上の通常レベルのＭＯＳトランジスタ形成領域
上及び逆導電型ウエル領域上の通常レベルのＭＯＳトラ
ンジスタ形成領域上にのみ開口を有するレジスト膜をマ
スクにして基板全面にチャネルインプラ層用の逆導電型
の不純物を注入する工程と、 前記レジスト膜をマスクにして前記各通常レベルのＭＯ
Ｓトランジスタ形成領域上のゲート酸化膜をエッチング
する工程と、 前記レジスト膜を除去した後に基板全面を熱酸化してト
ランジスタ形成領域上にそれぞれ膜厚の異なる第２のゲ
ート酸化膜を形成する工程と、 前記基板上及び逆導電型ウエル領域上にそれぞれ通常レ
ベル及び高レベルのＭＯＳトランジスタを形成する工程
とを有することを特徴とするＣＭＯＳ半導体装置の製造
方法。2. A step of implanting an impurity of the opposite conductivity type for the first implantation layer into the well of the opposite conductivity type using the LOCOS oxide film on the semiconductor substrate of one conductivity type as a mask, and etching the LOCOS oxide film. Forming a pad oxide film and a Si3N4 film on a normal-level and high-level one-conductivity-type and reverse-conductivity-type MOS transistor formation region; and a high-level MOS transistor on the one-conductivity-type substrate and the reverse-conductivity-type well region. Pad oxide film on the formation region and Si
Using a resist film formed so as to cover the 3N4 film as a mask, impurities of the opposite conductivity type for the second implantation layer are implanted, and pad oxidation is also performed below the normal level MOS transistor formation region on the opposite conductivity type well region. A shallow implantation through the film and the Si3N4 film; a step of field-oxidizing the substrate after removing the resist film to form a LOCOS oxide film for element isolation; and the substrate using the LOCOS oxide film as a mask. package of the above
Forming a first gate oxide film by etching the silicon oxide film and the Si3N4 film and then thermally oxidizing the first gate oxide film; and forming a normal level MOS transistor on the normal level MOS transistor formation region and the reverse conductivity type well region on the substrate. Implanting an impurity of the opposite conductivity type for the channel implantation layer over the entire surface of the substrate using a resist film having an opening only on the transistor formation region as a mask;
Etching a gate oxide film on the S-transistor formation region; and thermally oxidizing the entire substrate after removing the resist film to form second gate oxide films having different thicknesses on the transistor formation region. Forming a normal level and a high level MOS transistor on the substrate and on the reverse conductivity type well region, respectively.
エル領域を形成する工程と、 前記逆導電型ウエル領域上に形成したＬＯＣＯＳ酸化膜
をマスクにして一導電型ウエル領域内に第１のインプラ
層用の一導電型の不純物を注入する工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に通常レベル
及び高レベルの一導電型及び逆導電型のＭＯＳトランジ
スタ形成領域上にパッド酸化膜及びＳｉ3Ｎ4膜を形成す
る工程と、 逆導電型ウエル領域全面並びに一導電型ウエル領域上の
高レベルのＭＯＳトランジスタ形成領域上のパッド酸化
膜及びＳｉ3Ｎ4膜を覆うように形成したレジスト膜及び
一導電型ウエル領域上の通常レベルのＭＯＳトランジス
タ形成領域上のパッド酸化膜及びＳｉ3Ｎ4膜をマスクに
してチャネルストッパ層用の一導電型の不純物を注入す
る工程と、 前記レジスト膜をマスクにして第２のインプラ層用の一
導電型の不純物を前記注入工程時より深く注入すると共
に一導電型ウエル領域上の通常レベルのＭＯＳトランジ
スタ形成領域上のパッド酸化膜及びＳｉ3Ｎ4膜を貫通し
て該領域下方にも注入する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記一導電型及び
逆導電型のＭＯＳトランジスタ形成領域上のパッド酸化
膜及びＳｉ3Ｎ4膜をエッチングした後に基板上を熱酸化
して第１のゲート酸化膜を形成する工程と、 前記一導電型及び逆導電型ウエル領域上の各通常レベル
のＭＯＳトランジスタ形成領域上にのみ開口を有するレ
ジスト膜をマスクにして基板全面にチャネルインプラ層
用の一導電型の不純物を注入する工程と、 前記レジスト膜をマスクにして一導電型及び逆導電型ウ
エル領域上の各通常レベルのＭＯＳトランジスタ形成領
域上のゲート酸化膜をエッチングする工程と、 前記レジスト膜を除去した後に基板全面を再度熱酸化し
て前記一導電型及び逆導電型ウエル領域上にそれぞれ膜
厚の異なる第２のゲート酸化膜を形成する工程と、 前記基板上に一導電型及び逆導電型ウエル領域上にそれ
ぞれ通常レベル及び高レベルのＭＯＳトランジスタを形
成する工程とを有することを特徴とするＣＭＯＳ半導体
装置の製造方法。Forming a first conductivity type well region on the semiconductor substrate and a first conductivity type well region on the semiconductor substrate; and forming a first conductivity type well region in the one conductivity type well region using the LOCOS oxide film formed on the opposite conductivity type well region as a mask. Implanting one conductivity type impurity for an implantation layer, and, after etching the LOCOS oxide film, a pad oxide film and a Si3N4 film on a normal level and high level one conductivity type and reverse conductivity type MOS transistor formation region. Forming a resist film and an overlying one-conductivity-type well region over the entire surface of the reverse-conductivity-type well region and a pad oxide film and a Si3N4 film over a high-level MOS transistor formation region on the one-conductivity-type well region. Of one conductivity type for a channel stopper layer using the pad oxide film and the Si3N4 film on the normal level MOS transistor formation region as a mask. Implanting one conductivity type impurity for the second implantation layer deeper than in the implantation step using the resist film as a mask, and at the normal level MOS transistor formation region on the one conductivity type well region. Implanting also below the region through the pad oxide film and the Si3N4 film, forming the LOCOS oxide film for element isolation by removing the resist film and field-oxidizing the substrate, Pad oxidation on the one-conductivity-type and reverse-conductivity-type MOS transistor formation regions using the film as a mask
Forming a first gate oxide film by thermally oxidizing the substrate after etching the film and the Si3N4 film; and forming the first gate oxide film only on each normal level MOS transistor formation region on the one conductivity type and reverse conductivity type well regions. Using a resist film having an opening as a mask, injecting one conductivity type impurity for the channel implantation layer into the entire surface of the substrate; and using the resist film as a mask, each normal level on the one conductivity type and the opposite conductivity type well region. A step of etching a gate oxide film on the MOS transistor formation region; and, after removing the resist film, thermally oxidizing the entire surface of the substrate again to form a second film having a different thickness on the one conductivity type and the opposite conductivity type well regions. Forming a gate oxide film; and forming normal-level and high-level MOS transistors on the one conductivity type and the opposite conductivity type well regions on the substrate, respectively. Method of manufacturing a CMOS semiconductor device characterized by a step of forming.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195095A JP3128482B2 (en) | 1995-07-31 | 1995-07-31 | Method for manufacturing CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195095A JP3128482B2 (en) | 1995-07-31 | 1995-07-31 | Method for manufacturing CMOS semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945792A JPH0945792A (en) | 1997-02-14 |
| JP3128482B2 true JP3128482B2 (en) | 2001-01-29 |
Family
ID=16335450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07195095A Expired - Fee Related JP3128482B2 (en) | 1995-07-31 | 1995-07-31 | Method for manufacturing CMOS semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128482B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693331B2 (en) * | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| WO2004093192A1 (en) | 2003-04-10 | 2004-10-28 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| KR100793672B1 (en) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | Semiconductor device and its manufacturing method |
-
1995
- 1995-07-31 JP JP07195095A patent/JP3128482B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945792A (en) | 1997-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4558508A (en) | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step | |
| US4435895A (en) | Process for forming complementary integrated circuit devices | |
| JP2851753B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5693505A (en) | Method of fabricating a semiconductor device | |
| US5970338A (en) | Method of producing an EEPROM semiconductor structure | |
| JPH0345903B2 (en) | ||
| JPH08274268A (en) | Manufacture of cmos semiconductor device | |
| JP2745228B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3128482B2 (en) | Method for manufacturing CMOS semiconductor device | |
| US5994190A (en) | Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film | |
| US4481705A (en) | Process for doping field isolation regions in CMOS integrated circuits | |
| JP3128481B2 (en) | Method for manufacturing CMOS semiconductor device | |
| JP3363810B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2003258119A (en) | Method for manufacturing semiconductor device | |
| JPH0393264A (en) | Manufacture of semiconductor device | |
| JP3101516B2 (en) | Method for manufacturing semiconductor device | |
| JPH11121394A (en) | Method of manufacturing semiconductor device | |
| JP3188132B2 (en) | Method for manufacturing semiconductor device | |
| JPH063808B2 (en) | Method for manufacturing MOS semiconductor device | |
| JP2001068560A (en) | Fabrication of semiconductor device and semiconductor device | |
| JP3162937B2 (en) | Method for manufacturing CMOS semiconductor device | |
| JP3216110B2 (en) | Method of manufacturing complementary semiconductor device | |
| JPH0340463A (en) | Semiconductor device and manufacture thereof | |
| EP0127142A1 (en) | Semiconductor device having at least one field effect transistor | |
| JP2001110910A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |